CN215183962U - 半导体装置 - Google Patents

Abstract

本实用新型公开了一种半导体装置及其形成方法，包含衬底、多条位线、多个第一触点、第一间隙壁、第二间隙壁、多个第二触点以及金属硅化物层。位线设置于衬底上。第一触点设置于衬底上并与位线分隔设置。第一间隙壁、第二间隙壁设置在各个位线以及第一触点之间，并分别具有第一高度以及第二高度。第二触点分别设置于第一触点的上方，金属硅化物层设置于第一触点以及第二触点之间，其中，金属硅化物层的端面夹设于第二间隙壁以及第一间隙壁之间。本实用新型的半导体装置可具有结构更为优化的插塞结构，可改善存储节点与下方晶体管组件间的电性连接。

Description

半导体装置

技术领域

本实用新型系关于一种半导体装置，特别是一种半导体存储装置。

背景技术

随着各种电子产品朝小型化发展之趋势，半导体存储装置的设计也必须符合高积集度及高密度之要求。对于具备凹入式闸极结构之动态随机存取存储器(dynamic randomaccess memory,DRAM)而言，由于其可以在相同的半导体衬底内获得更长的载子通道长度，以减少电容结构之漏电情形产生，因此在目前主流发展趋势下，其已逐渐取代仅具备平面闸极结构的动态随机存取记忆体。

一般来说，具备凹入式闸极结构的动态随机存取存储器是由数目庞大的存储单元(memory cell)聚集形成一阵列区，用来存储信息，而每一存储单元可由一晶体管组件与一电容器组件串联组成，以接收来自于字线(word line,WL)及位线(bit line,BL)的电压信息。因应产品需求，阵列区中的存储单元密度须持续提升，造成相关制作工艺与设计上的困难度与复杂度不断增加。因此，现有技术还待进一步改良以有效提升相关存储装置的效能及可靠度。

实用新型内容

本实用新型之一目的在于提供一种半导体装置，其是透过金属硅化制作工艺于下触点以及上触点之间额外设置金属硅化物层，使得所述金属硅化物层可跨设在位线两侧的间隙壁之间。由此，本实用新型的形成方法可形成与衬底的接触更为良好的插塞结构，构成结构更为优化的半导体装置，以改善存储节点插塞与下方晶体管组件之间的电性连接。

本实用新型之另一目的在于提供一种半导体装置，其额外于下触点以及上触点之间设置金属硅化物层，使得所述金属硅化物层可跨设在位线两侧的间隙壁上。由此，本实用新型的半导体装置可具有结构更为优化的插塞结构，可改善存储节点插塞与下方晶体管组件之间的电性连接。

为达上述目的，本实用新型之一实施例提供一种半导体装置，其包含衬底、多条位线、多个第一触点、第一间隙壁、第二间隙壁、多个第二触点以及金属硅化物层。所述位线设置于所述衬底上。所述第一触点设置于所述衬底上并与所述位线分隔设置。所述第一间隙壁设置在各个所述位线以及所述第一触点之间，所述第一间隙壁设置于所述衬底上并自所述衬底的顶面往上延伸出第一高度，并且，所述第二间隙壁设置在所述第一间隙壁以及所述第一触点之间，所述第二间隙壁设置于所述衬底上并自所述衬底的所述顶面往上延伸出第二高度，其中，所述第一高度高于所述第二高度。所述第二触点分别设置于所述第一触点的上方。所述金属硅化物层设置于所述第一触点以及所述第二触点之间，其中，所述金属硅化物层的端面夹设于所述第二间隙壁以及所述第一间隙壁之间。

附图说明

图1至图7为本实用新型第一实施例中半导体装置的形成方法的步骤示意图，其中：

图1为一半导体装置于形成位线后的上视示意图；

图2为图1沿着切线A-A’的剖面示意图；

图3为一半导体装置于进行一蚀刻制作工艺后的剖面示意图；

图4为一半导体装置于形成一导电层后的剖面示意图；

图5为一半导体装置于形成金属硅化物层后的剖面示意图；以及

图6为一半导体装置于形成存储节点插塞后的剖面示意图；以及

图7为一半导体装置于形成存储节点焊盘后的剖面示意图。

图8为本实用新型第二实施例中半导体装置的剖面示意图。

图9为本实用新型第三实施例中半导体装置的剖面示意图。

图10为本实用新型第四实施例中半导体装置的剖面示意图。

图11为本实用新型第五实施例中半导体装置的剖面示意图。

图12为本实用新型第六实施例中半导体装置的剖面示意图。

图13为本实用新型第七实施例中半导体装置的剖面示意图。

其中，附图标记说明如下：

100、200、300、400、500、600、700 半导体装置

101 绝缘区

103 有源区

105 开口

107 开口

110 衬底

110a 顶面

120 字线

130 介电层

131 氧化物层

133 氮化物层

135 氧化物层

160、162、164 位线

160a 位线触点

161 半导体层

163 阻障层

165 导电层

167 盖层

170、370 间隙壁结构

171 间隙壁

171a 侧壁

173 间隙壁

175 间隙壁

175a 顶面

190、290、390、490、590、690、790 存储节点插塞

191 导电层

193、393、493、593、693、793 触点

195、295、395、495、595、695、795 触点

201、203、204、205、206、207 金属硅化物层

205a 第一部分

205b 第二部分

206a 弧型顶面

207a 第一部分

207b 第二部分

210 介电层

220 存储节点焊盘

276 间隙壁

377 间隙壁

377a 肩部

D1、D2 方向

h1、h2 高度

W1、W2 宽度

具体实施方式

为使熟悉本实用新型所属技术领域的一般技术者能更进一步了解本实用新型，下文特列举本实用新型的数个优选实施例，并配合所附的附图，详细说明本实用新型的构成内容及所欲达成的功效。熟习本实用新型所属领域的技术人员能在不脱离本实用新型的精神下，参考以下所举实施例，而将数个不同实施例中的特征进行替换、重组、混合以完成其他实施例。

请参照图1至图6，所绘示者为本实用新型第一实施例中半导体装置100之形成方法的步骤示意图，其中图1为形成阶段中半导体装置的上视示意图，图2至图6则为形成阶段中半导体装置的剖面示意图。本实施例的半导体装置100例如是一动态随机存取存储器(dynamic random access memory,DRAM)装置，其包含有至少一晶体管组件(未绘示)以及至少一电容器组件(未绘示)，以作为动态随机存取存储器阵列中的最小组成单元(memorycell)并接收来自于位线160及字线120的电压信息。

半导体装置100包含一衬底110，例如是一硅衬底、含硅衬底(如SiC,SiGe等)或硅覆绝缘(silicon-on-insulator,SOI)衬底等，衬底110内还形成有至少一绝缘区101，例如是一浅沟渠隔离(shallow trench isolation,STI)，而在衬底100上定义出多个有源区(active area,AA)103。绝缘区101的形成例如是先利用蚀刻方式而于衬底100中形成多个沟渠(未绘示)，再于所述沟渠中填入一绝缘材料(如氧化硅或氮氧化硅等)，但并不以此为限。

如图1所示，衬底110内还可形成多个埋藏式闸极(未绘示)，所述埋藏式闸极例如是相互平行地沿着同一方向D1延伸，并横跨有源区103，以作为半导体装置100的埋藏式字线(buried word line,BWL)120。而所述埋藏式闸极两侧的衬底110内还可形成有多个源极/汲极区(未绘示)，使得所述埋藏式闸极以及所述源极/汲极区可共同构成半导体装置100的晶体管组件(未绘示)。而衬底110上则可形成有多个位线160，其是相互平行地沿着垂直于埋藏式字线120的另一方向D2延伸，以同时横跨有源区103与位在衬底110内的埋藏式字线120。请一并参照图2所示，在方向D1上，各位线160是相互分隔地形成在衬底110上并包含依序堆迭的半导体层(例如包含多晶硅)161、阻障层163(例如包含钛及/或氮化钛)、导电层165(例如包含钨、铝或铜等低阻质的金属)、以及盖层167(例如包含氧化硅、氮化硅或氮氧化硅等)，但不以此为限。需注意的是，一部分的位线162是形成在衬底110上方的介电层130上，其中，介电层130优选地具有一复合层结构，例如是包含氧化物层131-氮化物层133-氧化物层135(oxide-nitride-oxide,ONO)结构，但不以此为限；另一部分的位线164则是于其下方还形成有一位线触点(bit line contact,BLC)160a，而可进一步伸入衬底110内。其中，位线162以及位线164例如是相互交替设置，使得各位线164可位在两相邻的位线162之间，而位线164下方的位线触点160a例如是与位线164的半导体层161一体成形，并直接接触衬底110，如图2所示。

再如图2所示，各位线160的侧壁上还依序形成有间隙壁171以及间隙壁173。在一实施例中，间隙壁171以及间隙壁173是透过不同的沉积与蚀刻制作工艺而形成，使得间隙壁171以及间隙壁173皆可呈现长条状，并分别包括不同的绝缘材料。举例来说，可先进行间隙壁171的制作工艺，在位线160与衬底110上整体性地沉积氮化硅材料层(siliconnitride,未绘示)，覆盖各位线160的顶面、侧壁以及介电层130的顶面，再进行一回蚀刻制作工艺，部分移除所述氮化硅材料层而形成间隙壁171(包含氮化硅等材质)；然后，再进行间隙壁173的制作工艺，整体性地沉积氧化硅材料层(silicon oxide,未绘示)覆盖各位线160的顶面、间隙壁171、以及衬底110的顶面110a，并进行另一回蚀刻制作工艺，部分移除所述氧化硅材料层而形成间隙壁173(包含氧化硅等材质)，但不以此为限。如此，间隙壁171、173可具有相互齐平的顶面。此外，在进行间隙壁171的回蚀刻制作工艺后，还可选择进一步图案化下方的介电层130，使得后续形成的间隙壁173可直接形成于衬底的顶面110a上。需注意的是，在本实施例中，形成在一部分的位线162上的间隙壁171、173是分别位在介电层130的顶面以及衬底110的顶面110a上，而形成在另一部分的位线164上的间隙壁171、173则是进一步伸入衬底110内，位在位线触点160a的侧壁上，如图2所示。

而后，可先于衬底110上形成层间介电层(interlayer dielectric layer,ILD,未绘示)，至少填满位线160以及间隙壁171、173之间的空间并具有整体上平坦的顶面，再透过位线160以及间隙壁171、173作为蚀刻掩模对衬底110进行蚀刻制作工艺，移除一部分的所述层间介电层及其下方的衬底110(有源区103)与绝缘区101，以在相邻的位线160以及间隙壁171、173之间定义出多个开口105，作为插塞开口。其中，各开口105的底部低于衬底110的顶面110a，如图2所示。接着，如图3所示，进行另一蚀刻制作工艺，移除位于衬底110的顶面110a上的间隙壁173，仅保留伸入衬底110内并位于位线触点160a的侧壁上的间隙壁173。如此，即可将开口105扩大为开口107，以暴露出部分衬底110的顶面110a。

如图4所示，依序进行沉积以及回蚀刻制作工艺，于各开口107的侧壁上形成间隙壁175，位于暴露的衬底110的顶面110a以及剩余的间隙壁173上；再依序进行沉积以及平坦化(如化学机械研磨)制作工艺，于各开口107内形成导电层191，填满开口107并直接接触下方的衬底110(有源区103)与绝缘区101。在一实施例中，间隙壁175优选地包括不同于间隙壁171、173的材质，如氮氧化硅、氢氧化硅等，以降低阻值；导电层191优选地透过外延生长(epitaxial growth)制作工艺而形成，例如可包括多晶硅、硅磷(SiP)等材质，但不以此为限。

然后，如图5所示，透过位线160以及间隙壁171作为蚀刻掩模进行蚀刻制作工艺，移除一部分的间隙壁175以及一部分的导电层191，再进行金属硅化制作工艺或自对准金属硅化制作工艺，以同时形成分别填满开口107下半部的多个触点193，以及位于各触点193顶面的金属硅化物(silicide)层201。细部来说，触点193系与位线160相互分隔设置，其间透过间隙壁171、173、175相互隔绝，各触点193底部直接接触衬底110内的有源区103及/或绝缘区101。金属硅化物层201则是跨设在触点193以及间隙壁175上，使得两侧的端面可夹设在间隙壁175的顶面175a以及间隙壁171的侧壁171a之间，同时接触间隙壁175(顶面175a)以及间隙壁171(侧壁171a)。在一实施例中，金属硅化物层201例如包括硅化钛(titaniumsilicide，TiSi_x)、硅化钨(tungsten silicide，WSi_x)、硅化钽(tantalum silicide，TaSi_x)、硅化钼(molybdenum silicide，MoSi_x)、硅化钴(cobalt silicide，CoSi_x)或是硅化镍(nickel silicide，NiSi_x)等材质，但不以此为限。

需特别说明的是，由于金属硅化物层201在形成时会消耗一部分的导电层191，在蚀刻所述部分的间隙壁175以及导电层191时，可使蚀刻后的导电层191的顶面(未绘示)略高于间隙壁175的顶面175a。如此，在金属硅化物层201形成后，触点193的顶面即可大体上齐平于间隙壁175的顶面175a，而金属硅化物层201可约略位在位线160的导电层165与盖层167之间的界面(interface)处，如图5所示。并且，因金属硅化物层201的晶格结构大于导电层191的晶格结构，其体积会略微扩张而延伸至间隙壁175的顶面175a上。由此，金属硅化物层201可直接接触间隙壁171一部分的侧壁171a、间隙壁175的顶面175a以及触点193的顶面，而具有相对较大的宽度W2。另一方面，在所述蚀刻制作工艺后，设置于衬底110上方的间隙壁175以及间隙壁171、以及设置于衬底110内的间隙壁173可共同形成间隙壁结构170。其中，间隙壁171是直接设置在各位线160的侧壁上，并自衬底110向上延伸，间隙壁171系自衬底110的顶面110a往上延伸出高度h1；间隙壁175设置在各位线160以及各触点173之间，并同样自衬底110向上延伸，间隙壁175系自衬底110的顶面110a往上延伸出具有高度h2，高度h1系大于高度h2；而间隙壁173则位在部分的间隙壁175下方，并伸入衬底110内，如图5所示。

后续，如图6所示，依序进行另一沉积以及平坦化(如化学机械研磨)制作工艺，于金属硅化物层201上方形成至少填满开口107的导电层，作为分别填满开口107上半部的多个触点195。在一实施例中，所述导电层例如包括铝(aluminum,Al)、钛(titanium,Ti)、铜(copper,Cu)或钨(tungsten,W)等低阻值的金属材质，但不以此为限。其中，触点195因是设置在金属硅化物层201的上方，而可在方向D1上具有最大宽度W2，系大于触点193在方向D1上的最大宽度W1。如此，触点193、金属硅化物层201以及触点195可共同形成所述半导体装置的存储节点插塞(storage node contact,SNC)190，其可直接接触衬底110及/或绝缘区101。

最后，如图7所示，继续于衬底110上的介电层210形成多个存储节点焊盘(storagenode pad,SN pad)220，以分别对位于存储节点插塞190。在一实施例中，存储节点焊盘220同样包含铝、钛、铜或钨等低阻值金属材质，例如是不同于触点195的材质，但不以此为限。优选地，在另一实施例中，所述存储节点焊盘还可选择与触点195一体成形而可包含相同的材质。后续，还可在衬底110上方继续形成电容结构(未绘示)，以直接接触并电连接下方的存储节点焊盘220。其中，所述电容结构细部包含依序堆迭的电容下电极层(未绘示)、电容介电层(未绘示)与电容上电极层(未绘示)，而可构成垂直延伸的多个电容(未绘示)以作为半导体装置100的存储节点(storage node,SN)。藉此，所述存储节点即可透过存储节点焊盘220以及存储节点插塞190而与所述晶体管组件电性连接，进而维持所述电容结构与存储节点插塞190之间良好的接触关系。

由此，即完成本实用新型第一实施例中的半导体装置100。根据本实施例的形成方法，是额外地进行金属硅化制作工艺，而在触点193以及触点195之间形成金属硅化物层201。金属硅化物层201是同时跨设在触点193以及间隙壁175上方，使得两侧端面可夹设于间隙壁171以及间隙壁175之间而具有大于触点193的宽度W2。并且，金属硅化物层201可同时接触间隙壁171(侧壁)以及间隙壁175(顶面175a)。如此，设置在金属硅化物层201上方的触点195即可获得较大的接触面积，使得存储节点插塞190可获得更为稳固的结构，同时，后续形成的存储节点焊盘220以及存储节点即可透过存储节点插塞190而与所述晶体管组件电性连接，进而维持电容结构与存储节点插塞190之间良好的接触关系。此外，金属硅化物层201包括硅化钛、硅化钨、硅化钽、硅化钼、硅化钴或是硅化镍等材质，可进一步降低存储节点插塞190的阻值，进而提升其与衬底110内的所述晶体管组件之间的电性连接。

此外，本领域者应可轻易了解，为能满足实际产品需求的前提下，本实用新型形成半导体装置及其形成方法亦可能有其它态样，而不限于前述。下文将进一步针对本实用新型中半导体装置的方法的其他实施例或变化型进行说明。且为简化说明，以下说明主要针对各实施例不同之处进行详述，而不再对相同之处作重复赘述。此外，本实用新型之各实施例中相同之组件系以相同之标号进行标示，以利于各实施例间互相对照。

请参照图8所示，其绘示本实用新型第二实施例中半导体装置200的剖面示意图。本实施例中半导体装置200的结构大体上与前述第一实施例中的半导体装置100相同，包含形成衬底110、字线120(图8中未绘出)与位线160等，于此不在赘述。本实施例与前述第一实施例主要差异在于金属硅化物层201上还额外形成间隙壁276。

详细来说，本实施例系在形成金属硅化物层201之后，接着进行沉积以及回蚀刻制作工艺，形成间隙壁276，之后再形成触点295。由此，间隙壁276可设置于间隙壁175以及金属硅化物层201的上方，而与间隙壁171的顶面共平面。而间隙壁276、设置于衬底110上方的间隙壁175以及间隙壁171、以及设置于衬底110内的间隙壁173可共同形成本实施例的间隙壁结构170。

由此，本实用新型第二实施例中的半导体装置200同样具有额外设置的金属硅化物层201，金属硅化物层201跨设在间隙壁175上方，使得两侧端面可夹设于间隙壁171以及间隙壁175之间而获得较大的接触面积。如此，存储节点插塞290可获得更为稳固的结构，并且，金属硅化物层201可进一步降低存储节点插塞290的阻值，进而提升其与衬底110内的所述晶体管组件之间的电性连接。

请参照图9所示，其绘示本实用新型第三实施例中半导体装置300的剖面示意图。本实施例中半导体装置300的结构大体上与前述第一实施例中的半导体装置100相同，包含形成衬底110、字线120(图9中未绘出)与位线160等，于此不在赘述。本实施例与前述第一实施例主要差异在于间隙壁结构370还包括间隙壁377，覆盖于间隙壁175以及间隙壁171上。

详细来说，本实施例系在形成高度h2小于间隙壁171的间隙壁175之后，接着进行沉积以及回蚀刻制作工艺，形成间隙壁377，之后再形成触点393、金属硅化物层203以及触点395。由此，间隙壁377可设置于间隙壁175以及触点393之间，以直接接触间隙壁171的侧壁171a以及间隙壁175的顶面175a以及侧壁。其中，间隙壁377覆盖在间隙壁175的顶面175a的部分可因应间隙壁171、175之间的高度差(h2-h1)而形成肩部377a，而金属硅化物层203两侧的端面则可夹设在间隙壁377的肩部377a上并同样具有大于触点393的宽度W2，如图9所示。在本实施例中，间隙壁377同样设置于衬底110上方并自衬底110的顶面110a向上延伸出与间隙壁171相同的高度h1，但并不限于此。在另一实施例中，间隙壁377亦可选择具有大于高度h2且小于高度h1的另一高度(未绘示)。

由此，本实用新型第三实施例中的半导体装置300同样具有额外设置的金属硅化物层203，金属硅化物层203跨设在间隙壁377的肩部377a上方，使得两侧端面可夹设于间隙壁171以及间隙壁175之间，并且可同时接触间隙壁171(侧壁171a)以及间隙壁175(顶面175a)。如此，设置在金属硅化物层203上方的触点395即可获得较大的接触面积，使得存储节点插塞390可获得更为稳固的结构。并且，金属硅化物层203可进一步降低存储节点插塞390的阻值，进而提升其与衬底110内的所述晶体管组件之间的电性连接。

请参照图10所示，其绘示本实用新型第四实施例中半导体装置400的剖面示意图。本实施例中半导体装置400的结构大体上与前述第一实施例中的半导体装置100相同，包含形成衬底110、字线120(图10中未绘出)与位线160等，于此不在赘述。本实施例与前述第一实施例主要差异在于触点493的顶面高于间隙壁175的顶面175a，使得透过金属硅化制作工艺形成的金属硅化物层204可具有一倒U型形状。

细部来说，本实施在蚀刻所述部分的间隙壁175以及导电层191时，可使蚀刻后的导电层191的顶面(未绘示)明显地高于间隙壁175的顶面175a。如此，在金属硅化物层204形成后，触点493的顶面即可高于间隙壁175的顶面175a，使得触点493的顶面与间隙壁175的顶面175a之间具有一凹槽(未标示)，而后，因金属硅化物层204的晶格结构大于导电层191的晶格结构，体积会略微扩张而填满所述凹槽，形成如图10所示的倒U型形状。在此设置下，金属硅化物层204可直接接触间隙壁171的侧壁171a、间隙壁175的顶面175a以及触点493的部分侧壁，如图10所示。

由此，本实用新型第四实施例中的半导体装置400同样具有额外设置的金属硅化物层204，金属硅化物层204跨设在间隙壁175上方，使得两侧端面可夹设于间隙壁171以及间隙壁175之间，并填满触点493的顶面与间隙壁175的顶面175a之间的凹槽。并且，金属硅化物层204可同时接触间隙壁171(侧壁171a)以及间隙壁175(顶面175a)。如此，设置在金属硅化物层204上方的触点495同样可获得较大的接触面积，使得存储节点插塞490可获得更为稳固的结构。并且，金属硅化物层204可进一步降低存储节点插塞490的阻值，进而提升其与衬底110内的所述晶体管组件之间的电性连接。

请参照图11所示，其绘示本实用新型第五实施例中半导体装置500的剖面示意图。本实施例中半导体装置500的结构大体上与前述第一实施例中的半导体装置100相同，包含形成衬底110、字线120(图11中未绘出)与位线160等，于此不在赘述。本实施例与前述第一实施例主要差异在于触点593的顶面低于间隙壁175的顶面175a，使得透过金属硅化制作工艺形成的金属硅化物层205可具有一T型形状。

细部来说，本实施在蚀刻所述部分的间隙壁175以及导电层191时，可使蚀刻后的导电层191的顶面(未绘示)略低于间隙壁175的顶面175a。如此，在金属硅化物层205形成后，触点593的顶面即可低于间隙壁175的顶面175a，使得触点593的顶面与间隙壁175的顶面175a之间可具有一高度差(未标示)，而后，因金属硅化物层205的晶格结构大于导电层191的晶格结构，体积会略微扩张延伸至间隙壁175的顶面175a上，形成如图11所示的T型形状。在此设置下，金属硅化物层205可具有宽度不同的第一部分205a以及第二部分205b，其中，第一部分205a的宽度等同于触点593于方向D1上的最大宽度W1，而第二部分205b的宽度则等同于触点595于方向D1上的最大宽度W2。并且，金属硅化物层205可直接接触间隙壁171的侧壁171a、间隙壁175的顶面175a以及侧壁，形成更为稳固的结构，如图11所示。

由此，本实用新型第五实施例中的半导体装置500同样具有额外设置的金属硅化物层205，金属硅化物层205跨设在间隙壁175上方，使得两侧端面可夹设于间隙壁171以及间隙壁175之间。并且，金属硅化物层205具有宽度不同的第一部分205a以及第二部分205b，并且可同时接触间隙壁171(侧壁171a)以及间隙壁175(顶面175a)，可形成更为稳固的结构。如此，设置在金属硅化物层205上方的上触点595同样可获得较大的接触面积，进一步提升存储节点插塞590的结构稳定性。同时，金属硅化物层205可进一步降低存储节点插塞590的阻值，进而提升其与衬底110内的所述晶体管组件之间的电性连接。

请参照图12所示，其绘示本实用新型第六实施例中半导体装置600的剖面示意图。本实施例中半导体装置600的结构大体上与前述第一实施例中的半导体装置100相同，包含形成衬底110、字线120(图12中未绘出)与位线160等，于此不在赘述。本实施例与前述第一实施例主要差异在于调整所述金属硅化制作工艺的参数条件，使得形成的金属硅化物层206可具有一拱桥形状。

细部来说，本实施在蚀刻所述部分的间隙壁175以及导电层191时，同样是使蚀刻后的导电层191的顶面(未绘示)略高于间隙壁175的顶面175a，并控制所述金属硅化制作工艺的参数条件(如金属硅化速率等)。如此，即可形成拱桥形状的金属硅化物层206，并且，在金属硅化物层206形成后，触点693的顶面可呈现一弧面，所述弧面的两侧可大体上齐平于间隙壁175的顶面175a，所述弧面的中心则略高于间隙壁175的顶面175a，如图12所示。相应地，金属硅化物层206亦可具有中心高于顶面175a的弧型顶面206a，并进一步延伸至间隙壁175的顶面175a上，形成如图12所示的拱桥结构。如此，金属硅化物层206两侧的端面同样可夹设在间隙壁175之间而具有大于触点693的宽度W2，进而提升金属硅化物层206与其上方触点695之间的接触面积，有效地改善存储节点插塞690的结构稳定性。

由此，本实用新型第六实施例中的半导体装置600同样具有额外设置的金属硅化物层206，金属硅化物层206跨设在间隙壁175上方，使得两侧端面可夹设于间隙壁171以及间隙壁175之间，并同时接触间隙壁171(侧壁171a)以及间隙壁175(顶面175a)。并且，金属硅化物层206的弧型顶面206a可进一步提升触点695的接触面积，降低存储节点插塞690的阻值并获得更为优化的结构。如此，存储节点插塞690与衬底110内的所述晶体管组件之间的电性连接则可更为改善。

请参照图13所示，其绘示本实用新型第七实施例中半导体装置700的剖面示意图。本实施例中半导体装置700的结构大体上与前述第一实施例中的半导体装置100相同，包含形成衬底110、字线120(图13中未绘出)与位线160等，于此不在赘述。本实施例与前述第一实施例主要差异在于调整所述金属硅化制作工艺的参数条件，使得形成的金属硅化物层207可具有一阶梯形状。

细部来说，本实施在蚀刻所述部分的间隙壁175以及导电层191时，是使蚀刻后的导电层191的顶面(未绘示)略低于间隙壁175的顶面175a，并控制所述金属硅化制作工艺的参数条件(如金属硅化速率等)，使得金属硅化物层207在形成时可等比例地扩张至间隙壁175的顶面175a上。如此，即可形成阶梯形状的金属硅化物层207，其包括位于触点793上方的第一部分207a以及位于间隙壁175上方的第二部分207b，第一部分207a以及第二部分207b的顶面具有明显的高度差，如图13所示。如此，金属硅化物层207的第二部分207b的端面同样可夹设在间隙壁175之间，使得金属硅化物层207整体上可具有大于触点693的宽度W2，进而提升金属硅化物层207与其上方触点795之间的接触面积，并且有效地改善存储节点插塞790的结构稳定性。

由此，本实用新型第七实施例中的半导体装置700同样具有额外设置的金属硅化物层207，金属硅化物层207跨设在间隙壁175上方，使得两侧端面可夹设于间隙壁171以及间隙壁175之间，并同时接触间隙壁171(侧壁171a)以及间隙壁175(顶面175a)。并且，具阶梯形状的金属硅化物层207可进一步提升触点795的接触面积，降低存储节点插塞790的阻值并获得更为优化的结构。如此，存储节点插塞790与衬底110内的所述晶体管组件之间的电性连接则可更为改善。

整体来说，本实用新型的半导体装置系透过金属硅化制作工艺于下触点以及上触点之间额外设置金属硅化物层，使得所述金属硅化物层可跨设在位线两侧的间隙壁上。所述金属硅化物层的两侧端面系夹设于所述间隙壁之间并且具有大于下触点的宽度。如此，所述金属硅化物层以及上触点之间即可相应的具有较大的接触面积，使得所述半导体装置的存储节点插塞可获得更为稳固的结构。此外，所述金属硅化物层可包括硅化钛、硅化钨、硅化钽、硅化钼、硅化钴或是硅化镍等材质，以进一步降低所述存储节点插塞的阻值，进而提升其与晶体管组件之间的电性连接。由此，本实用新型的半导体装置可具有更为优化的结构以及装置效能。

以上所述仅为本实用新型的优选实施例而已，并不用于限制本实用新型，对于本领域的技术人员来说，本实用新型可以有各种更改和变化。凡在本实用新型的精神和原则之内，所作的任何修改、等同替换、改进等，均应包含在本实用新型的保护范围之内。

Claims (12)

1.一种半导体装置，其特征在于包含：

衬底；

多条位线，设置于所述衬底上；

多个第一触点，设置于所述衬底上并与所述位线分隔设置；

第一间隙壁，设置在各个所述位线以及所述第一触点之间，所述第一间隙壁设置于所述衬底上并自所述衬底的顶面往上延伸出第一高度；

第二间隙壁，设置在所述第一间隙壁以及所述第一触点之间，所述第二间隙壁设置于所述衬底上并自所述衬底的所述顶面往上延伸出第二高度，其中，所述第一高度高于所述第二高度；

多个第二触点，分别设置于所述第一触点的上方；以及

金属硅化物层，设置于所述第一触点以及所述第二触点之间，其中，所述金属硅化物层的端面夹设于所述第二间隙壁以及所述第一间隙壁之间。

2.依据权利要求第1项所述之半导体装置，其特征在于，所述金属硅化物层的最大宽度大于所述第一触点的最大宽度。

3.依据权利要求第1项所述之半导体装置，其特征在于，所述金属硅化物层直接接触所述第一间隙壁的侧壁以及所述第二间隙壁的顶面。

4.依据权利要求第1项所述之半导体装置，其特征在于，所述第一触点的顶面高于所述第二间隙壁的顶面，所述金属硅化物层直接接触所述第一间隙壁的侧壁、所述第二间隙壁的顶面以及所述第一触点的部分侧壁。

5.依据权利要求第4项所述之半导体装置，其特征在于，所述金属硅化物层具有一倒U型形状。

6.依据权利要求第1项所述之半导体装置，其特征在于，所述第一触点的顶面低于所述第二间隙壁的所述顶面，并且，所述金属硅化物层直接接触所述第一间隙壁的侧壁以及所述第二间隙壁的所述顶面与侧壁。

7.依据权利要求第6项所述之半导体装置，其特征在于，所述金属硅化物层具有宽度不同的第一部分以及第二部分，所述第一部分设置在所述第二部分的上方并具有较大的宽度。

8.依据权利要求第1项所述之半导体装置，其特征在于，所述位线包括多个第一位线以及多个第二位线，所述第一位线以及所述第二位线相互交替设置，并且所述第二位线直接接触所述衬底。

9.依据权利要求第8项所述之半导体装置，其特征在于，所述第一位线以及所述第二位线分别包括依序堆迭的一半导体层、一阻障层以及一导电层。

10.依据权利要求第8项所述之半导体装置，其特征在于，还包括第三间隙壁，设置于所述第二位线两侧的所述第二间隙壁的下方，所述第三间隙壁延伸于所述衬底内。

11.依据权利要求第1项所述之半导体装置，其特征在于，还包括第四间隙壁，设置在所述第二间隙壁以及所述第一触点之间，所述第四间隙壁直接接触所述第一间隙壁的侧壁以及所述第二间隙壁的顶面与侧壁，所述第四间隙壁覆盖于所述第二间隙壁的所述顶面的部分上具有肩部，所述金属硅化物层的所述端面夹设于所述肩部之间。

12.依据权利要求第11项所述之半导体装置，其特征在于，所述第四间隙壁具有第三高度，其中，所述第三高度高于所述第二高度，并小于或等于所述第一高度。

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