CN117998848A - 半导体器件及其制作方法 - Google Patents

Abstract

本发明公开了一种半导体器件及其制作方法，半导体器件包括衬底、多个导线结构、电介质层、多个插塞结构、多个插塞结构、多个间隙壁以及阻隔层。衬底包括多个有源区与多个浅沟渠隔离。导线结构相互平行地延伸在衬底上，并与有源区与浅沟渠隔离交错。电介质层设置在衬底上并包含一复合层结构，位在衬底与部分的导线结构之间。间隙壁设置在导线结构的侧壁上。阻隔层包括设置在间隙壁上的第一部分，以及伸入复合层结构内的第二部分。由此，半导体器件得以具有更为优化的组件结构与效能，从而提高操作表现。

Description

半导体器件及其制作方法

技术领域

本发明是关于一种半导体器件及其制作方法，特别是一种具有导线结构的半导体器件及其制作方法。

背景技术

随着各种电子产品朝小型化发展的趋势，半导体器件的设计也必须符合高积集度及高密度的要求。对于具备凹入式闸极结构的动态随机存取存储器(dynamic randomaccess memory，DRAM)而言，由于其可以在相同的半导体衬底内获得更长的载子通道长度，以减少电容结构的漏电情形产生，因此在目前主流发展趋势下，其已逐渐取代仅具备平面闸极结构的动态随机存取记忆体。一般来说，具备凹入式闸极结构的动态随机存取存储器是由数目庞大的存储单元(memory cell)聚集形成阵列区，用来存储信息，而每一个存储单元可由晶体管组件与电容器组件串联组成，以接收来自字线(word line，WL)及位线(bitline，BL)的电压信息。因应产品需求，所述阵列区中的存储单元密度须持续提升，造成相关制作工艺与设计上的困难度与复杂度不断增加。因此，现有技术或结构还待进一步改良以有效提升相关存储器件的效能及可靠度。

发明内容

本发明之一目的在于提供一种半导体器件，在间隙壁上设置部分伸入电介质层的复合层结构内的阻隔层，藉此提升插塞结构与两侧组件之间的接触面积，进而改善存储节点插塞的结构可靠性。由此，本发明的半导体器件得以具有更为优化的组件结构与效能，从而提高半导体器件的操作表现。

本发明之一目的在于提供一种半导体器件的制作方法，在间隙壁上形成伸入电介质层的阻隔层，并通过所述阻隔层作为插塞孔制作时的掩模层。由此，本发明的制作方法得以形成与两侧组件之间的接触面积相对较大的插塞结构，以改善存储节点插塞的结构可靠性，从而提高半导体器件的操作表现。

为达上述目的，本发明之一实施例提供一种半导体器件，包括衬底、多个导线结构、电介质层、多个插塞结构、多个间隙壁以及阻隔层。衬底包括多个有源区与多个浅沟渠隔离。多个导线结构相互平行地延伸在所述衬底上，并与所述有源区与所述浅沟渠隔离交错。电介质层位在所述衬底与所述导线结构之间，所述电介质层包含一复合层结构。多个间隙壁设置在所述导线结构的侧壁上。阻隔层包括设置在所述间隙壁上的第一部分，以及伸入所述复合层结构内的第二部分。

为达上述目的，本发明之一实施例提供一种半导体器件的制作方法，包括以下步骤。提供衬底，包括多个有源区与多个浅沟渠隔离。在所述衬底上形成多个导线结构，所述导线结构相互平行地延伸，并与所述有源区与所述浅沟渠隔离交错。在所述衬底上形成电介质层，位在所述衬底与所述导线结构之间，所述电介质层包含一复合层结构。在所述导线结构的侧壁上形成多个间隙壁。在所述衬底上形成阻隔层，包括设置在所述间隙壁上的第一部分，以及伸入所述复合层结构内的第二部分。

整体来说，本发明的半导体器件是在位线间隙壁上设置部分伸入电介质层的复合层结构内的阻隔层，藉此提升存储节点插塞与两侧组件之间的接触面积，改善存储节点插塞的结构可靠性，同时提升存储节点插塞与相邻位线之间的电性隔绝。由此，本发明的半导体器件得以具有更为优化的组件结构与效能，从而提高半导体器件的操作表现。

附图说明

所附图示提供对于本发明实施例的更深入的了解，并纳入此说明书成为其中一部分。这些图示与描述，用来说明一些实施例的原理。需注意的是所有图示均为示意图，以说明和制图方便为目的，相对尺寸及比例都经过调整。相同的符号在不同的实施例中代表相对应或类似的特征。

图1至图2所绘示为根据本发明第一实施例中半导体器件的示意图，其中：

图1为半导体器件的俯视示意图；以及

图2为图1中沿着剖面线A-A’截取的剖面示意图。

图3至图7所绘示为根据本发明优选实施例中半导体器件的制作方法的示意图，其中：

图3为半导体器件在形成间隙壁材料层后的剖面示意图；

图4为半导体器件在进行湿式蚀刻工艺后的剖面示意图；

图5为半导体器件在形成阻隔材料层后的剖面示意图；

图6为半导体器件在形成阻隔层后的剖面示意图；以及

图7为半导体器件在形成插塞结构后的剖面示意图。

图8所绘示为根据本发明第二实施例中半导体器件的示意图。

图9所绘示为根据本发明第三实施例中半导体器件的示意图。

其中，附图标记说明如下：

10、20、30 半导体器件

100 衬底

110 浅沟渠隔离

112 有源区

120 绝缘层

122 第一电介质层

122a 第一电介质材料层

124 第二电介质层

124a 第二电介质材料层

126 第三电介质层

130 导线结构

130a 触点

132 半导体层

134 阻障层

136 金属层

138 盖层

140 间隙壁

142 第一间隙壁

144 第二间隙壁

150、250、350 阻隔层

150a 阻隔材料层

152 第一部分

154、354 第二部分

154a 第一凹槽

156、256、356 第三部分

156a 第二凹槽

160 插塞结构

160a 插塞孔

162 第一凸出部

164 第二凸出部

170 隔离结构

172 接触垫

174 绝缘层

176 电容结构

176a 垂直电容

D1 第一方向

D2 第二方向

D3 第三方向

D4 垂直方向

E 湿式蚀刻工艺

h1、h2 凹孔

W1 第一厚度

W2 第二厚度

W3 第三厚度

具体实施方式

为使熟习本发明所属技术领域之一般技艺者能更进一步了解本发明，下文特列举本发明之较佳实施例，并配合所附图示，详细说明本发明的构成内容及所欲达成之功效。须知悉的是，以下所举实施例可以在不脱离本发明的精神下，将数个不同实施例中的特征进行替换、重组、混合以完成其他实施例。

请参照图1及图2所示，所绘示者为本发明第一实施例的半导体器件10的示意图。半导体器件10包括衬底100、电介质层120、多个导线结构130、多个间隙壁140以及阻隔层150。衬底100例如包括硅衬底(silicon substrate)、含硅衬底(silicon-containingsubstrate)、外延硅衬底(epitaxialsilicon substrate)、绝缘体上硅衬底(silicon-on-insulator substrate)或其他合适的材料所构成的衬底，并且细部包括设置在其内的多个浅沟渠隔离110(例如包括氧化硅)与多个有源区112。如图1所示，导线结构130在第一方向D1上相互平行地延伸在衬底100上，并同时与多个有源区112与多个浅沟渠隔离110交错。如图2所示，电介质层120设置在衬底100上，位在衬底100与导线结构130之间，以电性隔绝设置在衬底100上的导线结构130与设置在衬底100内的闸极线(未绘示)等组件。间隙壁140则同样设置在衬底100上，位在导线结构130的侧壁上，以电性隔绝与导线结构130相邻的组件。

需说明的是，电介质层120优选包括一复合层结构，而阻隔层150细部包括覆盖在间隙壁140的侧壁上的第一部分152，以及伸入电介质层120的所述复合层结构内的第二部分154。藉此，通过阻隔层150的设置得以提升其与两侧组件如间隙壁140、电介质层120等之间的结构稳定性、扩增相邻导线结构130底部间隔空间、同时提升导线结构130与相邻组件之间的电性隔绝。由此，本发明的半导体器件10得以具有更为优化的组件结构与效能，从而提高半导体器件10的操作表现。

在一实施例中，阻隔层150例如包括不同于间隙壁140的绝缘材料，如氮氧化硅、碳氮化硅等，但不以此为限。细部来说，电介质层120的所述复合层结构例如包括依序堆叠在衬底100上的第一电介质层122(例如包括氧化硅材料等绝缘材料)、第二电介质层124(例如包括氮化硅材料等绝缘材料)及第三电介质层126(例如包括氧化硅材料等绝缘材料)，而具有氧化物-氮化物-氧化物(oxide-nitride-oxide,ONO)结构，但不以此为限。其中，第一电介质层122的侧壁例如切齐阻隔层150的侧壁，第三电介质层126的侧壁例如切齐导线结构130的侧壁，而第二电介质层124的侧壁则例如更往导线结构130的方向内缩，如图2所示，但不以此为限。间隙壁140同样优选包括一复合层结构，例如包括依序设置在导线结构130与触点130a的侧壁上的第一间隙壁142及第二间隙壁144。在一实施例中，第一间隙壁142例如包括氮化硅等绝缘材料，第二间隙壁144例如包括不同的绝缘材料，如氧化硅，但不以此为限。

需注意的是，阻隔层150的第二部分154夹设在第一电介质层122的顶面和间隙壁140的底面之间，而同时物理性接触第一电介质层122的所述顶面、第二电介质层124的内缩侧壁、第三电介质层126的部分底面及第一间隙壁142的底面及第二间隙壁144的部分底面。如此，阻隔层150的第二部分154的底面即高于电介质层120的所述复合层结构的底面。在一优选实施例中，阻隔层150的第二部分154连续地沿着第二间隙壁144的所述部分底面、第一间隙壁142的所述底面、第二电介质层124的所述内缩侧壁及第一电介质层122的所述顶面延伸，而在垂直第一方向D1的第二方向D2上定义出朝向所述复合层结构的内部凹陷的第一凹槽154a。其中，如图2所示，间隙壁140的第二间隙壁144具有第一厚度W1，阻隔层150的第一部分152和第二部分154则分别具有第二厚度W2和第三厚度W3，而第三厚度W3的数值优选大于第一厚度W1与所述第二厚度W2的总和，以在扩增相邻导线结构130的底部间隔空间的前提下，维持一定程度的电性隔绝。

再如图1及图2所示，半导体器件10还包括多个插塞结构160，同样设置在衬底100上并在第二方向D2上各别地设置在两相邻的导线结构130之间。各插塞结构160部分伸入衬底100内，电性连接至有源区112，并且，藉由分别设置在导线结构130与插塞结构160之间的间隙壁140、与设置在间隙壁140上的阻隔层150而与导线结构130彼此电性隔绝。在一实施例中，有源区112例如相互平行地沿着第三方向D3排列成一阵列，而浅沟渠隔离110则围绕在所有的有源区112外侧，但不以此为限。如图2所示，各插塞结构160相应地具有填满第一凹槽154a的第一凸出部162，而得以部分伸入电介质层120的所述复合层结构内，提升插塞结构160与电介质层120之间的接触面积，进而改善插塞结构160的结构可靠性。另一方面，导线结构130细部包括由下而上依序堆叠在衬底100上的半导体层132、阻障层134、金属层136及盖层138。并且，导线结构130设置在电介质层120上，还包括部分伸入衬底100内的触点130a。如此，触点130a可与导线结构130的半导体层132包括相同的导电材料，接受或传送来自于衬底100的讯号。在一实施例中，半导体层132例如包含掺杂多晶硅、掺杂非晶硅等半导体材料，阻障层134例如包含钛及/或氮化钛(TiN)、钽(Ta)及/或氧化钽(TaN)等导电阻障材料，金属层136例如包含铜、铝、钨或其他适合的低电阻率导电材料，而盖层138则例如包含氧化硅、氮化硅或氮氧化硅等绝缘材料，但不以此为限。

此外，在一实施例中，阻隔层150还包括伸入间隙壁140的所述复合层结构内的第三部分156，位在触点130a的侧壁上，并夹设在部分的第二间隙壁144与浅沟渠隔离110之间，如图2所示。细部来说，阻隔层150的第三部分156沿着触点130a上覆盖的间隙壁140向衬底100内的浅沟渠隔离110延伸，而定义出在垂直衬底100顶面的垂直方向(即图1所示的垂直方向D4)朝向衬底100内凹陷的第二凹槽156a。而插塞结构160则相应地具有填满第二凹槽156a的第二凸出部164，提升插塞结构160与间隙壁140之间的接触面积，以进一步改善插塞结构160的结构可靠性。

虽然本实施例的附图中并未具体绘出设置在衬底100内的所述闸极线，但本领域者应可轻易理解有源区112、所述闸极线与导线结构130的延伸方向皆不相同，所述闸极线的延伸方向应垂直导线结构130的延伸方向(即图1所示的第一方向D1)而同时与有源区112与导线结构130交错。也就是说，所述闸极线相互平行地沿着第二方向D2延伸，且其正上方部分设置多个隔离结构170，以电性隔绝邻近的导线结构130及/或插塞结构160，如此，触点130a则分别设置在相邻的隔离结构170(或所述闸极线)之间。在一实施例中，隔离结构170例如包括氮化硅或碳氮化硅等绝缘材料，但不以此为限。在此设置下，导线结构130可作为半导体器件10的位线(bit line，BL)，触点130a可作为半导体器件10的位线插塞(bit linecontact，BLC)，插塞结构160可作为半导体器件10的存储节点插塞(storage nodecontact，SNC)，而所述闸极线则可作为半导体器件10的埋层式字线(buried word line，BWL)。由此，本实施例的半导体器件10得以作为一动态随机存取存储器(dynamic randomaccess memory，DRAM)器件，并由后续设置在插塞结构160上方的至少一电容(未绘示)与设置在衬底100内的至少一晶体管组件(未绘示)组成动态随机存取存储器阵列中最小组成的存储单元(memory cell)，接收来自于所述位线(即导线结构130)及所述埋层式字线(即所述闸极线)的电压信息。

根据本实施例的半导体器件10，在导线结构130与插塞结构160之间设置可额外伸入电介质层120及/或间隙壁140内的阻隔层150，而得以在扩增相邻导线结构130的底部间隔空间的前提下，仍然有效电性隔绝导线结构130与插塞结构160。其中，阻隔层150包括至少一分支部(第二部分154及/或第三部分156分)，所述分支部例如沿着电介质层120朝向导线结构160延伸、及/或沿着间隙壁140的侧壁朝着衬底100延伸并部分伸入间隙壁140内，藉此，分别定义出在水平方向(即第二方向D2)上凹陷的第一凹槽154a、及/或在垂直方向上凹陷的第二凹槽156a。而插塞结构160则相应地具有填满第一凹槽154a、的第一凸出部162及/或第二凹槽156a的第二凸出部164。由此，通过阻隔层150的设置得以提升插塞结构160与两侧组件如间隙壁140、电介质层120等之间的接触面积，同时维持插塞结构160与相邻导线结构130之间一定程度的电性隔绝，使得半导体器件10具有更为优化的组件结构与效能，从而提高操作表现。

本领域者应可轻易理解本发明中阻隔层150的第三部分156还可根据触点130a侧壁上所设置的间隙壁140而具有其他不同的形状。举例来说，在其他实施例中，覆盖在触点130a侧壁上的间隙壁可与覆盖在导线结构130侧壁上间隙壁140各别设置，使得覆盖在触点130a侧壁上的间隙壁具有更多层堆叠的实施例，或是单层填满的实施例等，使得阻隔层150伸入所述更多层堆叠的间隙壁或所述单层填满的间隙壁的第三部分得以因应实际器件需求而具有各种结构，以进一步提升插塞结构160与两侧组件之间的接触面积。

为能使本发明所属技术领域的一般技术者轻易了解本发明的半导体器件10，下文将进一步针对本发明的半导体器件10的制作方法进行说明。

请参阅图3至图7所示，为本发明第一实施例中的半导体器件10的制作方法的示意图。首先，如图3所示，提供衬底100，并且，在衬底100内形成浅沟渠隔离110而在衬底100内定义出多个有源区112。在一实施例中，浅沟渠隔离110的形成例如是先利用蚀刻工艺在衬底100中形成多个沟渠(未绘示)，之后在所述沟渠中填入至少一绝缘材料(如氧化硅等)，形成表面与衬底100顶面齐平的浅沟渠隔离110，但不以此为限。接着，在衬底100内形成接着，在衬底100内形成多条闸极线(未绘示)并在衬底100上依序形成第一电介质材料层122a(例如包括氧化硅材料)、第二电介质材料层124a(例如包括氮化硅材料)及第三电介质层126(例如包括氧化硅材料)，其中，第一电介质材料层122a覆盖在衬底100的有源区112及浅沟渠隔离110上，第二电介质材料层124a的侧壁例如切齐间隙壁140的侧壁。在一实施例中，所述闸极线的制作方式包括但不限于以下步骤，例如先在第二方向D2上形成可同时穿过有源区112与浅沟渠隔离110的多条沟渠(未绘示)，然后，依序在所述沟渠内形成覆盖所述沟渠整体表面的电介质层(未绘示)、覆盖所述沟渠下半部表面的闸极电介质层(未绘示)、填满所述沟渠下半部的闸极(未绘示)以及填满所述沟渠上半部的盖层(未绘示)，但并不限于此。

需说明的是，在形成导线结构130前，先形成整体覆盖在衬底100上的第一材料层(未绘示)、第二材料层(未绘示)及第三材料层(未绘示)，接着，部分移除所述第三材料层、所述第二材料层及所述第一材料层形成多个触点开孔(未绘示)，使得后续填入所述触点开孔内的半导体层132同步形成触点130a。在一实施例中，导线结构130及触点130a的制作工艺包括但不限于以下步骤。首先，在所述触点开孔形成后，在衬底100上依序形成半导体材料(未绘示,例如包含多晶硅、掺杂非晶硅等半导体材料)、阻障材料层(未绘示,例如包含钛及/或氮化钛、钽及/或氧化钽等导电阻障材料)、金属材料层(未绘示,例如包含铜、铝、钨等低电阻率导电材料)及覆盖材料层(未绘示,例如包含氧化硅、氮化硅或氮氧化硅等绝缘材料)，最后通过图案化制作工艺，同时形成导线结构130及触点130a。另一方面，在形成导线结构130时，还再部分移除所述第三材料层，形成侧壁切齐导线结构130的第三电介质层126，如图3所示。

然后，进行两次沉积工艺，在导线结构130及衬底100上依序形成第一间隙壁材料层(未绘示,例如包括氮化硅)及第二间隙壁材料层(未绘示,例如包括氧化硅)，共型地覆盖在导线结构130、绝缘材料层220、及触点130a的暴露表面上，再进行回蚀刻工艺移除位在导线结构130及第一电介质材料层122a顶面的所述第二间隙壁材料层及所述第一间隙壁材料层，形成依序位在导线结构130及触点130a的侧壁上的第一间隙壁142及第二间隙壁144。如此，第一间隙壁142及第二间隙壁144可共同形成间隙壁140。同时，在形成间隙壁140时，还再部分移除所述第二材料层，形成侧壁切齐间隙壁140侧壁的第二电介质材料层124a。另一方面，在所述回蚀刻工艺施行后，第一电介质材料层122a仍全面覆盖在衬底100的有源区112及浅沟渠隔离110上，如图3所示。

如图4所示，进行湿式蚀刻工艺E，自暴露出的第二电介质材料层124a的所述侧壁往内部分移除第二电介质材料层124a(例如包括氮化硅)，并且，还同步部分移除材料相近的第一间隙壁142。其中，暴露出的第二电介质材料层124a被侧向蚀刻，形成第二电介质层124的所述内缩侧壁，同时形成自间隙壁140的所述侧壁朝向导线结构130的内部凹陷的凹孔h1。另一方面，覆盖在触点130a的侧壁上的第一间隙壁142则被垂直向下蚀刻，形成朝向衬底100内凹陷的凹孔h2。在一实施例中，凹孔h1与凹孔h2分别在水平方向(即第二方向D2)与垂直方向D4的深度与开口大小皆不相同，并且，凹孔h1因部分形成在第一间隙壁142内、且部分形成在第二电介质材料层124a内而大体上呈现阶梯状结构，但不以此为限。

如图5所示，进行沉积工艺形成阻隔材料层150a，共型地覆盖在导线结构130及间隙壁140上。细部来说，阻隔材料层150a例如是连续地覆盖在导线结构130的顶面、间隙壁140的顶面及侧壁、及第一电介质材料层122a的暴露表面上。需说明的是，阻隔材料层150a还进一步形成在凹孔h1与凹孔h2内的暴露表面上，而不填满凹孔h1与凹孔h2。在一实施例中，阻隔材料层150a例如包括不同于第一间隙壁142及第二间隙壁144的绝缘材料，例如为氮氧化硅、碳氮化硅等，但不以此为限。

如图6所示，借助阻隔材料层150a作为蚀刻掩模施行蚀刻工艺，如干式蚀刻工艺、湿式蚀刻工艺、或依序进行干式蚀刻工艺与湿式蚀刻工艺，以部分移除阻隔材料层150a。如此，通过所述蚀刻工艺移除覆盖在导线结构130的顶面、间隙壁140的顶面及第一电介质材料层122a的暴露表面上的阻隔材料层150a，形成阻隔层150。其中，阻隔层150包括覆盖在间隙壁140的侧壁上的第一部分152、在水平方向(即第二方向D2)上伸入凹孔h1内的第二部分154、以及在垂直方向D4上伸入凹孔h2内的第三部分156。同时，在进行所述蚀刻工艺时，还一并部分移除第一电介质材料层122a、及其下方的衬底100(包括有源区112与浅沟渠隔离110)，形成第一电介质层122，以及部分暴露出部分的有源区112与部分浅沟渠隔离110的多个插塞孔160a。如此，第一电介质层122、第二电介质层124及第三电介质层126可共同形成电介质层120。需说明的是，由于阻隔层150的第二部分154与第三部分156并未填满凹孔h1、h2，仅定义出朝向电介质层120的所述复合层结构的内部凹陷的第一凹槽154a，以及定义出朝向间隙壁140的所述复合层结构内凹陷的第二凹槽156a，使得插塞孔160a相应地具有连通第一凹槽154a、第二凹槽156a的延伸部，如图6所示。

再进行一沉积工艺与回蚀刻工艺(未绘示)，形成如图1及图2所示的多个插塞结构160，分别填满插塞孔160a。并且，插塞结构160还部份填入所述延伸部，而分别形成如图2所示的第一凸出部162及第二凸出部164，以有效地提升插塞结构160与两侧如电介质层120、间隙壁140等组件之间的接触面积，同时维持插塞结构160与相邻导线结构130之间一定程度的电性隔绝。

在此操作下，即完成制作图2所示的半导体器件10。根据本实施例的半导体器件10的制作工艺，在间隙壁140上形成阻隔材料层150a，并通过阻隔材料层150a作为形成插塞孔160a的蚀刻掩模，并且同步形成同时覆盖在间隙壁140与触点130a的侧壁上的阻隔层150。如此，阻隔层150细部包括覆盖在间隙壁140的侧壁上的第一部分152、在水平方向(即第二方向D2)上伸入电介质层120的所述复合层结构的内部的第二部分154、以及在垂直方向D4上伸入间隙壁140的所述复合层结构内的第三部分156。由此，通过阻隔层150的第二部分154及/或第三部分156的形成得以提升插塞结构160与两侧组件如电介质层120及/或间隙壁140等之间的接触面积，并有效维持导线结构130与插塞结构160之间的电性隔绝，使得本实施例的制作工艺制作的半导体器件10具有更为优化的组件结构与效能，从而提高其操作表现。

后续，再如图7所示，在插塞结构160上方依序形成多个接触垫172及电容结构176。接触垫172的制作工艺例如包括但不限于以下步骤，首先在如图2所示的插塞结构160上方形成掩模层(未绘示)，并通过所述掩模层部分移除插塞结构160、移除所述掩模层、再进行沉积与图案化制作工艺，形成接触垫172。其中，接触垫172之间设置绝缘层174，且部分位在插塞结构160上、部分位在导线结构130及间隙壁140上，而物理性接触插塞结构160。在一实施例中，接触垫172例如包括铝(aluminum，Al)、钛(titanium，Ti)、铜(copper，Cu)或钨(tungsten，W)等低阻值的金属材质，优选包括钨，但不以此为限。而在另一实施例中，接触垫172的制作工艺可整合前述插塞结构160的制作工艺，使得接触垫172与插塞结构160可包括连续的结构与相同的导电材料，但不以此为限。而电容结构176则包括多个垂直电容176a分别电性连接至接触垫172。如此，本实施例的半导体器件10可组成动态随机存取存储器(dynamic random access memory，DRAM)，通过接触垫172作为所述动态随机存取存储器的存储节点焊盘(storage node pad，SN pad)，电性连接作为所述动态随机存取存储器的存储节点插塞(storage node contact，SNC)的插塞结构160。在此操作下，垂直电容176a与形成在衬底100内的至少一晶体管组件(未绘示)即可组成动态随机存取存储器阵列中最小组成的存储单元，接收来自于半导体器件10的位线(即导线结构130)及半导体器件10的字线(即所述闸极线)的电压信息。

本发明所属技术领域的一般技术者应可轻易了解，为能满足实际产品需求的前提下，本发明的半导体器件及其制作方法亦可能有其它态样或可以其他手段达成，并不限于前述。下文将进一步针对本发明的半导体器件及其制作方法的其他实施例或变化型进行说明。且为简化说明，以下说明主要针对各实施例不同之处进行详述，而不再对相同之处作重复赘述。此外，本发明的各实施例中相同之组件系以相同之标号进行标示，以利于各实施例间互相对照。

请参照图8所示，所绘示者分别为本发明第二实施例的半导体器件20的示意图。本实施例的半导体器件20的结构大体上与前述实施例中的半导体器件10相同，相同之处于此不再赘述。本实施例的半导体器件20与前述实施例的半导体器件10的主要差异在于本实施例的阻隔层250的第三部分256仍在垂直方向D4上伸入间隙壁140的所述复合层结构内，且未定义出凹槽。

细部来说，本实施例的阻隔层250在形成时，通过调整沉积工艺的操作参数，使得阻隔材料层(未绘示)填满如图5所示的凹孔h2，而不填满凹孔h1。如此，后续借助所述阻隔材料层施行蚀刻工艺后，即可形成如图8所示的阻隔层250，细部包括覆盖在间隙壁140的侧壁上的第一部分152、部分伸入电介质层120的所述复合层结构的第二部分154及部分伸入间隙壁140的所述复合层结构的第三部分256，并且，藉由第二部分154在水平方向(即第二方向D2)上定义出朝向导线结构130凹陷的第一凹槽154a。并且，插塞结构160还可相应地具有填入第一凹槽154a的第一凸出部162，以有效地提升插塞结构160与两侧如间隙壁140、电介质层120等组件之间的接触面积，进而改善存储节点插塞的结构可靠性、同时提升存储节点插塞与相邻组件之间的电性隔绝。据此，通过本实施例的制作工艺制作的半导体器件20同样可具有更为优化的组件结构与效能，从而提高操作表现。

请参照图9所示，所绘示者分别为本发明第三实施例的半导体器件30的示意图。本实施例的半导体器件30的结构大体上与前述实施例中的半导体器件10相同，相同之处于此不再赘述。本实施例的半导体器件30与前述实施例的半导体器件10的主要差异在于本实施例的阻隔层350的第二部分354与第三部分356仍分别在水平方向(即第二方向D2)上伸入电介质层120的所述复合层结构的内部、在垂直方向D4上伸入间隙壁140的所述复合层结构内，且皆未定义出任何凹槽。

细部来说，本实施例的阻隔层350在形成时，通过调整沉积工艺的操作参数，使得阻隔材料层(未绘示)同时填满如图5所示的凹孔h1、h2。如此，后续借助所述阻隔材料层施行蚀刻工艺后，即可形成如图9所示的阻隔层350，细部包括覆盖在间隙壁140的侧壁上的第一部分152、部分伸入电介质层120的所述复合层结构的第二部分354及部分伸入间隙壁140的所述复合层结构的第三部分356。藉此，通过阻隔层350的设置有效地提升插塞结构160与两侧如间隙壁140、电介质层120等组件之间的接触面积，进而改善存储节点插塞的结构可靠性、同时提升存储节点插塞与相邻组件之间的电性隔绝。据此，通过本实施例的制作工艺制作的半导体器件30同样可具有更为优化的组件结构与效能，从而提高操作表现。

整体来说，本发明的半导体器件是在位线间隙壁上设置部分伸入电介质层的复合层结构内的阻隔层，藉此提升存储节点插塞与两侧组件之间的接触面积，改善存储节点插塞的结构可靠性，同时提升存储节点插塞与相邻位线之间的电性隔绝。由此，本发明的半导体器件得以具有更为优化的组件结构与效能，从而提高半导体器件的操作表现。

以上所述仅为本发明的优选实施例而已，并不用于限制本发明，对于本领域的技术人员来说，本发明可以有各种更改和变化。凡在本发明的精神和原则之内，所作的任何修改、等同替换、改进等，均应包含在本发明的保护范围之内。

Claims (20)

1.一种半导体器件，其特征在于，包括：

衬底，包括多个有源区与多个浅沟渠隔离；

多个导线结构相互平行地延伸在所述衬底上，并与所述有源区与所述浅沟渠隔离交错；

电介质层，位在所述衬底与所述导线结构之间，所述电介质层包含一复合层结构；

多个间隙壁，设置在所述导线结构的侧壁上；以及

阻隔层，包括设置在所述间隙壁上的第一部分，以及伸入所述复合层结构内的第二部分。

2.根据权利要求第1项所述的半导体器件，其特征在于，所述间隙壁包括依序堆叠的第一间隙壁和第二间隙壁，所述第二间隙壁具有第一厚度，所述阻隔层的所述第一部分和所述第二部分分别具有第二厚度和第三厚度，所述第三厚度大于所述第一厚度与所述第二厚度的总和。

3.根据权利要求第1项所述的半导体器件，其特征在于，所述阻隔层的所述第二部分物理性接触所述间隙壁的底面。

4.根据权利要求第3项所述的半导体器件，其特征在于，所述阻隔层的所述第二部分的底面高于所述复合层结构的底面。

5.根据权利要求第1项所述的半导体器件，其特征在于，所述阻隔层的所述第二部分具有朝向所述复合层结构凹陷的第一凹槽。

6.根据权利要求第5项所述的半导体器件，其特征在于，还包括多个插塞结构设置在所述导线结构之间，所述插塞结构具有填满所述第一凹槽的第一凸出部。

7.根据权利要求第5项所述的半导体器件，其特征在于，所述阻隔层还包括伸入所述间隙壁的第三部分。

8.根据权利要求第7项所述的半导体器件，其特征在于，所述导线结构还包括多个触点，分别物理性接触所述有源区，其中，所述阻隔层的所述第三部分位在所述触点的侧壁上，并且具有朝向所述衬底凹陷的第二凹槽。

9.根据权利要求第8项所述的半导体器件，其特征在于，还包括：

多个插塞结构，设置在所述导线结构之间；所述插塞结构具有第二凸出部，填满所述第二凹槽。

10.根据权利要求第1项所述的半导体器件，其特征在于，所述复合层结构包括依序堆叠在所述衬底上的第一电介质层、第二电介质层及第三电介质层，其中，所述第三电介质层的侧壁切齐所述导线结构的侧壁。

11.根据权利要求第10项所述的半导体器件，其特征在于，所述阻隔层的第二部分夹设在所述第一电介质层和间隙壁之间。

12.根据权利要求第10项所述的半导体器件，其特征在于，第三电介质层直接接触所述阻隔层的第二部分的顶面。

13.一种半导体器件，其特征在于，包括：

衬底，包括多个有源区与多个浅沟渠隔离；

多个导线结构相互平行地延伸在所述衬底上，并与所述有源区与所述浅沟渠隔离交错；

电介质层，位在所述衬底与所述导线结构之间；

阻隔层，设置在相邻的所述导线结构之间；

多个间隙壁，设置在所述导线结构和阻隔层之间；

其中，所述阻隔层包括一分支部，所述分支部沿所述电介质层向所述导线结构延伸。

14.一种半导体器件的制作方法，其特征在于，包括：

提供衬底，所述衬底包括多个有源区与多个浅沟渠隔离；

在所述衬底上形成多个导线结构，所述导线结构相互平行地延伸，并与所述有源区与所述浅沟渠隔离交错；

在所述衬底上形成电介质层，位在所述衬底与所述导线结构之间，所述电介质层包含一复合层结构；

在所述导线结构的侧壁上形成多个间隙壁；以及

在所述衬底上形成阻隔层，包括设置在所述间隙壁上的第一部分，以及伸入所述复合层结构内的第二部分。

15.根据权利要求第14项所述的半导体器件的制作方法，其特征在于，还包括：

在所述衬底上形成第一电介质材料层、第二电介质材料层及第三电介质层，位在所述导线结构与所述衬底之间；以及

施行蚀刻工艺，部分移除所述第二电介质材料层，形成一部分内缩的第二电介质层，所述阻隔层的所述第二部分伸入所述内缩部分，并且物理性接触所述间隙壁的底面。

16.根据权利要求第15项所述的半导体器件的制作方法，其特征在于，还包括：

形成阻隔材料层，共型地覆盖在所述导线结构与所述间隙壁上；

施行另一蚀刻工艺，部分移除所述阻隔材料层、所述第一电介质材料层、及所述衬底，形成所述阻隔层、第一电介质层、及多个插塞孔，其中，所述第一电介质层、所述第二电介质层、及所述第三电介质层共同形成所述电介质层的所述复合层结构；以及

在所述插塞孔内分别形成插塞结构。

17.根据权利要求第15项所述的半导体器件的制作方法，其特征在于，还包括：

在所述导线结构下方形成多个触点，分别物理性接触一个所述有源区，其中，所述部分的所述间隙壁覆盖在所述触点的侧壁上，所述间隙壁包括依序堆叠的第一间隙壁、及第二间隙壁；以及

在施行所述蚀刻工艺时，部分移除自所述第二间隙壁暴露出的第一间隙壁。

18.根据权利要求第17项所述的半导体器件的制作方法，其特征在于，所述阻隔层还包括伸入所述间隙壁的第三部分。

19.根据权利要求第18项所述的半导体器件的制作方法，其特征在于，所述阻隔层的所述第三部分位在所述触点的侧壁上，并且具有朝向所述触点凹陷的第二凹槽。

20.根据权利要求第19项所述的半导体器件的制作方法，其特征在于，所述插塞结构具有填满所述第一凹槽的第一凸出部及填满所述第二凹槽的第二凸出部。