CN116528585A - 半导体器件及其制作方法 - Google Patents

Abstract

本发明公开了半导体器件及其制作方法，包括衬底、多个导线结构、多个插塞结构、多个间隙壁、以及多个阻挡层。多个插塞结构在垂直第一方向的第二方向上设置在导线结构之间。多个间隙壁分别设置在各导线结构与各插塞结构之间。多个阻挡层设置在间隙壁上，并分别位在各导线结构与各插塞结构之间，阻挡层的最底面介于导线结构的底面与所述间隙壁的底面之间。插塞结构包括至少一凸出部，自阻挡层的最底面朝向导线结构延伸并位在阻挡层与衬底之间，如此，得以提升所述插塞结构与衬底的接触面积。

Description

半导体器件及其制作方法

技术领域

本发明是关于一种半导体器件及其制作方法，特别是一种具有插塞结构的半导体器件及其制作方法。

背景技术

随着各种电子产品朝小型化发展的趋势，半导体器件的设计也必须符合高积集度及高密度的要求。对于具备凹入式闸极结构的动态随机存取存储器(dynamic randomaccess memory，DRAM)而言，由于其可以在相同的半导体衬底内获得更长的载子通道长度，以减少电容结构的漏电情形产生，因此在目前主流发展趋势下，其已逐渐取代仅具备平面闸极结构的动态随机存取记忆体。一般来说，具备凹入式闸极结构的动态随机存取存储器是由数目庞大的存储单元(memory cell)聚集形成阵列区，用来存储信息，而每一个存储单元可由晶体管组件与电容器组件串联组成，以接收来自字线(word line，WL)及位线(bitline，BL)的电压信息。因应产品需求，所述阵列区中的存储单元密度须持续提升，造成相关制作工艺与设计上的困难度与复杂度不断增加。因此，现有技术或结构无法满足日益增加的存储单元密度要求，导致相关存储器件的效能不足或可靠性降低。

发明内容

有鉴于此，本公开实施例提供了半导体器件及其制作方法，以解决现有技术或结构无法满足日益增加的存储单元密度要求，导致相关存储器件的效能不足或可靠性降低的问题。

为达上述目的，本发明的一实施例提供一种半导体器件，包括衬底、多个导线结构、多个插塞结构、多个间隙壁、以及多个阻挡层。衬底包括多个有源区与多个浅沟渠隔离。多个导线结构在第一方向上相互平行地延伸在所述衬底上，并与所述有源区与所述浅沟渠隔离交错。多个插塞结构在垂直所述第一方向的第二方向上设置在所述导线结构之间。多个间隙壁分别设置在各所述导线结构与各所述插塞结构之间。多个阻挡层设置在所述间隙壁上，并分别位在各所述导线结构与各所述插塞结构之间，所述阻挡层的最底面介于所述导线结构的底面与所述间隙壁的底面之间。所述插塞结构包括至少一凸出部，所述至少一凸出部自所述阻挡层的所述最底面朝向所述导线结构延伸并位在所述阻挡层与所述衬底之间。

为达上述目的，本发明的一实施例提供一种半导体器件，包括衬底、多个闸极线、多个隔离结构、多个插塞结构、以及多个绝缘结构。衬底包括多个有源区与多个浅沟渠隔离。多个闸极线在第一方向上设置在所述衬底内，并相互平行地延伸在垂直所述第一方向的第二方向上。多个隔离结构在所述第二方向上相互平行地延伸在所述衬底上，并分别对应所述闸极线。多个插塞结构在垂直所述第一方向上设置在所述闸极线之间。多个绝缘结构分别设置在所述衬底上并位在各所述隔离结构与各所述闸极线之间，其中，所述插塞结构包括至少一凸出部自所述隔离结构的侧壁朝向所述闸极线延伸并位在所述隔离结构与所述衬底之间。

为达上述目的，本发明的一实施例提供一种半导体器件的制作方法，包括以下步骤。提供衬底，所述衬底包括多个有源区与多个浅沟渠隔离。在所述衬底上形成多个导线结构，所述导线结构在第一方向上相互平行地延伸，并与所述有源区与所述浅沟渠隔离交错。在所述衬底上多形成个插塞结构，所述插塞结构在垂直所述第一方向的第二方向上形成在所述导线结构之间。在所述衬底上形成多个间隙壁，分别形成在各所述导线结构与各所述插塞结构之间。形成多个阻挡层，分别覆盖在所述间隙壁上，并形成在各所述导线结构与各所述插塞结构之间，所述阻挡层的最底面介于所述导线结构的底面与所述间隙壁的顶面之间。所述插塞结构包括至少一凸出部，所述至少一凸出部自所述阻挡层的所述最底面朝向所述导线结构延伸并位在所述阻挡层与所述衬底之间。

有益效果

本发明与现有技术相比存在的有益效果至少包括：通过在相邻的导线结构之间、或相邻的隔离结构之间设置多个插塞结构，各所述插塞结构的底部具有朝向所述导线结构延伸、或朝向闸极线延伸的至少一突出部，进而提升所述插塞结构与衬底的接触面积，有效改善存储节点插塞与下方晶体管组件的电性连接，使得半导体器件具有更为优化的组件结构与效能，从而提高半导体器件的操作表现。

附图说明

所附图示提供对于本发明实施例的更深入的了解，并纳入此说明书成为其中一部分。这些图示与描述，用来说明一些实施例的原理。需注意的是所有图示均为示意图，以说明和制图方便为目的，相对尺寸及比例都经过调整。相同的符号在不同的实施例中代表相对应或类似的特征。

图1至图2所绘示为根据本发明第一实施例中半导体器件的示意图，其中：

图1为半导体器件的俯视示意图；以及

图2为图1中沿着剖面线A-A’截取的剖面示意图。

图3至图8所绘示为根据本发明优选实施例中半导体器件的制作方法的示意图，其中：

图3为半导体器件在形成间隙壁材料层后的剖面示意图；

图4为半导体器件在形成间隙壁后的剖面示意图；

图5为半导体器件在形成阻挡材料层后的剖面示意图；

图6为半导体器件在形成阻挡层后的剖面示意图；

图7为半导体器件在进行第一湿式蚀刻工艺后的剖面示意图；以及

图8为半导体器件在进行第二湿式蚀刻工艺的剖面示意图。

图9至图10所绘示为根据本发明第二实施例中半导体器件的示意图，其中：

图9为半导体器件的剖面示意图；以及

图10为半导体器件的另一剖面示意图。

其中，附图标记说明如下：

具体实施方式

为使熟习本发明所属技术领域之一般技艺者能更进一步了解本发明，下文特列举本发明之较佳实施例，并配合所附图示，详细说明本发明的构成内容及所欲达成之功效。须知悉的是，以下所举实施例可以在不脱离本发明的精神下，将数个不同实施例中的特征进行替换、重组、混合以完成其他实施例。

需要注意，在本公开的描述中，需要理解的是，术语“中心”、“纵向”、“横向”、“长度”、“宽度”、“厚度”、“上”、“下”、“前”、“后”、“左”、“右”、“竖直”、“水平”、“顶”、“底”、“内”、“外”、等指示的方位或位置关系为基于附图所示的方位或位置关系，仅是为了便于描述本公开和简化描述，而不是指示或暗示所指的装置或元件必须具有特定的方位、以特定的方位构造和操作，因此不能理解为对本公开的限制。

请参照图1及图2所示，绘示了本发明第一实施例的半导体器件10的示意图。其中第一方向D1和第二方向D2构成了与半导体器件外表面平行的第一平面，D3为该第一平面内一个区别于D1和D2的预设方向。半导体器件10包括衬底100、多个导线结构130、多个间隙壁140、多个阻挡层150、以及多个插塞结构160。衬底100包括设置在其内的多个浅沟渠隔离110(其材质可以包括氧化硅)与多个有源区112。如图1所示，多个导线结构130在第一方向D1上相互平行地延伸在衬底100上，并同时与多个有源区112与多个浅沟渠隔离110交错。如图2所示，各导线结构130包括部分伸入衬底100内的触点130a(bit line contact，BLC)，使得各导线结构130借助触点130a而电性连接至各有源区112的一部分。插塞结构160同样设置在衬底100上并部分伸入衬底100内，进而电性连接至各有源区112的另一部分。如图1及图2所示，在垂直第一方向D1的第二方向D2上，插塞结构160设置在任两相邻的导线结构130之间，并且，藉由分别设置在各导线结构130与各插塞结构160之间的间隙壁140而彼此电性隔绝。阻挡层150设置在间隙壁140上，并在第二方向D2上分别位在各插塞结构160与各间隙壁140之间，其中，阻挡层150的最底面介于导线结构130的底面130b与间隙壁140的底面140a之间。在一实施例中，阻挡层150的材质可以包括不同于间隙壁140的绝缘材料，如氮氧化硅、碳氮化硅等，但不以此为限。需说明的是，插塞结构160包括至少一凸出部。作为示例，该凸出部可以为如图2所示的凸出部162和/或凸出部164。凸出部162和/或凸出部164分别自阻挡层150的最底面朝向邻近的导线结构130延伸，并位在阻挡层150与衬底100之间。如此，通过凸出部162和/或凸出部164的设置得以提升插塞结构160与衬底100的接触面积，有效地改善半导体器件10的组件结构与效能，从而提高半导体器件10的操作表现。

如图2所示，具体来说，在第二方向D2上，凸出部162及凸出部164可以分别设置在各插塞结构160的两相对侧，并在平行衬底100的顶面100a的第二方向D2上分别具有不同的长度S1、S2。其中，由于凸出部164的设置位置邻近触点130a，因此凸出部164的长度S2优选小于凸出部162的长度S1，以避免直接与触点130a物理性接触而发生短路。凸出部162及凸出部164在垂直衬底100的顶面100a的垂直方向上至少部分重叠位在上方的间隙壁140与阻挡层150，但不以此为限。需说明的是，由于阻挡层150设置，凸出部162不接触间隙壁140，且凸出部162的端部同时物理性接触有源区112及位在导线结构130正下方的浅沟渠隔离110。另一方面，凸出部164的端部则同时物理性接触浅沟渠隔离110及覆盖在触点130a侧壁上的间隙壁140。间隙壁140优选具有一复合层结构，例如包括在所述第二方向D2上依序设置在各导线结构130侧壁上的第一间隙壁142及第二间隙壁144。凸出部164的所述端部物理性接触第一间隙壁142，而不接触第二间隙壁144。在一实施例中，第一间隙壁142(其材质可以包括氮化硅)与第二间隙壁144(材质可以包括氧化硅)的材质包括不同的绝缘材料，但不以此为限。本领域者应可轻易理解本发明中凸出部162和/或凸出部164的具体结构态样不以图2所示者为限，而可视实际器件需求而具有其他不同的设置态样或形状。举例来说，在其他实施例中，凸出部162和/或凸出部164也可具有不平整的表面，以进一步提升各插塞结构160与衬底100的接触面积。

再如图1所示，本实施例的多个有源区112相互平行地沿着第三方向D3排列成一阵列，浅沟渠隔离110则围绕在所有的有源区112外侧。虽然本实施例的附图中并未具体绘出设置在衬底100内的闸极线(未绘示)，但本领域者应可轻易理解有源区112、所述闸极线与导线结构130的延伸方向皆不相同，所述闸极线的延伸方向应垂直导线结构130的延伸方向(即第一方向D1)而同时与有源区112与导线结构130交错。也就是说，所述闸极线相互平行地沿着第二方向D2延伸，且其正上方部分设置有多个隔离结构170，以电性隔绝邻近的导线结构130和/或插塞结构160；如此，各触点130a则分别设置在相邻的隔离结构170(或所述闸极线)之间。在一实施例中，隔离结构170的材质可以包括氮化硅或碳氮化硅等绝缘材料，但不以此为限。

再如图2所示，半导体器件10还包括设置在衬底100的顶面100a上的绝缘层120。绝缘层120位在导线结构130与衬底100之间，以电性隔绝各导线结构130与设置在衬底100内的组件(如所述闸极线等)。在一实施例中，衬底100可以由包括硅衬底(siliconsubstrate)、含硅衬底(silicon-containing substrate)、外延硅衬底(epitaxialsilicon substrate)、绝缘体上硅衬底(silicon-on-insulator substrate)或其他合适的材料构成。绝缘层120的材质可以包括复合材料；该复合材料可以包括依序堆叠的第一层122(其材质可以包括氮化硅材料等绝缘材料)、第二层124(其材质可以包括氧化硅材料等绝缘材料)及第三层126(其材质可以包括氮化硅材料等绝缘材料)。作为示例，该复合材料可以为氮化物-氧化物-氮化物(nitride-oxide-nitride，NON)结构，但不以此为限。需说明的是，凸出部162同时接触阻挡层150及绝缘层120所包括的两种绝缘材料(如氧化硅层124及氮化硅层122)，而凸出部164则同时接触阻挡层150及第一间隙壁142(即不接触绝缘层120所包括的绝缘材料)，但不以此为限。此外，导线结构130还包括由下而上依序堆叠在衬底100上的半导体层132、阻障层134、金属层136及盖层138。优选地，触点130a可以与导线结构130的半导体层132一体成形而包括相同的材料。在一实施例中，半导体层132的材质可以包含掺杂多晶硅、掺杂非晶硅等半导体材料，阻障层134的材质可以包含钛和/或氮化钛(TiN)、钽(Ta)和/或氧化钽(TaN)等导电阻障材料，金属层136的材质可以包含铜、铝、钨或其他适合的低电阻率导电材料，而盖层138的材质可以包含氧化硅、氮化硅或氮氧化硅等绝缘材料，但不以此为限。

在此设置下，导线结构130可作为半导体器件10的位线(bit line，BL)，插塞结构160可作为半导体器件10的存储节点插塞(storage node contact，SNC)，而所述闸极线则可作为半导体器件10的埋层式字线(buried word line，BWL)。由此，本实施例的半导体器件10得以作为一动态随机存取存储器(dynamic random access memory，DRAM)器件，并由后续设置在插塞结构160上方的至少一电容(未绘示)与设置在衬底100内的至少一晶体管组件(未绘示)组成动态随机存取存储器阵列中最小组成的存储单元(memory cell)，接收来自于所述位线(即导线结构130)及所述埋层式字线(即所述闸极线)的电压信息。

根据本实施例的半导体器件10，插塞结构160的底部设置自阻挡层150的所述最底面朝向导线结构130延伸至少一突出部，如图2所示的凸出部162和/或凸出部164，得以有效地提升插塞结构160与衬底100的接触面积，改善所述存储节点插塞(即插塞结构160)与所述晶体管组件之间的电性连接。据此，半导体器件件10具有更为优化的组件结构与效能，从而提高半导体器件10的操作表现。

为能使本发明所属技术领域的一般技术者轻易了解本发明的半导体器件10，下文将进一步针对本发明的半导体器件10的制作方法进行说明。

请参阅图3至图8所示，为本发明优选实施例中的半导体器件10的制作方法的示意图。首先，如图3所示，提供衬底100，并且，在衬底100内形成浅沟渠隔离110而在衬底100内定义出多个有源区112。在一实施例中，浅沟渠隔离110的形成步骤包括：先利用蚀刻工艺在衬底100中形成多个沟渠(未绘示)，之后在所述沟渠中填入至少一绝缘材料(如氧化硅等)，形成表面与衬底100顶面齐平的浅沟渠隔离110，但不以此为限。

接着，在衬底100上形成绝缘材料层220。绝缘材料层220覆盖在衬底100的有源区112及浅沟渠隔离110上，并包括由下而上依序堆叠的第一材料层222(其材质可以包括氮化硅材料)、第二材料层224(其材质可以包括氧化硅材料)与第三层126(其材质可以同样包括氮化硅材料)。在绝缘材料层220上形成导线结构130。需说明的是，在形成导线结构130前，先将第一材料层(未绘示)、第二材料层(未绘示)及第三材料层(未绘示)整体覆盖在衬底100上，然后，部分移除所述第一材料层、所述第二材料层及所述第三材料层(未绘示)而形成多个触点开孔(未绘示)，使得后续填入所述触点开孔内的半导体层132同步形成触点130a。在一实施例中，导线结构130及触点130a的制作工艺包括但不限于以下步骤：首先，在衬底100上依序形成半导体材料(未绘示，其材质可以包含多晶硅、掺杂非晶硅等半导体材料)、阻障材料层(未绘示，其材质可以包含钛和/或氮化钛、钽和/或氧化钽等导电阻障材料)、导电材料层(未绘示，其材质可以包含铜、铝、钨等低电阻率导电材料)及覆盖材料层(未绘示，其材质可以包含氧化硅、氮化硅或氮氧化硅等绝缘材料)，最后通过图案化制作工艺，同时形成导线结构130及触点130a。

另一方面，在形成导线结构130时，还同时部分移除所述第三材料层，形成第三层126。如此，各导线结构130与下方设置的第三层126即可具有切齐的侧壁，如图3所示。然后，进行两次沉积工艺，在导线结构130及衬底100上依序形成第一间隙壁材料层242及第二间隙壁材料层244，共型地覆盖在导线结构130、绝缘材料层220、及触点130a的暴露表面上。在一实施例中，第一间隙壁材料层242(其材质可以包括氮化硅)与第二间隙壁材料层244(其材质可以包括氧化硅)的材质包括不同的绝缘材料，但不以此为限。

如图4所示，基于回蚀刻工艺移除位在导线结构130及绝缘材料层220顶面的第二间隙壁材料层244及第一间隙壁材料层242，形成依序位在各导线结构130侧面上的第一间隙壁142及第二间隙壁144。如此，第一间隙壁142及第二间隙壁144可共同形成间隙壁140。需说明的是，在进行所述回蚀刻工艺时，还可以一并部分移除绝缘材料层220的第二材料层224。优选地，邻近各触点130a侧面的第二材料层224可以被大幅移除，甚至是完全移除至暴露出下方的第一材料层222，而邻近各导线结构130的第二材料层224可以被部分移除，例如仅保留约二分之一至三分之一的原始厚度从而暴露出半截侧壁224a。此外，位在第一间隙壁142及第二间隙壁144正下方的第二材料层224可以完全保留，但不以此为限。

如图5所示，进行另一沉积工艺形成阻挡材料层250，共型地覆盖在导线结构130及间隙壁140上。具体来说，阻挡材料层250可以连续地覆盖在导线结构130的顶面、间隙壁140的顶面及侧壁、及剩余的第二材料层224的暴露表面上，并物理性接触剩余的第二材料层224的半截侧壁224a。此外，阻挡材料层250还可以物理性接触覆盖在各触点130a侧面上的第一间隙壁142及自剩余的第二材料层224暴露出的第一材料层222。在一实施例中，阻挡材料层250的材质包括不同于第一间隙壁142及第二间隙壁144的绝缘材料，例如可以包括氮氧化硅、碳氮化硅等，但不以此为限。

如图6所示，基于另一回蚀刻工艺部分移除阻挡材料层250，移除覆盖在导线结构130的顶面、间隙壁140的顶面及剩余的第二材料层224的暴露表面上的阻挡材料层250，形成阻挡层150。同时，在进行所述另一回蚀刻工艺时，还一并部分移除剩余的第二材料层224、及其下方的第一材料层222及衬底100(包括有源区112与浅沟渠隔离110)，形成可暴露出有源区112与浅沟渠隔离110的多个开孔102。需说明的是，在所述另一回蚀刻工艺进行后，邻近导线结构130的阻挡层150仍物理性接触剩余的第二材料层224的半截侧壁224a，并且，阻挡层150的最底面物理性接触剩余的第二材料层224，而阻挡层150的侧壁则同时切齐剩余的第二材料层224与剩余的第一材料层222的侧壁。另一方面，由于邻近触点130a的第二材料层224已在第一间隙壁材料层242及第二间隙壁材料层244的回蚀刻工艺中被完全移除，使得邻近触点130a的阻挡层150的最底面物理性接触剩余的第一材料层222，且邻近触点130a的阻挡层150的侧壁则仅切齐剩余的第一材料层222的侧壁，如图6所示。

如图7所示，在阻挡层150形成后，通过阻挡层150进行第一湿式蚀刻工艺，进一步侧向移除一部分剩余的第二材料层224。具体来说，通过所述第一湿式蚀刻工艺，在剩余的第二材料层224内形成自半截侧壁224a朝向导线结构130延伸、并位在阻挡层150的所述最底面与衬底100的顶面100a之间的多个凹槽224b，同时形成第二层124。此时，阻挡层150的侧壁仍切齐剩余的第一材料层222的侧壁。也就是说，通过进行所述第一湿式蚀刻工艺选择性地蚀刻第二材料层224，使得剩余的第二材料层224形成内缩且凹陷的侧壁，如图7所示。

如图8所示，通过阻挡层150进行第二湿式蚀刻工艺，进一步侧向移除一部分剩余的第一材料层222，在剩余的第一材料层222内形成自如图7所示的凹槽224b朝向导线结构130延伸、并位在阻挡层150的所述最底面与衬底100的顶面100a之间的多个凹陷，同时形成第一层122。由此，第一层122、第二层124与第三层126共同形成位在衬底100上的绝缘层120，并位在衬底100的顶面100a与导线结构130之间。另一方面，在进行所述第二湿式蚀刻工艺时，还同步自如图7所示的开孔102进一步移除暴露出的有源区112、浅沟渠隔离110与覆盖在各触点130a侧面上的第一间隙壁142，最后形成暴露范围更大的多个插塞孔104。需说明的是，各插塞孔104的一侧刚好与所述凹陷及图7所示的凹槽224b连通，共同形成侧向延伸至绝缘层120内的凹陷部104a。各插塞孔104的另一侧则形成侧向延伸至第一间隙壁142内的凹陷部104b，如图8所示。在本实施例中，凹陷部104a及凹陷部104b在所述水平方向上分别具有不同的凹陷程度，其中，由于覆盖在各触点130a侧面上的第一间隙壁142具有相对较大的厚度，凹陷部104b的凹陷程度优选小于凹陷部104a的凹陷程度，以避免暴露出触点130a而容易衍生短路。

接着，在所述第一湿式蚀刻制作工艺、所述第二湿式蚀刻制作工艺完成后，进行再一沉积工艺与回蚀刻工艺(未绘示)，即形成如图1及图2所示的多个插塞结构160。其中，各插塞结构160分别填满各插塞孔104，并且，各插塞结构160的一部分还进一步填入凹陷部104a及凹陷部104b，而分别形成至少一凸出部，如图2所示的凸出部162和/或凸出部164，以有效地提升插塞结构160与衬底100的接触面积。

在此操作下，即完成半导体器件10的制作工艺。由本实施例的制作方法所制得的半导体器件10可作为一动态随机存取存储器器件，并由后续形成在插塞结构160上方的至少一电容(未绘示)，与形成在衬底100内的至少一晶体管组件(未绘示)组成动态随机存取存储器阵列中最小组成的存储单元，接收来自于半导体器件10的位线(即导线结构130)及半导体器件10的字线(即所述闸极线)的电压信息。

根据本实施例的半导体器件10的制作工艺，在间隙壁140上形成阻挡层150，并通过阻挡层150作为形成所述第一湿式蚀刻制作工艺、所述第二湿式蚀刻制作工艺进行时的侧向蚀刻掩模，以在相邻的导线结构130之间的插塞孔104底部形成自阻挡层150的所述最底面朝向导线结构130延伸的凹陷部104a和/或凹陷部104b。如此，后续形成在插塞孔104内的插塞结构160即可具有相应的凸出部162和/或凸出部164，得以有效地提升插塞结构160与衬底100的接触面积，改善半导体器件10的存储节点插塞(即插塞结构160)与所述晶体管组件之间的电性连接。由此，通过本实施例的半导体器件10的制作工艺所制得的半导体器件件10具有更为优化的组件结构与效能，从而得以达到良好的操作表现。

本发明所属技术领域的一般技术者应可轻易了解，为能满足实际产品需求的前提下，本发明的半导体器件及其制作方法亦可能有其它态样或可以其他手段达成，并不限于前述。下文将进一步针对本发明的半导体器件及其制作方法的其他实施例或变化型进行说明。且为简化说明，以下说明主要针对各实施例不同之处进行详述，而不再对相同之处作重复赘述。此外，本发明的各实施例中相同之组件系以相同之标号进行标示，以利于各实施例间互相对照。

请参照图9及图10所示，所绘示者分别为本发明第二实施例的半导体器件20、20a的示意图。本实施例的半导体器件20、20a同样包括衬底100、多个隔离结构170、以及多个插塞结构360，其中，衬底100同样包括设置在其内的多个浅沟渠隔离110(例如包括氧化硅)与多个有源区112。半导体器件20、20a与前述实施例的半导体器件10的主要差异在于各插塞结构360包括朝向设置在衬底100内的闸极线180延伸的至少一凸出部，例如是如图9或图10所示的凸出部362和/或凸出部364、或是图10所示的凸出部366和/或凸出部368。虽然本实施例的附图仅为剖面示意图，且附图中并未具体绘出导线结构130及阻挡层150等，但本领域者应可轻易理解图9或图10所示的半导体器件20、20a应可大体上对应前述实施例的图1中沿着剖面线B-B’截取的剖面结构。因此，本实施例的半导体器件20、20a的具体组件配置可同步参考前述实施例中的图1所示。

具体来说，如前述实施例中的图1所示，多个闸极线180在第二方向D2上相互平行地延伸在衬底100内，同时与多个浅沟渠隔离110与多个有源区112交错，而闸极线180的正上方部分设置多个隔离结构170，以电性隔绝邻近的组件(如图1所示的导线结构130及插塞结构160)。也就是说，如图9所示，在垂直第二方向D2的第一方向D1上，闸极线180设置在衬底100内，各闸极线180的上方分别对应各隔离结构170，而各插塞结构360则设置在相邻的隔离结构170(闸极线180)之间。各闸极线180包括依序堆叠的电介质层182、闸极电介质层184、闸极186及盖层188，其中，盖层188的表面切齐衬底100的顶面100a，使得各闸极线180可作为半导体器件20的埋藏式字线，并在后续的制作工艺中得以进一步形成位在衬底100内的一晶体管组件(未绘示)。在一实施例中，闸极线180的制作方式包括但不限于以下步骤，例如先形成可同时穿过多个有源区112与多个浅沟渠隔离110的多个沟渠(未绘示)，然后，依序形成覆盖所述沟渠整体表面的电介质层182、覆盖所述沟渠下半部表面的闸极介电层184、填满所述沟渠下半部的闸极186以及填满所述沟渠上半部的盖层188，但并不限于此。

需说明的是，半导体器件20还包括设置在闸极线180与隔离结构170之间的绝缘层120，其中隔离结构170的侧壁切齐闸极线180的盖层188及绝缘层120的第三层126的侧壁。闸极线180的盖层188与绝缘层120的第一层122、第二层124及第三层126皆包括绝缘材料，而共同组成位在隔离结构170与闸极线180之间的多个绝缘结构190。在本实施例中，各插塞结构360包括自隔离结构170的所述侧壁朝向闸极线180延伸的凸出部362和/或凸出部364，并位在隔离结构170与所述衬底100之间，如图9所示。如此，凸出部362和/或凸出部364在垂直衬底100的顶面100a的垂直方向上部分重叠位在上方的隔离结构170及位在下方的闸极线180，并同时物理性接触闸极线180的盖层188与绝缘层120的第一层122、第二层124及第三层126。在本实施例中，凸出部362及凸出部364例如分别设置在各插塞结构360的两相对侧，并且相互对称而在平行衬底100的顶面100a的水平方向上具有相同的长度S3，但不以此为限。

在本实施例中，凸出部362和/或凸出部364的制作方法包括但不限于以下步骤。首先，在形成如图6所示阻挡层150后，依序进行第一湿式蚀刻工艺及第二湿式蚀刻工艺，分别侧向移除一部分的第二材料层224(如图7所示)及一部分的第一材料层222(如图8所示)，形成自隔离结构170的所述侧壁朝向闸极线180延伸的多个凹陷部(未绘示)。需说明的是，由于闸极线180的盖层188与绝缘层120的第一层122具有相近的绝缘材料，在进行所述第二湿式蚀刻工艺时会同时移除一部分的盖层188，使得各所述凹陷部可部分暴露出盖层188。然后，进行沉积工艺与回蚀刻工艺，即形成如图9所示的插塞结构360，其具有同时物理性接触盖层188、第一层122、第二层124及第三层126的凸出部362和/或凸出部364。

或者，在另一实施态样中，由于闸极线180的盖层188、隔离结构170(例如包括氮化硅)与绝缘层120的第一层122皆具有相近的绝缘材料，在进行所述第二湿式蚀刻工艺时还会同时移除一部分的隔离结构170，而在隔离结构170的所述侧壁上形成另一凹陷部(未绘示)。由此，在后续进行沉积工艺与回蚀刻工艺后，即形成如图10所示的插塞结构360，除了具有同时物理性接触闸极线180的盖层188与绝缘层120的第一层122、第二层124及第三层126的凸出部362和/或凸出部364，还包括自隔离结构170的所述侧壁朝向闸极线180延伸的凸出部366和/或凸出部368。

在此设置下，通过凸出部362、364和/或凸出部366、368的设置同样得以提升插塞结构360与衬底100的接触面积，有效地改善半导体器件20、20a的存储节点插塞(即插塞结构360)与所述晶体管组件之间的电性连接。由此，半导体器件20、20a具有更为优化的组件结构与效能，从而提高半导体器件20、20a的操作表现。虽然本实施例的半导体器件20、20a系在插塞结构360设置自隔离结构170的所述侧壁朝向闸极线180延伸的凸出部362、364和/或凸出部366、368作为实施态样进行说明，但本领域者应可轻易理解在另一半导体器件(未绘示)也可同时通过所述第一湿式蚀刻工艺及所述第二湿式蚀刻工艺而同时形成如图8所示的凹陷部104a、104b及本实施例的所述凹陷部。如此，在后续进行沉积工艺与回蚀刻工艺后，所述另一半导体器件的插塞结构及可同时具有自阻挡层150的最底面朝向导线结构130延伸的凸出部162、162，以及自隔离结构170的所述侧壁朝向闸极线180延伸的凸出部362、364和/或凸出部366、368，以更为有效地提升所述插塞结构与衬底100的接触面积，从而提高所述另一半导体器件的操作表现。

整体来说，本发明的半导体器件是在相邻的导线结构之间、或相邻的隔离结构之间设置多个插塞结构。各所述插塞结构的底部具有朝向所述导线结构延伸和/或朝向闸极线延伸的至少一突出部，进而提升所述插塞结构与衬底的接触面积，有效改善存储节点插塞与下方晶体管组件的电性连接。由此，本发明的半导体器件得以具有更为优化的组件结构与效能，从而提高半导体器件的操作表现。

以上所述仅为本发明的优选实施例而已，并不用于限制本发明，对于本领域的技术人员来说，本发明可以有各种更改和变化。凡在本发明的精神和原则之内，所作的任何修改、等同替换、改进等，均应包含在本发明的保护范围之内。

Claims (20)

1.一种半导体器件，其特征在于包括：

衬底，包括多个有源区与多个浅沟渠隔离；

多个导线结构，在第一方向上相互平行地延伸在所述衬底上，并与所述有源区和所述浅沟渠隔离交错；

多个插塞结构，在垂直所述第一方向的第二方向上设置在所述导线结构之间；

多个间隙壁，分别设置在各所述导线结构与各所述插塞结构之间；以及

多个阻挡层，设置在所述间隙壁上，并分别位在各所述导线结构与各所述插塞结构之间，所述阻挡层的最底面介于所述导线结构的底面与所述间隙壁的底面之间；

其中，所述插塞结构包括至少一凸出部，所述至少一凸出部自所述阻挡层的最底面朝向所述导线结构延伸并位在所述阻挡层与所述衬底之间。

2.依据权利要求第1项所述之半导体器件，其特征在于，所述至少一凸出部不接触所述间隙壁，且同时物理性接触所述有源区及位在所述导线结构正下方的所述浅沟渠隔离。

3.依据权利要求第1项所述之半导体器件，其特征在于，所述至少一凸出部同时物理性接触所述间隙壁及所述浅沟渠隔离。

4.依据权利要求第1项所述之半导体器件，其特征在于，所述至少一凸出部在垂直所述衬底的方向上至少部分重叠所述间隙壁与所述阻挡层。

5.依据权利要求第1项所述之半导体器件，其特征在于，每一所述插塞结构包括两个所述凸出部，分别位在各所述插塞结构的两相对侧，所述两个所述凸出部在所述第二方向上具有不同的长度。

6.依据权利要求第1项所述之半导体器件，其特征在于，还包括：

绝缘层，设置在所述衬底上并位在所述导线结构与所述衬底之间，所述绝缘层包括复合材料，所述至少一凸出部同时接触所述复合材料中的两种绝缘材料。

7.依据权利要求第1项所述之半导体器件，其特征在于，还包括：

多个闸极线，在所述第二方向上相互平行地延伸在所述衬底内；

多个隔离结构，沿所述第二方向设置在所述衬底上，并分别与所述闸极线相对应；以及

多个绝缘结构，设置在所述衬底上并位在所述隔离结构与所述闸极线之间，其中所述插塞结构包括另一凸出部自所述隔离结构的侧壁朝向所述闸极线延伸并位在所述隔离结构与所述衬底之间。

8.依据权利要求第7项所述之半导体器件，其特征在于，所述另一凸出部在垂直所述衬底顶面的方向上部分重叠所述隔离结构及所述闸极线。

9.依据权利要求第7项所述之半导体器件，其特征在于，所述绝缘结构包括设置在所述衬底内的盖层及设置在所述衬底上的第一层、第二层与第三层，至少所述另一凸出部同时物理性接触所述盖层、所述第一层、所述第二层及所述第三层。

10.一种半导体器件，其特征在于包括：

衬底，包括多个有源区与多个浅沟渠隔离；

多个闸极线，在第一方向上设置在所述衬底内，并相互平行地延伸在垂直所述第一方向的第二方向上；

多个隔离结构，在所述第二方向上相互平行地延伸在所述衬底上，并分别对应所述闸极线；以及

多个插塞结构，在所述第一方向上设置在所述闸极线之间，其中，所述插塞结构包括至少一凸出部自所述隔离结构的侧壁朝向所述闸极线延伸并位在所述隔离结构与所述衬底之间。

11.依据权利要求第10项所述之半导体器件，其特征在于，所述至少一凸出部在垂直所述衬底顶面的方向上部分重叠所述隔离结构及所述闸极线。

12.依据权利要求第10项所述之半导体器件，其特征在于，还包括：

多个绝缘结构，分别设置在所述衬底上并位在各所述隔离结构与各所述闸极线之间，所述绝缘结构包括设置在所述衬底内的盖层及设置在所述衬底上的第一层、第二层与第三层，所述至少一凸出部同时物理性接触所述盖层、所述第一层、所述第二层及所述第三层。

13.依据权利要求第12项所述之半导体器件，其特征在于，各所述隔离结构的所述侧壁切齐盖层及与所述第三层的侧壁。

14.依据权利要求第10项所述之半导体器件，其特征在于，各所述隔离结构的所述侧壁上具有凹陷部，部分的所述插塞结构设置在所述凹陷部内。

15.一种半导体器件的制作方法，其特征在于包括：

提供衬底，包括多个有源区与多个浅沟渠隔离；

在所述衬底上形成多个导线结构，所述导线结构在第一方向上相互平行地延伸，并与所述有源区与所述浅沟渠隔离交错；

在所述衬底上形成多个插塞结构，所述插塞结构在垂直所述第一方向的第二方向上形成在所述导线结构之间；

在所述衬底上形成多个间隙壁，分别设置在各所述导线结构与各所述插塞结构之间；以及

形成多个阻挡层，分别覆盖在所述间隙壁上，并形成在各所述导线结构与各所述插塞结构之间，所述阻挡层的最底面介于所述导线结构的底面与所述间隙壁底的底面之间；

其中，所述插塞结构包括至少一凸出部，所述至少一凸出部自所述阻挡层的所述最底面朝向所述导线结构延伸并位在所述阻挡层与所述衬底之间。

16.依据权利要求第15项所述之半导体器件的制作方法，其特征在于，还包括：

在所述衬底上形成绝缘层，位在所述导线结构与所述衬底之间，所述绝缘层包括复合材料，所述至少一凸出部同时接触所述复合材料中的两种绝缘材料。

17.依据权利要求第16项所述之半导体器件的制作方法，其特征在于，所述绝缘层的形成还包括：

在所述衬底上形成绝缘材料层，覆盖在所述有源区及所述浅沟渠隔离上，所述绝缘材料层包括依序堆叠的第一材料层、第二材料层与第三层；

在形成所述间隙壁时，一并蚀刻部分的第二材料层。

18.依据权利要求第17项所述之半导体器件的制作方法，其特征在于，还包括：

进行第一湿式蚀刻工艺，侧向移除部分的所述第二材料层；

进行第二湿式蚀刻工艺，侧向移除部分的所述第一材料层，在所述绝缘层上形成凹陷部；以及

在所述第一湿式蚀刻制作工艺、所述第二湿式蚀刻制作工艺完成后，形成所述插塞结构，其中，部分的所述插塞结构填入所述凹陷部而形成所述至少一凸出部。

19.依据权利要求第18项所述之半导体器件的制作方法，其特征在于，所述阻挡层的形成还包括：

在所述间隙壁上形成阻挡材料层，覆盖所述间隙壁的侧壁；

部分移除所述阻挡材料层形成所述阻挡层，其中，所述阻挡层是在所述第一湿式蚀刻制作工艺、所述第二湿式蚀刻制作工艺进行前形成。

20.依据权利要求第15项所述之半导体器件的制作方法，其特征在于，还包括：

在所述衬底内形成多个闸极线，所述闸极线在所述第二方向上相互平行地延伸；

在所述衬底上形成多个隔离结构，所述隔离结构在所述第二方向上相互平行地延伸在所述衬底上，所述隔离结构分别对应所述闸极线；以及

在所述衬底上形成多个绝缘结构，分别位在各所述隔离结构与各所述闸极线之间，其中，所述插塞结构包括另一凸出部自所述隔离结构的侧壁朝向所述闸极线延伸并位在所述隔离结构与所述衬底之间。