CN114464621A - 半导体器件 - Google Patents

Abstract

一种半导体器件，包括在衬底上的有源图案、掩埋在有源图案的上部处的栅极结构、在有源图案上的位线结构、覆盖位线结构的下侧壁的下间隔物结构、在有源图案上且与位线结构相邻的接触插塞结构、以及在接触插塞结构上的电容器。下间隔物结构包括从位线结构的下侧壁在基本平行于衬底的上表面的水平方向上顺序堆叠的第一和第二下间隔物，第一下间隔物包括氧化物，并接触位线结构的下侧壁，但不接触接触插塞结构，并且第二下间隔物包括与第一下间隔物的任何材料不同的材料。

Description

半导体器件

技术领域

发明构思的一些示例实施方式涉及一种半导体器件。更具体地，发明构思的一些示例实施方式涉及包括位线结构的DRAM器件。

背景技术

动态随机存取存储器(DRAM)器件的位线结构具有堆叠结构，该堆叠结构包括包含掺杂多晶硅的第一导电图案和包含金属的第二导电图案。位线结构可以通过有源图案上的凹陷接触有源图案，以电连接到有源图案，并且在位线结构的侧壁上的间隔物结构的下部可以形成在凹陷中/内。如果位线结构具有窄的宽度，则电流可能不会流过位线结构和/或电阻可能高，因此位线结构应具有适当的宽度。然而，由于凹陷的尺寸，增加位线结构的宽度可能具有限制。

发明内容

一些示例实施方式提供了一种具有改进的特性(诸如改进的电特性和/或改进的易制造性)的半导体器件。

根据发明构思的一些示例实施方式，提供了一种半导体器件。该半导体器件可以包括衬底上的有源图案、掩埋在有源图案的上部处的栅极结构、在有源图案上的位线结构、覆盖位线结构的下侧壁的下间隔物结构、在有源图案上且与位线结构相邻的接触插塞结构、以及在接触插塞结构上的电容器。下间隔物结构包括从位线结构的下侧壁在基本平行于衬底的上表面的水平方向上顺序堆叠的第一和第二下间隔物，第一下间隔物包括氧化物，并接触位线结构的下侧壁，但不接触接触插塞结构，并且第二下间隔物包括与第一下间隔物的任何材料不同的材料。

根据发明构思的一些示例实施方式，提供了一种半导体器件。该半导体器件可以包括：在衬底上的有源图案；掩埋在有源图案的上部处的栅极结构；在有源图案上的位线结构，位线结构包括在基本垂直于衬底的上表面的垂直方向上顺序堆叠的第一导电图案、扩散阻挡物、第二导电图案和覆盖图案；下间隔物结构，覆盖位线结构的第一导电图案的至少一部分的侧壁；在下间隔物结构上的上间隔物结构，上间隔物结构覆盖位线结构的其他部分的侧壁；在有源图案上并且与位线结构相邻的接触插塞；以及在接触插塞上的电容器。第一导电图案包括具有n型杂质的多晶硅，第二导电图案包括金属，下间隔物结构包括从第一导电图案的至少一部分的侧壁在基本平行于衬底的上表面的水平方向上顺序堆叠的第一下间隔物和第二下间隔物，第一下间隔物包括氧化物，并覆盖第一导电图案的所述至少一部分的侧壁，但不接触该接触插塞，第二下间隔物包括氮化物，并接触该接触插塞，位线结构的其他部分的侧壁包括氮化物。

根据发明构思的一些示例实施方式，提供了一种半导体器件。该半导体器件可以包括：在衬底上的有源图案；掩埋在有源图案的上部处的栅极结构，栅极结构在基本平行于衬底的上表面的第一方向上延伸；位线结构，在第二方向上延伸并在有源图案的中央上表面上的凹陷上接触有源图案，第二方向基本平行于衬底的上表面并且基本垂直于第一方向，位线结构包括在基本垂直于衬底的上表面的垂直方向上顺序堆叠的第一导电图案、扩散阻挡物、第二导电图案和覆盖图案；下间隔物结构，覆盖位线结构的第一导电图案的至少一部分的侧壁，下间隔物结构包括在基本平行于衬底的上表面的水平方向上顺序堆叠的第一下间隔物和第二下间隔物；上间隔物结构，覆盖位线结构的未被下间隔物结构覆盖的部分的侧壁，上间隔物结构包括在水平方向上顺序堆叠的第一、第二和第三上间隔物；接触插塞结构，在有源图案的相对端中的相应一个上，接触插塞结构包括在垂直方向上顺序堆叠的下接触插塞、欧姆接触图案、阻挡层和上接触插塞；以及在接触插塞结构上的电容器。第一下间隔物包括氧化物，并接触第一导电图案的所述至少一部分的侧壁，但不接触该接触插塞结构，第二下间隔物包括与第一下间隔物的任何材料不同的材料。

在半导体器件中，电流可以容易地或更容易地在位线结构中流动和/或电阻可以减小，因此包括位线结构的半导体器件可以具有增强的电特性。

附图说明

图1和图2是示出根据一些示例实施方式的半导体器件的平面图和截面图。

图3至图19是示出根据一些示例实施方式的制造/制作半导体器件的方法的平面图和截面图。

具体实施方式

从下面参照附图的详细描述中，根据一些示例实施方式的切割精细图案的方法、使用其形成有源图案的方法和/或使用其制造/制作半导体器件的方法的上述和其他方面和特征将变得容易理解。应当理解，尽管术语“第一”、“第二”和/或“第三”在本文中可用于描述各种元件、部件、区域、层和/或部分，但这些元件、部件、区域、层和/或部分不应受这些术语的限制。这些术语仅用于将一个元件、部件、区域、层或部分与另一元件、部件、区域、层或部分区分开。因此，下面讨论的第一元件、部件、区域、层或部分可被称为第二或第三元件、部件、区域、层或部分而不脱离发明构思的教导。

图1和图2分别是示出根据一些示例实施方式的半导体器件的平面图和截面图。图2包括沿图1的线A-A'和B-B'截取的截面。

在下文中，在一些示例实施方式的描述中(但不一定在权利要求中)，基本上平行于衬底100的上表面并且基本上彼此垂直的两个方向可以分别被称为第一方向D1和第二方向D2，基本上平行于衬底100的上表面并且相对于第一和第二方向具有锐角(小于90度)的方向可以被称为第三方向D3，并且基本上平行于衬底100的上表面并且基本上垂直于第三方向的方向可以被称为第四方向D4。第一方向与第三方向之间的角度可以大于四十五度，诸如五十度、五十五度、六十度、六十五度、七十度或七十五度；然而，示例实施方式不限于此。

参照图1和图2，半导体器件可以包括栅极结构160(例如字线结构或行结构)、位线结构305(例如列结构)、接触插塞结构、下间隔物结构245、上间隔物结构和电容器490。此外，半导体器件可以包括第三覆盖图案370、绝缘图案结构195、蚀刻停止层450和第一至第三绝缘夹层430、440和500。

衬底100可以包括硅、锗、硅-锗和III-V族化合物半导体中的至少一种，诸如GaP、GaAs或GaSb，并且可以具有单晶或多晶相。衬底100可以是未掺杂的，或者可以轻掺有例如硼。在一些示例实施方式中，衬底100可以是或包括绝缘体上硅(SOI)衬底或绝缘体上锗(GOI)衬底。

隔离图案110可以形成在衬底100上，并且其侧壁被隔离图案110覆盖的有源图案105可以限定在衬底100上。隔离图案110可以包括氧化物，例如，硅氧化物，并且可以通过浅沟槽隔离工艺形成；然而，示例实施方式不限于此。

在一些示例实施方式中，多个有源图案105可以在第一方向和第二方向中的每个上彼此间隔开，并且有源图案105中的每个可以在第三方向上延伸至特定长度。多个有源图案105可以彼此共线，例如在第三方向D3上彼此共线。当在平面图中观察时，有源图案105可以具有条形或椭圆形，或者可以具有延伸部分；然而，示例实施方式不限于此。

栅极结构160可以在第一方向上延伸穿过有源图案105和隔离图案110的上部，并且多个栅极结构160可以在第二方向上彼此间隔开。例如，栅极结构160可以掩埋在有源图案105和隔离图案110的上部。栅极结构160可以包括在与衬底100的上表面基本垂直的垂直方向上依次堆叠的栅极绝缘层130、栅电极140和栅极覆盖图案/栅极掩模150。

栅极绝缘层130可以形成在有源图案105的表面上，例如可以在有源图案的表面上生长，栅电极140可以在栅极绝缘层130和隔离图案110上在第一方向上延伸，并且栅极掩模150可以覆盖栅电极140的上表面。

栅极绝缘层130可以是或包括氧化物，例如硅氧化物，栅电极140可以包括金属(例如掺杂的多晶硅、钨、钛、钽等中的至少一种)或者金属氮化物(例如钨氮化物、钛氮化物、钽氮化物等)，并且栅极掩模150可以包括氮化物，例如硅氮化物。

在一些示例实施方式中，位线结构305可以在有源图案105、隔离图案110和栅极结构160上在第二方向上延伸，并且多个位线结构305可以在第一方向上彼此间隔开。在第二凹陷210中，每个位线结构305可以接触有源图案105的上表面在第三方向上的中央部分以及与其相邻的隔离图案110和栅极结构160的上表面。位线结构305的在第二凹陷210中的部分可以具有比位线结构305的在第二凹陷210外侧的其他部分的底表面低的底表面，并且位线结构305的在第二凹陷210中的部分可以被称为其下部。

在一些示例实施方式中，位线结构305可以包括在垂直方向上顺序堆叠的第一导电图案255、扩散阻挡物265、第二导电图案275以及第一和第二覆盖图案285和295。

多个第一导电图案255可以在第一方向和第二方向中的每个上彼此间隔开。例如，每个第一导电图案255的大部分可以形成在第二凹陷210中，并且其一部分可以从第二凹陷210向上突出。因此，每个第一导电图案255的一部分可以形成位线结构305的下部。第一导电图案255也可以形成在第二凹陷210的外部。在一些示例实施方式中，每个第一导电图案255可以包括例如掺有n型杂质的多晶硅。

扩散阻挡物265、第二导电图案275以及第一和第二覆盖图案285和295中的每个可以在第一导电图案255上在第二方向上延伸。扩散阻挡物265可以包括金属硅氮化物，例如，硅钛氮化物(TiSiN)，第二导电图案275可以包括金属，例如钨、铜、铝、钛、钽等中的至少一种，并且第一和第二覆盖图案285和295可以包括氮化物，例如硅氮化物。

下间隔物结构245可以形成在第二凹陷210中，并且可以覆盖位线结构305的下部，即第一导电图案255在第一方向上的侧壁的一部分。下间隔物结构245可以包括从位线结构305的下侧壁在第一方向上顺序堆叠的第二和第一下间隔物235和225。第二下间隔物235可以接触位线结构305的下侧壁但是可能不接触接触插塞结构的下接触插塞365，而第一下间隔物225可以接触下接触插塞365。在一些示例实施方式中，第一下间隔物225可以接触有源图案105和/或隔离图案110。

在一些示例实施方式中，第二下间隔物235可以包括不含氮的材料，例如，诸如硅氧化物(SiO₂)的氧化物。第一下间隔物225可以包括与第二下间隔物235中包括的任何材料不同的材料，例如，诸如硅氮化物的氮化物。例如，第一下间隔物225可以不包括第二下间隔物235中包括的任何材料，并且第二下间隔物235可以不包括第一下间隔物225中包括的任何材料。

上间隔物结构可以形成在位线结构305的除了其下部之外的其他部分的相反侧壁的每个上，因此可以在第二方向上延伸。例如，下间隔物结构245和上间隔物结构可以在第二凹陷210上在垂直方向上顺序地堆叠。

在一些示例实施方式中，上间隔物结构可以包括在位线结构305的在第一方向上的相对的侧壁的每个上在第一方向上顺序堆叠的第一上间隔物315、空气间隔物325、第三上间隔物345和第四上间隔物385。第一上间隔物315可以接触(例如直接接触)位线结构305的在第一方向上的相对的侧壁的每个(除了其下部之外)，空气间隔物325可以接触第一上间隔物315的外侧壁的一部分，第三上间隔物345可以接触空气间隔物325的外侧壁，第四上间隔物385可以接触第二覆盖图案295的上表面、第一上间隔物315的上表面和上外侧壁、空气间隔物327的顶部、第三上间隔物345的上表面和上外侧壁。

然而，在位线结构305的在第一方向上的侧壁被第三覆盖图案370覆盖的区域中，空气间隔物325和第三上间隔物345可以在第一上间隔物315的外侧壁上在第一方向上顺序堆叠，并且可以不形成第四上间隔物385。

在一些示例实施方式中，空气间隔物325和第三上间隔物345的最上表面可以低于(例如，比其更靠近衬底100的表面)第一上间隔物315的最上表面，并且可以高于位线结构305的第二导电图案275的上表面。

在一些示例实施方式中，第一上间隔物315可以包括与第二下间隔物235的材料中包括的任何材料不同的材料，例如，诸如硅氮化物的氮化物。空气间隔物325可以包括空气，例如清洁、干燥的空气。第三上间隔物345可以包括氮化物，例如硅氮化物。第四上间隔物385可以包括氮化物(例如硅氮化物)和/或氧化物(例如硅氧化物)。

包括在垂直方向上顺序堆叠的第一和第二绝缘图案175和185的绝缘结构可以在第二凹陷210外部的区域处形成在位线结构305与部分有源图案105和隔离图案110之间。第二绝缘图案185可以接触具有“L”形或反向“L”形截面的第一上间隔物315的下表面。

第一绝缘图案175可以包括氮化物，例如硅氮化物，并且可以不包括氧化物，并且第二绝缘图案185可以包括氧化物，例如硅氧化物，并且可以不包括氮化物。

第三覆盖图案370可以在第一方向上延伸以在位线结构305中的在第一方向上相邻的位线结构之间在垂直方向上与栅极结构160重叠，并且可以在位线结构305的在第一方向上的侧壁上部分地覆盖上间隔物结构的外侧壁。在一些示例实施方式中，多个第三覆盖图案370可以在第二方向上彼此间隔开。第三覆盖图案370可以包括氮化物，例如硅氮化物。

接触插塞结构可以包括在垂直方向上顺序堆叠的下接触插塞365、欧姆接触图案395、阻挡层400和上接触插塞415。

下接触插塞365可以在第一方向上相邻的位线结构305和在第二方向上相邻的第三覆盖图案370之间形成在有源图案105和隔离图案110上的第三凹陷350上，并且可以接触/直接接触上间隔物结构的第三上间隔物345的外侧壁和每个第三覆盖图案370的侧壁。因此，多个下接触插塞365可以形成为在第一和第二方向中的每个上彼此间隔开。在一些示例实施方式中，下接触插塞365可以接触每个有源图案105在第三方向上的每个相对端。在一些示例实施方式中，下接触插塞365的最上表面可以低于空气间隔物325和第三上间隔物345的最上表面。

下接触插塞365可以包括例如掺有杂质的多晶硅。在一些实施方式中，可以在下接触插塞365中形成气隙(未示出)。

欧姆接触图案395可以形成在下接触插塞365上。欧姆接触图案395可以包括例如硅化物，诸如钴硅化物(CoSi)、镍硅化物(NiSi)等中的至少一种。

阻挡层400可以形成在欧姆接触图案395的上表面以及第四上间隔物385的侧壁和上表面上。阻挡层400可以包括金属氮化物，例如钛氮化物、钽氮化物、钨氮化物等中的至少一种。

上接触插塞415可以形成在阻挡层400上。上接触插塞415的上表面可以高于位线结构305和第三覆盖图案370的上表面。

在一些示例实施方式中，多个上接触插塞415可以形成在第一方向和第二方向中的每个上，并且可以通过顺序堆叠的第一绝缘夹层430和第二绝缘夹层440彼此间隔开。第一绝缘夹层430可以部分地穿透位线结构305的第二覆盖图案295的上部和位线结构305的侧壁上的上间隔物结构的上部。第一绝缘夹层430可以包括具有低间隙填充特性的绝缘材料，并且第二绝缘夹层440可以包括氮化物，例如硅氮化物。

在一些示例实施方式中，上接触插塞415可以在平面图中以蜂窝图案布置，例如，在平面图中以诸如正六边形点阵的六边形点阵布置。在平面图中，每个上接触插塞415可以具有圆形、椭圆形或多边形(例如正多边形)的形状。上接触插塞415可以包括低电阻金属，例如钨、铝、铜等中的至少一种。

电容器490可以包括顺序堆叠在上接触插塞415上的下电极460、电介质层470和上电极480。下电极460和上电极480可以包括相同的材料，例如掺杂的多晶硅和/或金属。电介质层470可以包括硅氧化物、金属氧化物和/或氮化物(诸如硅氮化物、金属氮化物)中的至少一种，并且金属可以包括例如铝、锆、钛、铪等。电介质层470可以包括杂质；然而，示例实施方式不限于此。

蚀刻停止层450可以形成在电介质层470与第一和第二绝缘夹层430和440之间，并且可以包括氮化物，例如硅氮化物。

第三绝缘夹层500可以形成在第一绝缘夹层430和第二绝缘夹层440上，并且可以覆盖电容器490。第三绝缘夹层500可以包括氧化物，例如硅氧化物。

半导体器件的位线结构305中的第一导电图案255可以包括例如掺有诸如磷和砷中的至少一种的n型杂质的多晶硅，覆盖第一导电图案255的侧壁的至少一部分的第二下间隔物235可以不包括氮但可以包括诸如硅氧化物或硅碳氧化物的氧化物。如果第二下间隔物235包括氮，则第一导电图案255中的电子可被俘获在第二下间隔物235中/内，因此会在第一导电图案255的相对两侧产生耗尽区。例如，耗尽区可抑制第一导电图案255中/沿第一导电图案255的电流。因此，可减小第一导电图案255中电流可以流过的空间，使得电流可不容易在第一导电图案255中流动。

然而，在一些示例实施方式中，第二下间隔物235可以或可以不包括氮，因此在第二下间隔物235中可以不俘获电子或者可以俘获减少数量的电子，使得电流可以更容易流入第一导电图案255。

位线结构305中的第二导电图案275可以包括例如金属，并且覆盖第二导电图案275的侧壁的一部分的第一上间隔物315可以不包括氧化物但包括氮化物，例如硅氮化物。因此，可以防止或降低第二导电图案275的电阻增加发生的可能性。

例如，第二下间隔物235可以形成为在位线结构305的下侧壁上不包括氮，并且第一上间隔物315可以形成为在位线结构305的上侧壁上不包括氧化物。因此，电流可以容易或更容易地在位线结构305中流动。

图3至图19是示出根据一些示例实施方式的制造半导体器件的方法的平面图和截面图。具体地，图3、图5、图11和图15是平面图，图4、图6-10、图12-14和图16-19是截面图。图4、图6-10、图12-14和图16-19中的每个都包括沿相应平面图的线A-A'和B-B'截取的截面。

参照图3和图4，有源图案105可以形成在衬底100上，并且隔离图案110可以形成为覆盖有源图案105的侧壁。

可以在衬底100上执行诸如束线离子注入工艺和/或等离子体辅助掺杂(PLAD)离子注入工艺的离子注入工艺以形成杂质区(未示出)，有源图案105和隔离图案110可以被部分蚀刻以形成在第一方向上延伸的第一凹陷。

栅极结构160可以形成在第一凹陷中/内。栅极结构160可以包括在有源图案105的被第一凹陷暴露的表面上的栅极绝缘层130(其可以生长和/或沉积在有源图案105的表面上)、在栅极绝缘层130上以填充第一凹陷的下部的栅电极140、以及在栅电极140上以填充第一凹陷的上部的栅极掩模150。栅极结构160可以在第一方向上延伸，并且多个栅极结构160可以在第二方向上彼此间隔开。

在一些示例实施方式中，栅极绝缘层130可以通过在有源图案105的被第一凹陷暴露的表面上执行热氧化工艺(例如生长工艺)而形成，和/或可以通过原位水汽生成(ISSG)工艺形成。替代地或附加地，绝缘层130可以通过使用诸如CVD工艺和/或ALD工艺的工艺在第一凹陷上沉积绝缘材料例如硅氧化物来形成。

参照图5和图6，可以在衬底100上顺序地形成绝缘层结构190和第一掩模200，并且可以使用第一掩模200作为蚀刻掩模来蚀刻绝缘层结构190以形成暴露有源图案105的第一孔210。绝缘层结构190的蚀刻可以包括各向异性蚀刻和/或各向同性蚀刻。

在一些示例实施方式中，绝缘层结构190可以包括顺序堆叠的第一绝缘层170和第二绝缘层180。

第一掩模200可以包括氮化物，例如硅氮化物。

在蚀刻工艺期间，有源图案105的上部和与其相邻的隔离图案110的上部被第一孔210暴露，并且栅极掩模150的上部也可以被蚀刻以形成第二凹陷。例如，第一孔210的底部可以被称为第二凹陷210。

在一些示例实施方式中，第一孔210可以暴露在第三方向上延伸的每个有源图案105的中央上表面，因此可以在第一方向和第二方向中的每个上形成多个第一孔210。

参照图7，在去除第一掩模200之后，第一下间隔物层220可以形成在第二绝缘层180和第一孔210上。第一下间隔物层220可以至少部分地共形地形成在第二绝缘层180和第一孔210上。

第一下间隔物层220可以包括例如氮化物，例如硅氮化物。

参照图8，第一下间隔物层220可以被各向异性地蚀刻以形成第一下间隔物层225。第一下间隔物层220的蚀刻可以利用毯式蚀刻工艺进行；然而，示例实施方式不限于此。

可以通过各向异性蚀刻工艺去除在第二绝缘层180的上表面和第一孔210的中央底部上的第一下间隔物层220的部分。因此，第一下间隔物225可以形成在第一孔210的边缘底部上以暴露有源图案105的上表面的在第一孔210的中央底部下方的一部分、隔离图案110的上表面的一部分、以及栅极掩模150的上表面的一部分。

可以在被第二绝缘层180、第一下间隔物225和第一孔210暴露的有源图案105、隔离图案110和栅极掩模150上形成第二下间隔物层230。

在一些示例实施方式中，第二下间隔物层230可以通过原子层沉积(ALD)工艺形成。第二下间隔物层230可以不包括氮或者可以包括不含氮的材料，例如硅氧化物。

参照图9，可以各向异性地蚀刻第二下间隔物层230以形成第二下间隔物235。第二下间隔物层230的蚀刻可以利用毯式蚀刻工艺进行；然而，示例实施方式不限于此。

可以通过各向异性蚀刻工艺去除第二下间隔物层230的在第二绝缘层180的上表面和第一孔210的中央底部上的部分。因此，第二下间隔物235可以形成在第一下间隔物225上以暴露有源图案105的上表面的在第一孔210的中央底部下方的部分、隔离图案110的上表面的部分以及栅极掩模150的上表面的部分。

形成在第一孔210中的第一下间隔物225和第二下间隔物235可以一起形成下间隔物结构245。

参照图10，在第二绝缘层180上形成第一导电层250以填充第一孔210的剩余部分之后，扩散阻挡物260、第二导电层270以及第一和第二覆盖层280和290可以顺序地形成在第一导电层250上。

第一导电层250可以包括掺有诸如砷和/或磷的n型杂质的多晶硅，并且第二导电层270可以包括金属，例如钨、铜、铝、钛、钽等。

参照图11和图12，第二覆盖层290可以被图案化以形成第二覆盖图案295，第一覆盖层280、第二导电层270、扩散阻挡物260和第一导电层250可以使用第二覆盖图案295作为蚀刻掩模被顺序蚀刻。

在一些示例实施方式中，第二覆盖图案295可以在衬底100上在第二方向上延伸，并且多个第二覆盖图案295可以形成为在第一方向上彼此间隔开。

通过蚀刻工艺，可以在第一孔210中的有源图案105、隔离图案110和栅极掩模150的上部上以及在第一孔210外部的绝缘层结构190的第二绝缘层180上形成顺序堆叠的第一导电图案255、扩散阻挡物265、第二导电图案275、第一覆盖图案285和第二覆盖图案295。

在下文中，顺序堆叠的第一导电图案255、扩散阻挡物265、第二导电图案275以及第一和第二覆盖图案285和295可以被称为位线结构305。

在一些示例实施方式中，位线结构305可以在衬底100上在第二方向上延伸，并且多个位线结构305可以在第一方向上彼此间隔开。每个位线结构305可以通过第一孔210接触(例如直接接触)每个有源图案105在第三方向上的中央部分，从而可以与其电连接。

参照图13，第一和第二上间隔物层可以形成在第一导电图案255和第二绝缘层180上以覆盖位线结构305。

可以各向异性地蚀刻第二上间隔物层以在第一上间隔物层上形成第二上间隔物320以覆盖位线结构305的侧壁。

第二上间隔物层可以包括例如诸如硅氧化物的氧化物。

可以使用第二覆盖图案295和第二上间隔物320作为蚀刻掩模来执行干蚀刻工艺以形成暴露有源图案105的上表面的第一开口330。隔离图案110的上表面和栅极掩模150的上表面也可以被第一开口330暴露。

通过干蚀刻工艺，可以去除第一上间隔物层的在第二覆盖图案295和第二绝缘层180的上表面上的部分，从而可以形成覆盖位线结构305的侧壁的第一上间隔物315。另外地或可选地，在干蚀刻工艺期间，第一绝缘层170和第二绝缘层180可以被部分去除，使得第一绝缘图案175和第二绝缘图案185可以保留在位线结构305下方。顺序堆叠在位线结构305下方的第一绝缘图案175和第二绝缘图案185可以形成绝缘图案结构。

现在参照图14，第三上间隔物层可以形成在第二覆盖图案295的上表面、第二上间隔物320的外侧壁、以及有源图案105、隔离图案110和栅极掩模150的被第一开口330暴露的上表面上，并且可以例如用干蚀刻工艺被各向异性地蚀刻，以形成覆盖位线结构305侧壁的第三上间隔物345。

从衬底100上的位线结构305的侧壁在基本上平行于衬底100的上表面的水平方向上顺序堆叠的第一至第三上间隔物315、320和345可以被称为初步上间隔物结构。

可以通过蚀刻工艺去除有源图案105的上部以形成连接到第一开口330的第三凹陷350。通过蚀刻工艺，可以在第三凹陷350上形成蚀刻副产物和氧化物层，并且可以执行清洁工艺以去除蚀刻副产物和氧化物层。在一些示例实施方式中，可以使用包括诸如缓冲氟化氢(BHF)的氟化氢(HF)的清洁溶液来执行清洁工艺。

当形成第三凹陷350时，可以暴露第一下间隔物225，并且如果第一下间隔物225包括氧化物，则可以通过清洁工艺去除第一下间隔物225。然而，在一些示例实施方式中，第一下间隔物225可以包括不同于氧化物的材料，例如诸如硅氮化物的氮化物，使得第一下间隔物225可能不会被清洁溶液去除或可能不会被完全去除。因此，位线结构305和之后形成的下接触插塞365(参考图15和图16)可以通过第一下间隔物225确保足够的分离距离，从而可以防止或减少在其间发生电短路的可能性。

可以形成下接触插塞层360以填充衬底100上的第三凹陷350以及在位线结构305之间的空间，并且下接触插塞层360的上部可以利用例如化学机械平坦化(CMP)工艺和/或利用回蚀工艺被平坦化，直到暴露出第二覆盖图案295的上表面。

在一些示例实施方式中，下接触插塞层360可以在第二方向上延伸，并且多个下接触插塞层360可以形成为通过位线结构305在第一方向上彼此间隔开。

参照图15和图16，包括第二开口的第二掩模(未示出)可以形成在第二覆盖图案295和下接触插塞层360上，每个第二开口可以在第一方向上延伸并且在第二方向上彼此间隔开，并且可以使用第二掩模作为蚀刻掩模来蚀刻下接触插塞层360。

在一些示例实施方式中，每个第二开口可以在与衬底100的上表面基本垂直的垂直方向上与栅极结构160重叠。通过蚀刻工艺，可以形成第三开口以暴露位于衬底100上的位线结构305之间的栅极结构160的栅极掩模150的上表面。

在去除第二掩模之后，可以在衬底100上形成第三覆盖图案370以填充第三开口。在一些示例实施方式中，第三覆盖图案370可以在位线结构305之间在第一方向上延伸，并且可以在第二方向上形成多个第三覆盖图案370。

因此，在位线结构305之间在第二方向上延伸的下接触插塞层360可以被分成在第二方向上通过第三覆盖图案370彼此间隔开的多个下接触插塞365。下接触插塞365中的每个可以接触有源图案105中的对应一个的第三方向的相对端中的对应一个，并且可以与其电连接。

参考图17，可以去除下接触插塞365的上部以暴露位线结构305的侧壁上的初步间隔物结构的上部，并且可以去除暴露的初步间隔物结构的第二和第三上间隔物320和345的上部。

下接触插塞365的上部可以通过例如CMP工艺和/或回蚀工艺进一步去除。因此，下接触插塞365的上表面可以低于第二和第三上间隔物320和345的最上表面。

第四间隔物层可以形成在位线结构305、初步上间隔物结构、第三覆盖图案370和下接触插塞365上，并且可以被各向异性地蚀刻，使得第四上间隔物385可以形成为在第一方向上覆盖位线结构305的每个相对侧壁上的第一至第三上间隔物315、320、345，并且下接触插塞365的上表面可不被第四上间隔物385覆盖而是被暴露。

欧姆接触图案395可以形成在下接触插塞365的暴露的上表面上。在一些示例实施方式中，欧姆接触图案395可以通过在下接触插塞365、第四上间隔物385以及第二和第三覆盖图案295和370上形成(例如，用CVD工艺和/或用物理气相沉积(PVD)工艺沉积)金属层、热处理/退火金属层并去除金属层的未反应的部分来形成。

参照图18，可以在第四上间隔物385、欧姆接触图案395以及第二和第三覆盖图案295和370上形成阻挡层400，可以在阻挡层400上形成上接触插塞层410以填充位线结构305之间的空间，并且可以平坦化上接触插塞层410的上部。

在一些示例实施方式中，上接触插塞层410的上表面可以高于第二和第三覆盖图案295和370的上表面。

参照图19，上接触插塞层410的上部、阻挡层400的一部分、第二覆盖图案295的上部以及第一、第三和第四上间隔物315、345和385的上部可以被去除以形成第二孔420，从而可以暴露第二上间隔物320的上表面。

随着第二孔420的形成，上接触插塞层410可以转变为上接触插塞415。在一些示例实施方式中，多个上接触插塞415可以形成为在第一方向和第二方向中的每个上彼此间隔开，并且可以在平面图中以蜂窝图案布置，例如六边形图案，诸如正六边形或非正六边形图案。在平面图中，每个上接触插塞415可以具有圆形、椭圆形或多边形(诸如矩形或正方形或五边形或三角形)的形状。

顺序堆叠在衬底100上的下接触插塞365、欧姆接触图案395、阻挡层400和上接触插塞415可以形成接触插塞结构。

可以去除暴露的第二上间隔物320以形成连接到第二孔420的气隙325。可以通过例如湿蚀刻工艺去除第二间隔物320。

在一些示例实施方式中，不仅可以去除第二上间隔物320的被第二孔420直接暴露、在位线结构305的侧壁上沿第二方向延伸的部分，而且可以去除第二上间隔物320的在水平方向上平行于其直接暴露部分的其他部分。例如，不仅第二上间隔物320被第二孔420暴露而未被上接触插塞415覆盖的部分，而且第二上间隔物320的在第二方向上与暴露部分相邻从而被第三覆盖图案370覆盖的部分以及第二上间隔物320的在第二方向上与暴露部分相邻从而被上接触插塞415覆盖的部分可以全部被去除。

第一绝缘夹层430和第二绝缘夹层440可以顺序堆叠以填充第二孔420。第一绝缘夹层430和第二绝缘夹层440也可以顺序堆叠在第三覆盖图案370上。

第一绝缘夹层430可以包括具有低间隙填充特性的材料，因此可以不填充第二孔420下方的气隙325。气隙325也可以被称为空气间隔物325，并且可以与第一、第三和第四上间隔物315、345和385一起形成上间隔物结构。例如，气隙325可以是包括空气(诸如清洁、干燥的空气)的间隔物。

再次参照图1和图2，电容器490可以形成为接触上接触插塞415的上表面。

特别地，蚀刻停止层450和模具层(未示出)可以顺序地形成在上接触插塞415以及第一和第二绝缘夹层430和440上，并且被部分地蚀刻以形成部分地暴露出上接触插塞415的上表面的第三孔。

下电极层(未示出)可以形成在第三孔的侧壁、上接触插塞415的暴露的上表面和模具层上，牺牲层(未示出)可以形成在下电极层上以填充第三孔，并且下电极层和牺牲层可以被平坦化直到暴露模具层的上表面以分隔下电极层。可以通过例如湿蚀刻工艺去除牺牲层和模具层，因此可以在上接触插塞415的暴露的上表面上形成具有圆柱形形状的下电极460。替代地，下电极460可以具有填充第三孔的柱状。

电介质层470可以形成在下电极460和蚀刻停止层450的表面上，并且上电极480可以形成在电介质层470上，使得可以形成包括下电极460、电介质层470和上电极480的电容器490。

可以形成第三绝缘夹层500以覆盖衬底100上的电容器490以完成半导体器件的制造。第三绝缘夹层500可以包括氧化物，例如硅氧化物。

如上所述，由第三凹陷350暴露的第一下间隔物225可以包括或不包括氧化物，因此，当对第三凹陷350执行清洁工艺时，第一下间隔物225可以被清洁溶液去除或可以不被清洁溶液去除，从而可以保证位线结构305和下接触插塞365之间的足够的分离距离。因此，可以防止或降低位线结构305和下接触插塞365之间发生电短路的可能性。

如果在第二凹陷210中形成下间隔物结构245之前形成包括掺有杂质的多晶硅的第一导电层250，则当第一导电层250通过蚀刻工艺去除时，第一导电层250的一部分可能会在第二凹陷210中保留在第二凹陷210的边缘上，因此，在位线结构305和下接触插塞365之间可能会发生位线到掩埋接触干扰(BBD)。然而，在一些示例实施方式中，下间隔物结构245可以在形成第一导电层250之前形成，并且第一导电层250可以不保留在第二凹陷210的边缘上，因此，在位线结构305和下接触插塞365之间可以不发生位线到掩埋接触干扰或可以减少其发生。

虽然已经参考其一些示例实施方式示出和描述了发明构思，但是本领域普通技术人员将理解，在不脱离由权利要求给出的本发明的精神和范围的情况下，可以对其进行形式和细节的各种改变。

本申请要求于2020年11月9日向韩国知识产权局提交的韩国专利申请第10-2020-0148747号的优先权，其公开内容通过引用整体并入本文。

Claims (20)

1.一种半导体器件，包括：

在衬底上的有源图案；

掩埋在所述有源图案的上部处的栅极结构；

在所述有源图案上的位线结构；

下间隔物结构，覆盖所述位线结构的下侧壁；

接触插塞结构，在所述有源图案上且与所述位线结构相邻；以及

在所述接触插塞结构上的电容器，

其中，

所述下间隔物结构包括从所述位线结构的所述下侧壁在基本平行于所述衬底的上表面的水平方向上顺序堆叠的第一下间隔物和第二下间隔物，

所述第一下间隔物包括氧化物，并接触所述位线结构的所述下侧壁，但不接触所述接触插塞结构，以及

所述第二下间隔物包括与所述第一下间隔物的任何材料不同的材料。

2.根据权利要求1所述的半导体器件，其中所述第一下间隔物包括氧化物。

3.根据权利要求1所述的半导体器件，其中所述第二下间隔物包括氮化物。

4.根据权利要求1所述的半导体器件，其中所述第二下间隔物接触所述接触插塞结构。

5.根据权利要求1所述的半导体器件，还包括：

覆盖所述有源图案的隔离图案，

其中以下至少一个：(a)所述第二下间隔物接触所述有源图案，和(b)所述第二下间隔物接触所述隔离图案。

6.根据权利要求1所述的半导体器件，其中所述位线结构包括在基本垂直于所述衬底的所述上表面的垂直方向上顺序堆叠的第一导电图案、扩散阻挡物、第二导电图案和覆盖图案，以及

所述第一导电图案包括具有n型杂质的多晶硅。

7.根据权利要求6所述的半导体器件，其中所述第一下间隔物接触所述第一导电图案的侧壁。

8.根据权利要求1所述的半导体器件，还包括：

上间隔物结构，覆盖所述位线结构的上侧壁。

9.根据权利要求8所述的半导体器件，其中所述上间隔物结构包括从所述位线结构的所述上侧壁在所述水平方向上顺序堆叠的第一上间隔物、第二上间隔物和第三上间隔物，以及

接触所述位线结构的所述上侧壁的所述第一上间隔物包括氮化物。

10.根据权利要求9所述的半导体器件，其中所述第二上间隔物是包括空气的空气间隔物，以及

所述第三上间隔物包括氮化物。

11.根据权利要求9所述的半导体器件，其中所述第二上间隔物和所述第三上间隔物的上表面低于所述第一上间隔物的上表面。

12.一种半导体器件，包括：

在衬底上的有源图案；

掩埋在所述有源图案的上部处的栅极结构；

在所述有源图案上的位线结构，所述位线结构包括在基本垂直于所述衬底的上表面的垂直方向上顺序堆叠的第一导电图案、扩散阻挡物、第二导电图案和覆盖图案；

下间隔物结构，覆盖所述位线结构的所述第一导电图案的至少一部分的侧壁；

在所述下间隔物结构上的上间隔物结构，所述上间隔物结构覆盖所述位线结构的其他部分的侧壁；

在所述有源图案上并且与所述位线结构相邻的接触插塞结构；以及

在所述接触插塞结构上的电容器，

其中，

所述第一导电图案包括具有n型杂质的多晶硅，并且所述第二导电图案包括金属，

所述下间隔物结构包括从所述第一导电图案的所述至少一部分的所述侧壁在基本平行于所述衬底的上表面的水平方向上顺序堆叠的第一下间隔物和第二下间隔物，

所述第一下间隔物包括氧化物，并覆盖所述第一导电图案的所述至少一部分的所述侧壁，但不接触所述接触插塞结构，

所述第二下间隔物包括氮化物，并接触所述接触插塞结构，以及

所述位线结构的所述其他部分的所述侧壁包括氮化物。

13.根据权利要求12所述的半导体器件，其中所述第一下间隔物接触所述第一导电图案的所述至少一部分的所述侧壁。

14.根据权利要求12所述的半导体器件，其中所述上间隔物结构包括在所述水平方向上顺序堆叠的第一上间隔物、第二上间隔物和第三上间隔物，以及

所述上间隔物结构的所述第一上间隔物接触所述位线结构的所述其他部分的所述侧壁。

15.根据权利要求14所述的半导体器件，其中所述第二上间隔物是包括空气的空气间隔物，以及

所述第三上间隔物包括氮化物。

16.一种半导体器件，包括：

在衬底上的有源图案；

掩埋在所述有源图案的上部处的栅极结构，所述栅极结构在基本平行于所述衬底的上表面的第一方向上延伸；

位线结构，在第二方向上延伸并在所述有源图案的中央上表面上的凹陷上接触所述有源图案，所述第二方向基本平行于所述衬底的所述上表面并且基本垂直于所述第一方向，所述位线结构包括在基本垂直于所述衬底的所述上表面的垂直方向上顺序堆叠的第一导电图案、扩散阻挡物、第二导电图案和覆盖图案；

下间隔物结构，覆盖所述位线结构的所述第一导电图案的至少一部分的侧壁，所述下间隔物结构包括在基本平行于所述衬底的所述上表面的水平方向上顺序堆叠的第一下间隔物和第二下间隔物；

上间隔物结构，覆盖所述位线结构的未被所述下间隔物结构覆盖的部分的侧壁，所述上间隔物结构包括在所述水平方向上顺序堆叠的第一上间隔物、第二上间隔物和第三上间隔物；

接触插塞结构，在所述有源图案的相对端中的相应一个上，所述接触插塞结构包括在所述垂直方向上顺序堆叠的下接触插塞、欧姆接触图案、阻挡层和上接触插塞；以及

在所述接触插塞结构上的电容器，

其中所述第一下间隔物包括氧化物，并接触所述第一导电图案的所述至少一部分的所述侧壁，但不接触所述接触插塞结构，以及

所述第二下间隔物包括与所述第一下间隔物的任何材料不同的材料。

17.根据权利要求16所述的半导体器件，其中所述第一下间隔物包括氧化物。

18.根据权利要求16所述的半导体器件，其中所述第二下间隔物包括氮化物。

19.根据权利要求16所述的半导体器件，其中所述第二下间隔物接触所述接触插塞结构。

20.根据权利要求16所述的半导体器件，还包括：

覆盖所述有源图案的隔离图案，

其中以下至少一个：(a)所述第二下间隔物接触所述有源图案，和

(b)所述第二下间隔物接触所述隔离图案。

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