CN113035871B - 半导体结构及其制造方法 - Google Patents
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- 239000004065 semiconductor Substances 0.000 title claims abstract description 50
- 238000004519 manufacturing process Methods 0.000 title claims abstract description 17
- 238000002955 isolation Methods 0.000 claims abstract description 360
- 239000000758 substrate Substances 0.000 claims abstract description 84
- 238000005530 etching Methods 0.000 claims abstract description 54
- 239000000463 material Substances 0.000 claims abstract description 42
- 238000000034 method Methods 0.000 claims description 75
- 230000008569 process Effects 0.000 claims description 51
- 239000003990 capacitor Substances 0.000 claims description 24
- 238000001312 dry etching Methods 0.000 claims description 24
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 claims description 20
- 229910052710 silicon Inorganic materials 0.000 claims description 20
- 239000010703 silicon Substances 0.000 claims description 20
- 238000004140 cleaning Methods 0.000 claims description 14
- IJGRMHOSHXDMSA-UHFFFAOYSA-N Atomic nitrogen Chemical compound N#N IJGRMHOSHXDMSA-UHFFFAOYSA-N 0.000 claims description 12
- 229910052581 Si3N4 Inorganic materials 0.000 claims description 12
- HQVNEWCFYHHQES-UHFFFAOYSA-N silicon nitride Chemical compound N12[Si]34N5[Si]62N3[Si]51N64 HQVNEWCFYHHQES-UHFFFAOYSA-N 0.000 claims description 12
- 238000000231 atomic layer deposition Methods 0.000 claims description 9
- 239000012535 impurity Substances 0.000 claims description 8
- UFHFLCQGNIYNRP-UHFFFAOYSA-N Hydrogen Chemical compound [H][H] UFHFLCQGNIYNRP-UHFFFAOYSA-N 0.000 claims description 6
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 claims description 6
- 239000007789 gas Substances 0.000 claims description 6
- 239000001257 hydrogen Substances 0.000 claims description 6
- 229910052739 hydrogen Inorganic materials 0.000 claims description 6
- QKCGXXHCELUCKW-UHFFFAOYSA-N n-[4-[4-(dinaphthalen-2-ylamino)phenyl]phenyl]-n-naphthalen-2-ylnaphthalen-2-amine Chemical compound C1=CC=CC2=CC(N(C=3C=CC(=CC=3)C=3C=CC(=CC=3)N(C=3C=C4C=CC=CC4=CC=3)C=3C=C4C=CC=CC4=CC=3)C3=CC4=CC=CC=C4C=C3)=CC=C21 QKCGXXHCELUCKW-UHFFFAOYSA-N 0.000 claims description 6
- 229910052757 nitrogen Inorganic materials 0.000 claims description 6
- 229910052814 silicon oxide Inorganic materials 0.000 claims description 4
- 125000006850 spacer group Chemical group 0.000 claims 5
- 230000004888 barrier function Effects 0.000 description 8
- 239000012459 cleaning agent Substances 0.000 description 6
- 150000002500 ions Chemical class 0.000 description 6
- 238000003486 chemical etching Methods 0.000 description 5
- 238000005229 chemical vapour deposition Methods 0.000 description 5
- 230000000694 effects Effects 0.000 description 5
- 230000007797 corrosion Effects 0.000 description 3
- 238000005260 corrosion Methods 0.000 description 3
- MHAJPDPJQMAIIY-UHFFFAOYSA-N Hydrogen peroxide Chemical compound OO MHAJPDPJQMAIIY-UHFFFAOYSA-N 0.000 description 2
- QAOWNCQODCNURD-UHFFFAOYSA-N Sulfuric acid Chemical compound OS(O)(=O)=O QAOWNCQODCNURD-UHFFFAOYSA-N 0.000 description 2
- 230000009471 action Effects 0.000 description 2
- 230000015572 biosynthetic process Effects 0.000 description 2
- 238000006243 chemical reaction Methods 0.000 description 2
- 239000007795 chemical reaction product Substances 0.000 description 2
- 238000010586 diagram Methods 0.000 description 2
- 239000011810 insulating material Substances 0.000 description 2
- 239000000203 mixture Substances 0.000 description 2
- 238000012986 modification Methods 0.000 description 2
- 230000004048 modification Effects 0.000 description 2
- 230000003071 parasitic effect Effects 0.000 description 2
- 230000000704 physical effect Effects 0.000 description 2
- 229910021420 polycrystalline silicon Inorganic materials 0.000 description 2
- 229920005591 polysilicon Polymers 0.000 description 2
- 239000000126 substance Substances 0.000 description 2
- 239000011800 void material Substances 0.000 description 2
- ZOXJGFHDIHLPTG-UHFFFAOYSA-N Boron Chemical compound [B] ZOXJGFHDIHLPTG-UHFFFAOYSA-N 0.000 description 1
- ZOKXTWBITQBERF-UHFFFAOYSA-N Molybdenum Chemical compound [Mo] ZOKXTWBITQBERF-UHFFFAOYSA-N 0.000 description 1
- OAICVXFJPJFONN-UHFFFAOYSA-N Phosphorus Chemical compound [P] OAICVXFJPJFONN-UHFFFAOYSA-N 0.000 description 1
- NRTOMJZYCJJWKI-UHFFFAOYSA-N Titanium nitride Chemical compound [Ti]#N NRTOMJZYCJJWKI-UHFFFAOYSA-N 0.000 description 1
- 229910052796 boron Inorganic materials 0.000 description 1
- 230000002925 chemical effect Effects 0.000 description 1
- 239000004020 conductor Substances 0.000 description 1
- 238000000151 deposition Methods 0.000 description 1
- 230000008021 deposition Effects 0.000 description 1
- 238000005137 deposition process Methods 0.000 description 1
- 239000002019 doping agent Substances 0.000 description 1
- 230000005611 electricity Effects 0.000 description 1
- XEMZLVDIUVCKGL-UHFFFAOYSA-N hydrogen peroxide;sulfuric acid Chemical compound OO.OS(O)(=O)=O XEMZLVDIUVCKGL-UHFFFAOYSA-N 0.000 description 1
- 230000010354 integration Effects 0.000 description 1
- 238000010884 ion-beam technique Methods 0.000 description 1
- 229910052750 molybdenum Inorganic materials 0.000 description 1
- 239000011733 molybdenum Substances 0.000 description 1
- 229910021421 monocrystalline silicon Inorganic materials 0.000 description 1
- 230000003647 oxidation Effects 0.000 description 1
- 238000007254 oxidation reaction Methods 0.000 description 1
- 229910052698 phosphorus Inorganic materials 0.000 description 1
- 239000011574 phosphorus Substances 0.000 description 1
- 230000001681 protective effect Effects 0.000 description 1
- 230000009257 reactivity Effects 0.000 description 1
- HBMJWWWQQXIZIP-UHFFFAOYSA-N silicon carbide Chemical compound [Si+]#[C-] HBMJWWWQQXIZIP-UHFFFAOYSA-N 0.000 description 1
- 229910010271 silicon carbide Inorganic materials 0.000 description 1
- 235000012239 silicon dioxide Nutrition 0.000 description 1
- 239000000377 silicon dioxide Substances 0.000 description 1
- MZLGASXMSKOWSE-UHFFFAOYSA-N tantalum nitride Chemical compound [Ta]#N MZLGASXMSKOWSE-UHFFFAOYSA-N 0.000 description 1
- WFKWXMTUELFFGS-UHFFFAOYSA-N tungsten Chemical compound [W] WFKWXMTUELFFGS-UHFFFAOYSA-N 0.000 description 1
- 229910052721 tungsten Inorganic materials 0.000 description 1
- 239000010937 tungsten Substances 0.000 description 1
Images
Classifications
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B12/00—Dynamic random access memory [DRAM] devices
- H10B12/01—Manufacture or treatment
- H10B12/02—Manufacture or treatment for one transistor one-capacitor [1T-1C] memory cells
- H10B12/03—Making the capacitor or connections thereto
- H10B12/038—Making the capacitor or connections thereto the capacitor being in a trench in the substrate
- H10B12/0387—Making the trench
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L23/00—Details of semiconductor or other solid state devices
- H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
- H01L23/522—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body
- H01L23/528—Geometry or layout of the interconnection structure
- H01L23/5283—Cross-sectional geometry
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B12/00—Dynamic random access memory [DRAM] devices
- H10B12/30—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells
- H10B12/37—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells the capacitor being at least partially in a trench in the substrate
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B12/00—Dynamic random access memory [DRAM] devices
- H10B12/30—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells
- H10B12/48—Data lines or contacts therefor
- H10B12/482—Bit lines
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B12/00—Dynamic random access memory [DRAM] devices
- H10B12/30—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells
- H10B12/48—Data lines or contacts therefor
- H10B12/485—Bit line contacts
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- Engineering & Computer Science (AREA)
- Manufacturing & Machinery (AREA)
- Physics & Mathematics (AREA)
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- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Computer Hardware Design (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Power Engineering (AREA)
- Semiconductor Memories (AREA)
- Element Separation (AREA)
- Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
Abstract
本发明实施例提供一种半导体结构及其制造方法。制造方法包括：提供基底以及位于基底上的位线结构；形成第一隔离层，第一隔离层位于位线结构的侧壁以及基底上；形成第二隔离层，第二隔离层覆盖位于位线结构侧壁的第一隔离层，且露出位于基底上的第一隔离层；去除被第二隔离层暴露的第一隔离层以及位于第二隔离层正下方的部分第一隔离层，以使剩余第一隔离层相较于第二隔离层朝向位线结构侧壁方向内凹以形成凹槽；形成填充凹槽的第三隔离层，第三隔离层覆盖凹槽露出的第一隔离层表面，且第三隔离层的材料与第一隔离层的材料不同；刻蚀位于相邻第二隔离层之间的基底，以形成沟槽；形成电容接触层。本发明实施例可以提高半导体结构的性能。
Description
技术领域
本发明实施例涉及半导体领域，特别涉及一种半导体结构及其制造方法。
背景技术
半导体结构中的动态随机存取存储器(Dynamic Random Access Memory，简称DRAM)是一种广泛应用于计算机系统的半导体存储器。DRAM的主要作用原理是利用电容内存储电荷的多寡来代表一个二进制比特(bit)是1还是0。
然而，为提高半导体集成电路的集成度，DRAM的特征尺寸越来越小；从而使得DRAM的制作工艺难度越来越大，其性能也有待进一步提升。
发明内容
本发明实施例提供一种半导体结构及其制造方法，以提高半导体结构的性能。
为解决上述问题，本发明实施例提供一种半导体结构的制造方法，包括：提供基底以及位于所述基底上的位线结构；形成第一隔离层，所述第一隔离层位于所述位线结构的侧壁以及所述基底上；形成第二隔离层，所述第二隔离层覆盖位于所述位线结构侧壁的所述第一隔离层，且露出位于所述基底上的所述第一隔离层；去除被所述第二隔离层暴露的所述第一隔离层以及位于所述第二隔离层正下方的部分所述第一隔离层，以使剩余所述第一隔离层相较于所述第二隔离层朝向所述位线结构侧壁方向内凹以形成凹槽；形成填充所述凹槽的第三隔离层，所述第三隔离层覆盖所述凹槽露出的所述第一隔离层表面，且所述第三隔离层的材料与所述第一隔离层的材料不同；刻蚀位于相邻所述第二隔离层之间的所述基底，以形成沟槽，且所述沟槽位于相邻位线结构之间；形成电容接触层，所述电容接触层填充满所述沟槽且位于相邻位线结构之间。
另外，采用干法刻蚀工艺，去除被所述第二隔离层暴露出的所述第一隔离层以及位于所述第二隔离层正下方的部分所述第一隔离层；其中，所述干法刻蚀工艺对所述第一隔离层与所述第二隔离层的刻蚀选择比为5:1～10:1。
另外，所述干法刻蚀工艺采用的刻蚀气体包括三氟化氮、氢气和氮气；所述三氟化氮、所述氢气和所述氮气的流量比(5～10)：(200～500)：(2000～5000)。
另外，所述干法刻蚀工艺的工艺参数包括：射频功率为300W-1500W，刻蚀时间为10s～60s，刻蚀温度为30℃～50℃。
另外，在形成所述凹槽之后，在平行于所述基底表面的方向上，所述凹槽露出的所述第一隔离层的表面到所述位线结构侧壁的距离为第一距离，所述第二隔离层远离所述位线结构的侧面到所述位线结构侧壁的距离为第二距离，所述第一距离与所述第二距离的差值为3nm～10nm。
另外，在垂直于所述基底表面的方向上，位于所述基底上的第一隔离层与所述第二隔离层的厚度之比为0.3～4。
另外，形成所述第二隔离层的步骤包括：形成初始第二隔离层，所述初始第二隔离层覆盖所述第一隔离层表面；去除位于所述基底上的部分所述初始第二隔离层，以露出位于所述基底上的所述第一隔离层，剩余的所述初始第二隔离层作为所述第二隔离层。
另外，所述第三隔离层还位于所述第二隔离层的侧壁，形成所述第三隔离层的步骤包括：形成初始第三隔离层，所述初始第三隔离层位于所述第二隔离层表面以及所述基底上，且还填充所述凹槽；去除位于所述基底上的所述初始第三隔离层，剩余的所述初始第三隔离层作为所述第三隔离层。
另外，采用原子层沉积工艺形成所述初始第三隔离层。
另外，在形成所述电容接触层前，还包括步骤：对所述沟槽表面进行湿法清洗，以去除所述沟槽表面的杂质。
本发明实施例还提供一种半导体结构，包括：基底以及位于所述基底上的位线结构；第一隔离层，所述第一隔离层位于所述位线结构侧壁以及所述基底上；第二隔离层，所述第二隔离层覆盖位于所述位线结构侧壁的所述第一隔离层，所述第二隔离层还位于所述基底上；相较于位于所述基底上的第二隔离层，位于所述基底上的所述第一隔离层朝向所述位线结构侧壁方向内凹，所述内凹处具有凹槽；位于所述凹槽内的第三隔离层，所述第三隔离层覆盖所述凹槽露出的所述第一隔离层表面，且所述第一隔离层的材料与所述第三隔离层的材料不同；相邻所述第二隔离层之间的所述基底内具有沟槽，且所述沟槽位于相邻位线结构之间；位于所述沟槽内的电容接触层；所述电容接触层填充满所述沟槽且位于相邻位线结构之间。
另外，所述第三隔离层还位于所述第二隔离层的侧壁。
另外，所述第二隔离层的材料和所述第三隔离层的材料相同。
另外，所述第二隔离层的材料包括氮化硅、氮氧化硅或碳氮化硅；所述第三隔离层的材料包括氮化硅、氮氧化硅或碳氮化硅。
另外，所述第一隔离层的材料包括氧化硅。
与现有技术相比，本发明实施例提供的技术方案具有以下优点：
由于本发明实施例在第一隔离层形成后直接形成第二隔离层，而未采用刻蚀的方法去除位于基底上的部分第一隔离层，因此，在形成第二隔离层之前无需对半导体结构进行清洗以去除刻蚀所产生的杂质，相应的，第一隔离层的侧壁和位线结构不会在清洗过程中受到损伤。本发明实施例还使剩余第一隔离层相较于第二隔离层朝向位线结构侧壁方向内凹以形成凹槽，并形成填充凹槽的第三隔离层；刻蚀位于相邻第二隔离层之间的基底，以形成沟槽；形成填充沟槽的电容接触层。由于第三隔离层将凹槽露出的第一隔离层覆盖，因此，在刻蚀形成沟槽的过程中，第三隔离层能够保护第一隔离层不被露出，从而避免第一隔离层受到损伤并产生空洞，进而避免电容接触层的材料通过空洞与位线结构发生漏电或短路。
另外，干法刻蚀工艺对第一隔离层与第二隔离层的刻蚀选择比为5:1～10:1。当第一隔离层与第二隔离层的刻蚀选择比较大时，第二隔离层不容易受到损伤，如此，可以保证最终形成的凹槽具有较好的牢固性，避免发生坍塌的问题。
附图说明
一个或多个实施例通过与之对应的附图中的图片进行示例性说明，这些示例性说明并不构成对实施例的限定，除非有特别申明，附图中的图不构成比例限制。
图1-图8为一种半导体结构的制造方法中各步骤对应的结构示意图；
图9-图14为本发明实施例提供的半导体结构的制造方法中各步骤对应的结构示意图。
具体实施方式
由背景技术可知，DRAM的性能有待进一步提高。
具体地，参考图1-图8，图1-图8为一种半导体结构的制造方法中各步骤对应的结构示意图。上图中的半导体结构为DRAM，DRAM通常包括基底200、位线结构203、绝缘盖层206、第一隔离层207和电容接触层210等结构。基底200包括隔离结构202以及有源区201；位线结构203包括位线接触层204以及位线导电层205；绝缘盖层206位于位线导电层205上，还位于位线接触层204以及位线导电层205的侧壁，绝缘盖层206还覆盖基底200的表面；第一隔离层207位于位线结构203的侧壁，第一隔离层207能够防止位线结构203与电容接触层210之间发生漏电或短路。
进一步地，参考图1，在位线结构203的侧壁，以及基底200上形成第一隔离层207，第一隔离层207还覆盖绝缘盖层206；参考图2，采用干法刻蚀以去除基底200上的部分第一隔离层207，并减小剩余的第一隔离层207的厚度。可以理解的是，为缩小DRAM尺寸，第一隔离层207应当具有较小的厚度；参考图3和图4，对半导体结构进行清洗，以去除刻蚀所残留的杂质。具体地，参考图3，若采用稀硫酸双氧水混合液(DSP，Dilute Sulfuric Peroxide)对半导体结构进行清洗时，由于第一隔离层207的厚度较小，因此其容易受到损伤，从而产生漏电的风险。参考图4，若采用硫酸双氧水混合液(SPM，Sulfuric Peroxide Mixture)对半导体结构进行清洗时，还容易损伤位线导电层205，从而导致位线导电层205失效，进而影响半导体结构的良率；参考图5，在第一隔离层207的表面以及基底200表面形成第二隔离层208；参考图6，刻蚀位于相邻位线结构203之间的基底200，以形成沟槽209。在刻蚀的过程中，沟槽209容易将第一隔离层207露出；参考图7，对半导体结构进行清洗，以去除刻蚀产生的杂质。由于第一隔离层207被露出，因此，在清洗过程中，露出的第一隔离层207容易被去除，从而产生空洞(虚线圆圈处)；参考图8，在相邻位线结构203之间形成电容接触层210。电容接触层210的材料容易进入空洞，从而导致位线结构203与电容接触层210之间发生漏电或短路。
为解决上述问题，本发明实施例提供一种半导体结构的制造方法，制造方法包括：形成第一隔离层，第一隔离层位于位线结构的侧壁以及基底上；形成第二隔离层，第二隔离层覆盖位于位线结构侧壁的第一隔离层，且露出位于基底上的第一隔离层。由于在第一隔离层形成后直接形成第二隔离层，而未采用刻蚀的方法去除位于基底上的部分第一隔离层，因此，在形成第二隔离层之前无需对半导体结构进行清洗以去除刻蚀所产生的杂质，相应的，第一隔离层的侧壁和位线结构不会在清洗过程中受到损伤；去除被第二隔离层暴露的第一隔离层以及位于第二隔离层正下方的部分第一隔离层，以使剩余第一隔离层相较于第二隔离层朝向位线结构侧壁方向内凹以形成凹槽；形成填充凹槽的第三隔离层，第三隔离层覆盖凹槽露出的第一隔离层表面；刻蚀位于相邻第二隔离层之间的基底，以形成沟槽；形成填充沟槽的电容接触层。由于第三隔离层将凹槽露出的第一隔离层覆盖，因此，在刻蚀形成沟槽的过程中，第三隔离层能够保护第一隔离层不被露出，从而避免第一隔离层受到损伤并产生空洞，进而避免电容接触层的材料通过空洞与位线结构发生漏电或短路。
为使本发明实施例的目的、技术方案和优点更加清楚，下面将结合附图对本发明的各实施例进行详细的阐述。然而，本领域的普通技术人员可以理解，在本发明各实施例中，为了使读者更好地理解本申请而提出了许多技术细节。但是，即使没有这些技术细节和基于以下各实施例的种种变化和修改，也可以实现本申请所要求保护的技术方案。
本发明一实施例提供一种半导体结构的制造方法，图9-图14为本实施例提供的制造方法中各步骤对应的结构示意图。以下将结合附图进行具体说明。
参考图9，提供基底100以及位于基底100上的位线结构103。
基底100包括多个相互分立的有源区101，每一有源区101内具有源极和漏极。位线结构103与源极/漏极电连接。有源区101的材料可以为单晶硅，单晶硅中具有硼或磷等掺杂离子。
基底100还包括用于隔离相邻有源区101的隔离结构102。隔离结构102的材料为绝缘材料，比如可以为二氧化硅、碳化硅或氮化硅。
位线结构103包括：层叠设置的位线接触层104和位线导电层105。本实施例中，位线结构103还包括位于位线接触层104以及位线导电层105之间的阻挡层。
具体地，位线接触层104用于将位线导电层105和有源区101电连接，其材料可以为多晶硅。位线导电层105具有较低的电阻，其材料可以为钨或钼。阻挡层用于阻挡位线导电层105与位线接触层104的互扩散，还用于增大位线导电层105与位线接触层104的黏附性，其材料可以为氮化钛或氮化钽。
位线导电层105上还具有绝缘盖层106，绝缘盖层106还位于位线接触层104和位线导电层105的侧壁，以及基底100的表面。绝缘盖层106用于防止位线导电层105的氧化，其材料为绝缘材料，比如可以为氮化硅。
继续参考图9，形成第一隔离层107，第一隔离层107位于位线结构103的侧壁以及基底100上。本实施例中，第一隔离层107还覆盖绝缘盖层106的表面。
第一隔离层107具有较低的介电常数，能够降低相邻位线结构103之间的寄生电容，从而提高半导体结构的运行速率。本实施例中，第一隔离层107的材料为氧化硅。在其他实施例中，第一隔离层的材料可以为碳氧化硅。
本实施例中，采用原子层沉积工艺形成第一隔离层107。原子层沉积工艺可以提高形成的膜层的均匀性和致密度。在其他实施例中，也可以采用化学气相沉积工艺形成第一隔离层。
值得注意的是，由于后续将直接在第一隔离层107上形成第二隔离层，即不会对第一隔离层107进行刻蚀以减小其厚度，相应的，在采用沉积工艺形成第一隔离层107时，应适当地减小第一隔离层107的厚度，以避免第一隔离层107占据较大的空间位置。
结合参考图9-图10，形成第二隔离层108，第二隔离层108覆盖位于位线结构103侧壁的第一隔离层107，且露出位于基底100上的第一隔离层107。
第二隔离层108具有较大的硬度和致密度，能够提高隔离的效果，以避免位线结构103与后续形成的电容接触层发生电连接，从而避免产生短路或漏电等问题。另外，第二隔离层108具有较好的抗腐蚀能力，如此，可以避免在清洗过程中受到损伤。本实施例中，第二隔离层108的材料为氮化硅。在其他实施例中，第二隔离层的材料可以为氮氧化硅。
可以理解的是，本实施例中，在形成了第一隔离层107后，直接在第一隔离层107上形成了第二隔离层108，而在形成第二隔离层108之前并未对第一隔离层107进行刻蚀处理，因此，也不需要对半导体结构进行清洗以去除刻蚀所产生的杂质，由此可以避免清洗剂对第一隔离层107的侧壁及位线导电层105造成损伤，从而可以提高半导体结构的良率。另外，后续对半导体结构进行清洗处理时，由于第二隔离层108覆盖了部分第一隔离层107，因此，第二隔离层108能够为第一隔离层107提供保护作用。
在垂直于基底100表面的方向上，位于基底100上的第一隔离层107与第二隔离层108的厚度之比为0.3～4。进一步地，第一隔离层107的厚度为3～8nm，比如可以为5nm、6nm或7nm；第二隔离层108的厚度为2～10nm，比如可以为3nm、6nm或8nm。第一隔离层107与第二隔离层108的厚度之比在上述范围内时，既可以降低后续形成凹槽的工艺难度，还可以使得后续形成的凹槽具有较好的牢固性，从而避免第二隔离层108在凹槽处发生坍塌。
以下将对第二隔离层108的形成步骤进行详细说明。
参考图9，形成初始第二隔离层108a，初始第二隔离层108a覆盖第一隔离层107表面。
本实施例中，采用原子层沉积工艺形成初始第二隔离层108a。原子层沉积工艺可以提高形成的膜层的均匀性和致密度。在其他实施例中，也可以采用化学气相沉积工艺形成初始第二隔离层。
参考图10，去除位于基底100上的部分初始第二隔离层108a(参考图9)，以露出位于基底100上的第一隔离层107，剩余的初始第二隔离层108a作为第二隔离层108。
本实施例中，还去除了位于绝缘盖层106顶面上的初始第二隔离层108a，并露出了位于绝缘盖层106顶面上的第一隔离层107。
本实施例中，采用干法刻蚀的工艺去除部分初始第二隔离层108a。
参考图11，去除被第二隔离层108暴露的第一隔离层107以及位于第二隔离层108正下方的部分第一隔离层107，以使剩余第一隔离层107相较于第二隔离层108朝向位线结构103侧壁方向内凹以形成凹槽(虚线圆圈处)。
后续将形成第三隔离层以填充凹槽，第三隔离层可以保护凹槽所露出的第一隔离层107，以避免在清洗过程中清洗剂对第一隔离层107造成损伤。
进一步地，采用干法刻蚀工艺，去除被第二隔离层108暴露出的第一隔离层107以及位于第二隔离层108正下方的部分第一隔离层107。干法刻蚀工艺对第一隔离层107与第二隔离层108的刻蚀选择比为5:1～10:1，比如可以为7：1、8：1或9：1。当第一隔离层107与第二隔离层108的刻蚀选择比较大时，第二隔离层108不容易受到损伤，如此，可以保证最终形成的凹槽具有较好的牢固性，避免发生坍塌的问题。
值得注意的是，一般地，干法刻蚀工艺具有较好的各向异性，而本实施例中，对第一隔离层107的干法刻蚀需具有横向和竖向两个方向上的刻蚀速率。即本实施例中，需适当地降低干法刻蚀的各向异性，而适当地增加干法刻蚀的各向同性。
干法刻蚀包括物理性刻蚀和化学性刻蚀。物理性刻蚀是利用辉光放电将气体电离成带电离子，再利用偏压将离子加速，溅击在被刻蚀物的表面。该过程完全是物理上的能力转移，因而具有良好的方向性，即具有各向异性；化学性刻蚀是利用等离子体将刻蚀气体电离并形成带电离子、分子以及反应性很强的原子团，它们扩散到被刻蚀薄膜表面后与被刻蚀薄膜的表面原子反应生成具有挥发性的反应产物，并被真空设备抽离反应腔。这种过程完全利用化学反应，因而其方向性较差，即具有各向同性。通常将物理性刻蚀和化学性刻蚀结合使用，并根据工艺的具体情况，对物理作用和化学作用的大小进行调节。
由于需要获得竖向的刻蚀速率和横向的刻蚀速率，因此，本实施例中，可以适当地增大干法刻蚀中的化学作用，并降低干法刻蚀中的物理作用。在其他实施例中，也可以只采用化学性刻蚀的方法对第一隔离层进行刻蚀。
在形成凹槽之后，在平行于基底100表面的方向上，凹槽露出的第一隔离层107的表面到位线结构103侧壁的距离为第一距离，第二隔离层108远离位线结构103的侧面到位线结构103侧壁的距离为第二距离。第一距离与第二距离的差值为凹槽在平行于基底表面的方向的宽度。可以理解的是，前述的横向刻蚀速率和竖向的刻蚀速率的比值能够决定第一距离与第二距离的差值大小，即能够决定凹槽的宽度。若比值越大，则横向的刻蚀程度越小，凹槽的宽度越小；若比值越小，则横向的刻蚀程度越大，凹槽的宽度越大。因此，可以通过调节横向刻蚀速率和竖向刻蚀速率的比值来调节凹槽的宽度。
值得注意的是，若凹槽的宽度过宽，则后续形成的第三隔离层不容易填充满凹槽；若凹槽的宽度过窄，则后续形成的第三隔离层的宽度较小。当第一距离与第二距离的差值为3nm～10nm时，凹槽具有较为合适的宽度，如此，可以降低第三隔离层的填充难度以及工艺时间，还可以使得第三隔离层对第一隔离层起到充分的保护作用。
本实施例中，在平行于基底100表面的方向上，即横向上，干法刻蚀所去除的第一隔离层107的宽度为3nm～8nm，比如可以为5nm、6nm或7nm。另外，可以理解的是，在第一隔离层107的刻蚀过程中，也会对第二隔离层108造成轻微的刻蚀，且刻蚀所去除的第二隔离层108的宽度小于2nm。
本实施例中，干法刻蚀工艺的工艺参数包括：射频功率为300W-1500W，比如可以为400W、500W或1000W；刻蚀时间为10s～60s，比如可以为20s、30s或50s；刻蚀温度为30℃～50℃，比如可以为35℃、40℃或45℃。射频功率在上述范围内时，离子束具有较充足的能量，能够加快刻蚀速率。另外，刻蚀时间在上述范围内时，能够获得较为合适的凹槽宽度，同时能够避免对半导体结构造成过多的损伤。另外，刻蚀温度的提高，可以增大刻蚀气体的活性，从而增大化学性刻蚀的程度，如此，可以获得适当的横向刻蚀速率和竖向刻蚀速率。
干法刻蚀工艺采用的刻蚀气体包括三氟化氮、氢气和氮气，上述气体对第一隔离层107和第二隔离层108具有较大的刻蚀选择比。三氟化氮、氢气和氮气的流量比为(5～10)：(200～500)：(2000～5000)，比如可以为7：250：3000、8：300：3600或9：400：4300。当流量在上述范围内时，能够加快刻蚀速率，缩短工艺时间。
参考图12-图13，形成填充凹槽的第三隔离层109，第三隔离层109覆盖凹槽露出的第一隔离层107表面，且第三隔离层109的材料与第一隔离层107的材料不同。
第三隔离层109用于保护被凹槽所露出的第一隔离层107，在后续的清洗过程中，第一隔离层107不会被清洗剂所损伤，后续形成的电容接触层也不会从第一隔离层107的损伤处与位线结构103发生短路或漏电，从而提高了半导体结构的良率。
本实施例中，形成的第三隔离层109填充满沟槽，且第三隔离层109还位于第二隔离层108的侧壁。如此，第三隔离层109能够在更大程度地保护第一隔离层107以及位线结构103。在其他实施例中，第三隔离层也可以只填充沟槽。
第三隔离层109具有较大的硬度和致密度，能够提高隔离的效果。另外，第三隔离层109具有较好的抗腐蚀能力，如此，可以避免在清洗过程中受到损伤。本实施例中，第三隔离层109的材料与第二隔离层108的材料相同，如此，可以增大第三隔离层109与第二隔离层108之间的粘附性。本实施例中，第三隔离层109的材料为氮化硅。在其他实施例中，第三隔离层的材料也可以为氮氧化硅。
以下将对第三隔离层109的形成步骤进行具体说明。
参考图12，形成初始第三隔离层109a，初始第三隔离层109a位于第二隔离层表面108以及基底100上，且还填充凹槽。初始第三隔离层109a还位于绝缘盖层106的顶面。
本实施例中，采用原子层沉积工艺形成初始第三隔离层109a。原子层沉积工艺能够将物质以单原子膜形式一层一层的镀在半导体结构上，因此，采用原子层沉积工艺能够将凹槽填充地更为紧密。在其他实施例中，也可以采用化学气相沉积工艺形成初始第三隔离层。
参考图13，去除位于基底100上的初始第三隔离层109a(参考图12)，剩余的初始第三隔离层109a作为第三隔离层109。本实施例中，还去除了位于绝缘盖层106顶面上的初始第三隔离层109a。
本实施例中，采用干法刻蚀的方法去除部分初始第三隔离层109a。
继续参考图13，刻蚀位于相邻第二隔离层108之间的基底100，以形成沟槽110，且沟槽110位于相邻位线结构103之间。
沟槽110可以增加有源区101被露出的表面的面积，如此，后续形成的电容接触层与有源区101具有较大的接触面积，从而可以降低接触电阻。
本实施例中，沟槽110的形成与部分初始第三隔离层109a(参考图12)的去除在同一刻蚀的工艺中进行。
可以理解的是，在刻蚀的过程中，由于初始第三隔离层109a将第一隔离层107覆盖，第一隔离层107不会被暴露，因此，第一隔离层107在后续的清洗过程中不会受到损伤。
参考图14，形成电容接触层111，电容接触层111填充满沟槽110(参考图13)且位于相邻位线结构103之间。
电容接触层111的材料为导电材料，且具有较低的电阻，比如可以为多晶硅。
本实施例中，采用化学气相沉积工艺形成电容接触层111。化学气相沉积工艺具有较快的沉积速度，能够缩短工艺时间。
在形成电容接触层111前，还包括步骤：对沟槽110表面进行湿法清洗，以去除沟槽110表面的杂质。由于第一隔离层107未被暴露，因此，第一隔离层107不会与清洗剂直接接触，也不会受到清洗剂的腐蚀。如此，电容接触层111的材料也无法从第一隔离层107的损伤处与位线结构103发生电连接，从而能够避免漏电或短路等问题，进而能够提高半导体结构的良率。
综上所述，本实施例形成第一隔离层107相对于第二隔离层108的凹槽，并在凹槽中填充第三隔离层109；第三隔离层109能够将第一隔离层107露出的表面覆盖，在后续的刻蚀和清洗过程中，第三隔离层109均能起到对第一隔离层107的保护作用，第一隔离层107不会受到损伤；如此，电容接触层的材料无法通过第一隔离层107的损伤处与位线结构103发生电连接，从而避免了漏电或短路的问题，提高了半导体结构的性能。
本发明另一实施例提供一种半导体结构，图14为本实施例提供的半导体结构的示意图，参考图14，半导体结构包括：基底100以及位于基底100上的位线结构103；第一隔离层107，第一隔离层107位于位线结构103侧壁以及基底100上；第二隔离层108，第二隔离层108覆盖位于位线结构103侧壁的第一隔离层107，第二隔离层108还位于基底100上；相较于位于基底100上的第二隔离层108，位于基底100上的第一隔离层107朝向位线结构103侧壁方向内凹，内凹处具有凹槽；位于凹槽内的第三隔离层109，第三隔离层109覆盖凹槽露出的第一隔离层107表面，且第一隔离层107的材料与第三隔离层109的材料不同；相邻第二隔离层108之间的基底100内具有沟槽，且沟槽位于相邻位线结构103之间；位于沟槽内的电容接触层111；电容接触层111填充满沟槽且位于相邻位线结构103之间。
以下将结合附图进行具体说明。
参考图14，基底100包括多个相互分立的有源区101，以及用于隔离相邻有源区101的隔离结构102。
位线结构103包括：层叠设置的位线接触层104和位线导电层105。位线导电层105上还具有绝缘盖层106，绝缘盖层106还位于位线接触层104和位线导电层105的侧壁，以及基底100的表面。
关于基底100以及位线结构103的具体说明请参考前一实施例，在此不再赘述。
第一隔离层107具有较低的介电常数，能够降低相邻位线结构103之间的寄生电容，从而提高半导体结构的运行速率。本实施例中，第一隔离层107的材料为氧化硅。在其他实施例中，第一隔离层的材料可以为碳氧化硅。
第二隔离层108具有较大的硬度和致密度，能够提高隔离的效果，以避免位线结构103与电容接触层111之间产生短路或漏电等问题。另外，第二隔离层108具有较好的抗腐蚀能力，如此，可以避免在清洗过程中受到损伤。本实施例中，第二隔离层108的材料为氮化硅。在其他实施例中，第二隔离层的材料也可以为氮氧化硅或碳氮化硅。
第三隔离层109用于保护凹槽侧壁的第一隔离层107，如此，在清洗过程中，第一隔离层107不会被清洗剂所损伤，电容接触层111也不会从第一隔离层107的损伤处与位线结构103发生短路或漏电，从而提高了半导体结构的良率。
本实施例中，第三隔离层109还位于第二隔离层108的侧壁。如此，更一步提高第三隔离层109对第一隔离层107和位线结构103的保护作用。
本实施例中，第二隔离层108的材料和第三隔离层109的材料相同。如此，可以增大第三隔离层109与第二隔离层108之间的粘附性。本实施例中，第三隔离层109的材料为氮化硅。在其他实施例中，第三隔离层的材料也可以为氮氧化硅或碳氮化硅。
综上所述，本实施例中，第三隔离层109覆盖内凹处的第一隔离层107，如此可以避免第一隔离层107在清洗中受到损伤，进而可以避免电容接触层111通过损伤处与位线结构103发生短路或漏电，从而提高半导体结构的性能。
本领域的普通技术人员可以理解，上述各实施方式是实现本发明的具体实施例，而在实际应用中，可以在形式上和细节上对其作各种改变，而不偏离本发明的精神和范围。任何本领域技术人员，在不脱离本发明的精神和范围内，均可作各自更动与修改，因此本发明的保护范围应当以权利要求限定的范围为准。
Claims (14)
1.一种半导体结构的制造方法，其特征在于，包括：
提供基底以及位于所述基底上的位线结构；
形成第一隔离层，所述第一隔离层位于所述位线结构的侧壁以及所述基底上；
形成第二隔离层，所述第二隔离层覆盖位于所述位线结构侧壁的所述第一隔离层和基底上的靠近位线结构的所述第一隔离层，且露出位于所述基底上的所述第一隔离层；
去除被所述第二隔离层暴露的所述第一隔离层以及位于所述第二隔离层正下方的部分所述第一隔离层，以使剩余所述第一隔离层相较于所述第二隔离层朝向所述位线结构侧壁方向内凹以形成凹槽；
形成填充所述凹槽的第三隔离层，所述第三隔离层覆盖所述凹槽露出的所述第一隔离层表面，且所述第三隔离层的材料与所述第一隔离层的材料不同，所述第二隔离层的材料包括氮化硅、氮氧化硅或碳氮化硅；所述第三隔离层的材料包括氮化硅、氮氧化硅或碳氮化硅；
刻蚀位于相邻所述第二隔离层之间的所述基底，以形成沟槽，且所述沟槽位于相邻所述位线结构之间；
形成电容接触层，所述电容接触层填充满所述沟槽且位于相邻所述位线结构之间。
2.根据权利要求1所述的半导体结构的制造方法，其特征在于，采用干法刻蚀工艺，去除被所述第二隔离层暴露出的所述第一隔离层以及位于所述第二隔离层正下方的部分所述第一隔离层；其中，所述干法刻蚀工艺对所述第一隔离层与所述第二隔离层的刻蚀选择比为5:1~10:1。
3.根据权利要求2所述的半导体结构的制造方法，其特征在于，所述干法刻蚀工艺采用的刻蚀气体包括三氟化氮、氢气和氮气；所述三氟化氮、所述氢气和所述氮气的流量比为（5~10）：（200~500）：（2000~5000）。
4.根据权利要求2所述的半导体结构的制造方法，其特征在于，所述干法刻蚀工艺的工艺参数包括：射频功率为300W-1500W，刻蚀时间为10s~60s，刻蚀温度为30℃~50℃。
5.根据权利要求2所述的半导体结构的制造方法，其特征在于，在形成所述凹槽之后，在平行于所述基底表面的方向上，所述凹槽露出的所述第一隔离层的表面到所述位线结构侧壁的距离为第一距离，所述第二隔离层远离所述位线结构的侧面到所述位线结构侧壁的距离为第二距离，所述第一距离与所述第二距离的差值为3nm~10nm。
6.根据权利要求2所述的半导体结构的制造方法，其特征在于，在垂直于所述基底表面的方向上，位于所述基底上的所述第一隔离层与所述第二隔离层的厚度之比为0.3~4。
7.根据权利要求1所述的半导体结构的制造方法，其特征在于，形成所述第二隔离层的步骤包括：
形成初始第二隔离层，所述初始第二隔离层覆盖所述第一隔离层表面；
去除位于所述基底上的部分所述初始第二隔离层，以露出位于所述基底上的所述第一隔离层，剩余的所述初始第二隔离层作为所述第二隔离层。
8.根据权利要求1所述的半导体结构的制造方法，其特征在于，所述第三隔离层还位于所述第二隔离层的侧壁，形成所述第三隔离层的步骤包括：
形成初始第三隔离层，所述初始第三隔离层位于所述第二隔离层表面以及所述基底上，且还填充所述凹槽；
去除位于所述基底上的所述初始第三隔离层，剩余的所述初始第三隔离层作为所述第三隔离层。
9.根据权利要求8所述的半导体结构的制造方法，其特征在于，采用原子层沉积工艺形成所述初始第三隔离层。
10.根据权利要求1所述的半导体结构的制造方法，其特征在于，在形成所述电容接触层前，还包括步骤：对所述沟槽表面进行湿法清洗，以去除所述沟槽表面的杂质。
11.一种半导体结构，其特征在于，包括：
基底以及位于所述基底上的位线结构；
第一隔离层，所述第一隔离层位于所述位线结构侧壁以及所述基底上；
第二隔离层，所述第二隔离层覆盖位于所述位线结构侧壁的所述第一隔离层和基底上的靠近位线结构的所述第一隔离层，所述第二隔离层还位于所述基底上；
相较于位于所述基底上的所述第二隔离层，位于所述基底上的所述第一隔离层朝向所述位线结构侧壁方向内凹，所述内凹处具有凹槽；
位于所述凹槽内的第三隔离层，所述第三隔离层覆盖所述凹槽露出的所述第一隔离层表面，且所述第一隔离层的材料与所述第三隔离层的材料不同，所述第二隔离层的材料包括氮化硅、氮氧化硅或碳氮化硅；所述第三隔离层的材料包括氮化硅、氮氧化硅或碳氮化硅；
相邻所述第二隔离层之间的所述基底内具有沟槽，且所述沟槽位于相邻所述位线结构之间；
位于所述沟槽内的电容接触层；所述电容接触层填充满所述沟槽且位于相邻所述位线结构之间。
12.根据权利要求11所述的半导体结构，其特征在于，所述第三隔离层还位于所述第二隔离层的侧壁。
13.根据权利要求11所述的半导体结构，其特征在于，所述第二隔离层的材料和所述第三隔离层的材料相同。
14.根据权利要求11所述的半导体结构，其特征在于，所述第一隔离层的材料包括氧化硅。
Priority Applications (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| CN202110240323.8A CN113035871B (zh) | 2021-03-04 | 2021-03-04 | 半导体结构及其制造方法 |
| US17/602,960 US12063769B2 (en) | 2021-03-04 | 2021-07-15 | Method for manufacturing a semiconductor structure using isolation layers for etching the trenches in a substrate |
| PCT/CN2021/106516 WO2022183660A1 (zh) | 2021-03-04 | 2021-07-15 | 半导体结构及其制造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| CN202110240323.8A CN113035871B (zh) | 2021-03-04 | 2021-03-04 | 半导体结构及其制造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| CN113035871A CN113035871A (zh) | 2021-06-25 |
| CN113035871B true CN113035871B (zh) | 2022-04-26 |
Family
ID=76467569
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| CN202110240323.8A Active CN113035871B (zh) | 2021-03-04 | 2021-03-04 | 半导体结构及其制造方法 |
Country Status (3)
| Country | Link |
|---|---|
| US (1) | US12063769B2 (zh) |
| CN (1) | CN113035871B (zh) |
| WO (1) | WO2022183660A1 (zh) |
Families Citing this family (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN113035871B (zh) * | 2021-03-04 | 2022-04-26 | 长鑫存储技术有限公司 | 半导体结构及其制造方法 |
| CN115692306A (zh) * | 2021-07-22 | 2023-02-03 | 长鑫存储技术有限公司 | 半导体结构及其制备方法 |
| CN114400205A (zh) * | 2022-01-13 | 2022-04-26 | 长鑫存储技术有限公司 | 一种半导体结构及其制造方法 |
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-
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- 2021-03-04 CN CN202110240323.8A patent/CN113035871B/zh active Active
- 2021-07-15 WO PCT/CN2021/106516 patent/WO2022183660A1/zh active Application Filing
- 2021-07-15 US US17/602,960 patent/US12063769B2/en active Active
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| CN102867752A (zh) * | 2011-07-05 | 2013-01-09 | 海力士半导体有限公司 | 制造具有垂直栅的半导体器件的方法 |
| US10734390B1 (en) * | 2019-03-15 | 2020-08-04 | Winbond Electronics Corp. | Method of manufacturing memory device |
| CN111834301A (zh) * | 2019-04-22 | 2020-10-27 | 华邦电子股份有限公司 | 存储元件的制造方法 |
| CN111463205A (zh) * | 2020-04-08 | 2020-07-28 | 福建省晋华集成电路有限公司 | 存储器及其形成方法 |
Also Published As
| Publication number | Publication date |
|---|---|
| US20230055202A1 (en) | 2023-02-23 |
| CN113035871A (zh) | 2021-06-25 |
| US12063769B2 (en) | 2024-08-13 |
| WO2022183660A1 (zh) | 2022-09-09 |
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|---|---|---|---|
| PB01 | Publication | ||
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| GR01 | Patent grant |