KR20190084731A - 소자분리막을 갖는 반도체 소자 및 그 제조 방법 - Google Patents

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Abstract

반도체 소자 제조 방법은 활성 영역의 밀도가 서로 다른 셀 영역과 주변 영역을 포함하는 기판을 준비하는 단계; 상기 셀 영역에서 셀 활성 영역을 한정하는 셀 트렌치를 형성하되, 상기 셀 활성 영역을 제1 방향을 따라 제1 폭으로 이격하며 제2 방향을 따라 제2 폭으로 이격하여 형성하는 단계; 상기 주변 영역에서 주변 활성 영역을 한정하는 주변 트렌치를 형성하는 단계; 및 상기 셀 트렌치 내에 상기 셀 활성 영역의 측벽에 접촉하면서 상기 제1 방향과 상기 제2 방향으로 연속적으로 연장되는 제1 절연막을 형성하되, 상기 제1 절연막의 두께를 상기 제1 폭의 1/2과 동일하거나 그보다 두껍고 상기 제2 폭의 1/2보다 얇게 형성하는 단계를 포함할 수 있다.

Description

소자분리막을 갖는 반도체 소자 및 그 제조 방법{SEMICONDUCTOR DEVICE INCLUDING INSULATING LAYERS AND METHOD OF MANUFACTURING THE SAME}
소자분리막을 갖는 반도체 소자 및 그 제조 방법에 관한 것이다.
반도체 소자의 집적화가 향상됨에 따라, 패턴의 선폭 및 패턴들의 간격이 좁아져 반도체 소자에 포함되는 개별 단위 소자들이 점점 인접해지고 있다. 이에 따라, 개별 단위 소자들 간의 전기적인 분리를 위한 소자분리막의 기능이 더욱 중요해지고 있다.
셀 영역에서 산화물로 이루어진 상기 소자분리막은 DENT 불량, 산포 열화 등의 현상을 유발한다. 이에, 셀 영역의 소자분리막은 산화물과 질화물을 포함하는 이종막질로 구성할 수 있다.
소자분리막은 셀 영역과 주변회로 영역에서 함께 형성되기 때문에 주변회로 영역에서도 산화물과 질화물을 포함하는 소자분리막을 포함할 수 있다. 그런데, 주변회로 영역의 서브 워드 라인 구동 영역에서 PMOS 트랜지스터는 소자분리막에 포함된 질화물에 의해 HEIP(HOT ELECTRON INDUCED PUNCH THROUGH) 현상이 발생할 수 있다.
본 개시의 실시예들에 따른 과제는 주변회로 영역의 서브 워드 라인 구동 영역에서 HEIP(HOT ELECTRON INDUCED PUNCH THROUGH) 현상을 최소화 할 수 있는 반도체 소자를 제공하는 것이다.
본 개시의 실시예에들에 따른 과제는 주변회로 영역의 서브 워드 라인 구동 영역에서 HEIP(HOT ELECTRON INDUCED PUNCH THROUGH) 현상을 최소화 할 수 있는 반도체 소자의 제조 방법을 제공하는 것이다.
본 개시의 실시예에 따른 반도체 소자는 활성 영역의 밀도가 서로 다른 셀 영역과 주변 영역을 포함하는 기판; 상기 셀 영역에서 제1 방향을 따라 제1 폭으로 이격되며 제2 방향을 따라 제2 폭으로 이격되어 형성되는 셀 활성 영역; 상기 주변 영역에 형성되는 주변 활성 영역; 상기 셀 활성 영역을 한정하는 셀 소자분리막; 상기 주변 활성 영역을 한정하는 주변 소자분리막을 포함하며, 상기 셀 소자분리막은 상기 셀 활성 영역의 측벽에 접촉하면서 상기 제1 방향과 상기 제2 방향으로 연속적으로 연장되어 형성되는 제1 절연막을 포함하되, 상기 제1 절연막의 두께는 상기 제1 폭의 1/2과 동일하거나 그보다 두껍고, 상기 제2 폭의 1/2 보다 얇을 수 있다.
일 실시예에 있어서, 상기 셀 소자분리막은, 상기 제2 폭으로 이격되는 셀 활성 영역 사이에서 상기 제1 절연막으로 둘러싸이는 제2 절연막을 포함할 수 있다.
일 실시예에 있어서, 상기 셀 소자분리막은, 상기 제2 폭으로 이격되는 셀 활성 영역 사이에서 상기 제2 절연막으로 둘러싸이는 제3 절연막을 포함할 수 있다.
일 실시예에 있어서, 상기 반도체 소자는, 상기 셀 영역에서 X축 방향으로 연장되어 형성되는 워드 라인을 포함하고, 상기 제3 절연막은 상면이 상기 워드라인의 저면 보다 아래에 형성될 수 있다.
일 실시예에 있어서, 상기 주변 소자분리막은, 상기 주변 활성 영역의 측벽 상에 상기 제1 절연막보다 얇은 두께의 절연층을 포함할 수 있다.
일 실시예에 있어서, 상기 주변 소자분리막은 상기 절연층 상에 형성되는 갭필 절연층을 포함할 수 있다.
일 실시예에 있어서, 상기 절연층과 상기 갭필 절연층은 산화물일 수 있다.
본 개시의 실시예에 따른 반도체 소자 제조 방법은 활성 영역의 밀도가 서로 다른 셀 영역과 주변 영역을 포함하는 기판을 준비하는 단계; 상기 셀 영역에서 셀 활성 영역을 한정하는 셀 트렌치를 형성하되, 상기 셀 활성 영역을 제1 방향을 따라 제1 폭으로 이격하며 제2 방향을 따라 제2 폭으로 이격하여 형성하는 단계; 상기 주변 영역에서 주변 활성 영역을 한정하는 주변 트렌치를 형성하는 단계; 및 상기 셀 트렌치 내에 상기 셀 활성 영역의 측벽에 접촉하면서 상기 제1 방향과 상기 제2 방향으로 연속적으로 연장되는 제1 절연막을 형성하되, 상기 제1 절연막의 두께를 상기 제1 폭의 1/2과 동일하거나 그보다 두껍고 상기 제2 폭의 1/2보다 얇게 형성하는 단계를 포함할 수 있다.
일 실시예에 있어서, 상기 셀 트렌치는, 상기 제1 방향을 따라 이격되는 셀 활성 영역들 사이에서 상기 제1 폭으로 형성되는 제1 셀 트렌치와 상기 제2 방향을 따라 이격되는 셀 활성 영역들 사이에서 상기 제2 폭으로 형성되는 제2 셀 트렌치를 포함하고, 상기 주변 트렌치는, 상대적으로 좁은 제3 폭으로 형성되는 제1 주변 트렌치와 상대적으로 넓은 제4 폭으로 형성되는 제2 넓은 트렌치를 포함할 수 있다.
일 실시예에 있어서, 상기 제1 주변 트렌치는, 상기 제1 셀 트렌치의 CD에 대하여 1~3배의 CD를 가지며, 상기 제2 셀 트렌치의 CD에 대하여 0.5~1.5배의 CD를 가질 수 있다.
일 실시예에 있어서, 상기 제2 셀 트렌치 내의 제1 절연막과 상기 주변 트렌치 표면 상에 제2 절연막을 형성하되, 상기 제2 절연막의 두께를 상기 제1 절연막보다 얇게 형성하고, 상기 제1 절연막과 상기 제2 절연막의 두께의 합을 상기 제2 폭의 1/2보다 얇게 형성하는 단계를 포함할 수 있다.
일 실시예에 있어서, 상기 제2 셀 트렌치와 상기 주변 트렌치 내의 상기 제2 절연막 상에 상기 제3 절연막을 형성하되, 상기 제3 절연막을 상기 제2 셀 트렌치 내에서 상기 제2 절연막에 의해 포위되는 잔여 공간을 완전히 매립하여 형성하는 단계를 포함할 수 있다.
일 실시예에 있어서, 상기 제2 절연막과 상기 제3 절연막의 두께의 합은 상기 제3 폭의 1/2보다 얇은 것을 포함할 수 있다.
일 실시예에 있어서, 상기 주변 트렌치 내의 제2 절연막 상에 갭필 절연층을 형성하되, 상기 제2 절연막과 상기 갭필 절연층의 두께의 합을 상기 제3 폭의 1/2과 동일하거나 그보다 두껍게 형성하는 단계를 포함할 수 있다.
본 개시의 실시예에 따른 반도체 소자 제조 방법은 활성 영역의 밀도가 서로 다른 셀 영역과 주변 영역을 포함하는 기판을 준비하는 단계; 상기 셀 영역에서 셀 활성 영역을 한정하는 셀 트렌치를 형성하되, 상기 셀 활성 영역을 제1 방향을 따라 제1 폭으로 이격하며 제2 방향을 따라 제2 폭으로 이격하여 형성하는 단계; 상기 주변 영역에서 주변 활성 영역을 한정하는 주변 트렌치를 형성하는 단계; 상기 셀 트렌치 내에서 상기 셀 활성 영역의 측벽과 접촉하는 제1 절연막을 형성하는 단계; 상기 주변 트렌치 내에서 주변 소자분리막을 형성하는 단계; 및 상기 제2 폭으로 이격되는 셀 활성 영역 사이의 중심에서 상기 제1 절연막으로 둘러싸이는 제2 절연막과 상기 게2 절연막으로 둘러싸이는 제3 절연막을 형성하는 단계를 포함할 수 있다.
일 실시예에 있어서, 상기 제1 절연막은, 상기 제1 방향과 상기 제2 방향을 따라 연속적으로 연장되고, 상기 제1 절연막의 두께는 상기 제1 폭의 1/2과 동일하거나 그보다 두껍고 상기 제2 폭의 1/2보다 얇은 것을 포함할 수 있다.
일 실시예에 있어서, 상기 제1 절연막, 상기 제2 절연막 및 상기 제3 절연막의 두께의 합은 상기 제2 폭의 1/2과 동일하거나 그보다 두꺼운 것을 포함할 수 있다.
일 실시예에 있어서, 상기 주변 소자분리막은, 상기 주변 활성 영역의 측벽과 접하며, 상기 제1 절연막보다 얇은 두께를 가지는 절연층을 포함할 수 있다.
일 실시예에 있어서, 상기 절연층 상에 중간 절연층을 형성하는 단계를 더 포함할 수 있다.
일 실시예에 있어서, 상기 절연층과 상기 중간 절연층의 두께의 합은 상기 주변 트렌치의 폭의 1/2보다 얇은 것을 포함할 수 있다.
본 개시의 실시예에 따르면, 주변회로 영역에서 단층의 산화막으로 이루어진 소자분리막을 제공할 수 있다.
셀 영역에서 산화막과 질화막을 포함하는 이종막질의 소자분리막을 포함하고, 상기 주변회로 영역에서는 질화막을 포함하지 않는 소자분리막을 제공할 수 있다.
상기 주변회로 영역의 서브 워드 라인 구동 영역에서 HEIP(HOT ELECTRON INDUCED PUNCH THROUGH) 현상을 억제할 수 있는 반도체 소자를 구현할 수 있다.
도 1은 본 개시의 일 실시예에 따른 반도체 소자의 일부 구성을 도시한 평면도이다.
도 2는 도 1에서 제1 영역(Ⅰ) 및 제2 영역(Ⅱ)에 대응하는 부분의 실시예에 따른 구성을 도시한 평면도이다.
도 3은 도 2의 A-A', B-B', C-C' 및 D-D' 에 따른 단면도이다.
도 4는 본 개시의 다른 실시예에 따른 반도체 소자의 도 2에 대응하는 부분의 실시예에 따른 구성을 도시한 평면도이다.
도 5는 도 4의 A-A', B-B', C-C' 및 D-D' 에 따른 단면도이다.
도 6는 본 개시의 실시예에 따른 반도체 소자의 제1 영역(Ⅰ) 영역에 대한 개략적인 레이아웃이다
도 7는 도 6의 A-A', B-B'및 C-C'에 따른 단면도이다.
도 8a는 본 개시의 실시예에 따른 제2 영역(Ⅱ)의 단면도이다.
도 8b는 본 개시의 실시예에 따른 제2 영역(Ⅱ)의 단면도이다.
도 11 내지 도 19은 본 개시의 실시예에 따른 반도체 소자의 제조 방법을 설명하기 위하여 공정 순서에 따라 도시한 단면도들이다.
도 20은 본 개시의 실시예에 따른 반도체 소자의 레이아웃 구조를 보여주는 블록도이다.
도 21는 본 개시의 실시예에 따른 반도체 소자의 신호를 나타내는 블록도이다.
도 22은 본 개시의 실시예에 따른 서브 워드 라인 구동 회로 하나를 설명하기 위한 회로도이다.
도 1은 본 개시의 일 실시예에 따른 반도체 소자의 일부 구성을 도시하는 평면도이다. 도 2는 도 1에서 제1 영역(Ⅰ) 및 제2 영역(Ⅱ)에 대응하는 부분의 실시예에 따른 구성을 도시한 평면도이다. 도 3은 도 2의 A-A', B-B', C-C' 및 D-D'에 따른 단면도이다
도 1 내지 도 3을 참조하면, 본 개시의 실시예에 따른 반도체 소자(100)는 활성 영역의 밀도가 서로 다른 제1 영역(Ⅰ) 및 제2 영역(Ⅱ)을 가지는 기판(102)을 포함할 수 있다.
상기 기판(102)은 실리콘 웨이퍼와 같은 반도체 기판(102)으로 이루어질 수 있다. 상기 기판(102)은 단결정 실리콘, 다결정 실리콘, 또는 비정질 실리콘을 포함할 수 있다. 상기 기판(102)은 Ge, SiGe, SiC, GaAs, InAs 및 InP 중에서 선택된 적어도 하나를 포함할 수 있다. 상기 기판(102)은 도전 영역을 포함할 수 있다.
상기 제1 영역(Ⅰ)은 활성 영역의 밀도가 비교적 높은 고밀도 영역이고, 상기 제2 영역(Ⅱ)은 활성 영역의 밀도가 비교적 낮은 저밀도 영역일 수 있다.
상기 제1 영역(Ⅰ)은 반도체 메모리 소자의 셀 어레이 영역일 수 있다. 예를 들어, 상기 제1 영역(Ⅰ)에는 DRAM(Dynamic Random Access Memory)과 같은 휘발성 메모리 셀 어레이가 형성될 수 있다. 또는, 상기 제1 영역(Ⅰ)에는 플래시 메모리와 같은 비휘발성 메모리 셀 어레이가 형성될 수 있다.
상기 제2 영역(Ⅱ)은 제1 영역(Ⅰ)에 형성된 셀 어레이들과 전기적으로 연결된 주변회로들이 형성될 수 있다. 상기 제2 영역(Ⅱ)은 코어 영역과 같이 셀 어레이가 형성되지 않은 영역을 포함할 수 있다. 이하에서, "주변회로 영역"은 전술한 주변회로들이 형성되는 영역 또는 코어 영역을 의미할 수 있다.
도 1에는 제1 영역(Ⅰ)이 제2 영역(Ⅱ)에 포위되는 것으로 도시되어 있으나, 이는 예시에 불과하며, 본 개시에 따른 실시예는 도 1의 배치에 한정되지 않는다. 상기 제1 영역(Ⅰ) 및 제2 영역(Ⅱ)은 필요에 따라 임의의 적절한 배치를 가질 수 있다.
도 2 및 도 3을 참조하면, 본 개시의 실시예에 따른 반도체 소자(100)는 상기 기판(102)의 상기 제1 영역(Ⅰ)에서 셀 활성 영역(104)과 셀 소자분리막(110)을 포함할 수 있다. 상기 셀 소자분리막(110)은 상기 셀 활성 영역(104)을 한정할 수 있다.
상기 셀 활성 영역(104)은 제1 방향의 단축(S)과, 제2 방향의 장축(L)을 가지는 상면을 포함할 수 있다. 상기 셀 활성 영역(104)은 상기 단축(S)과 동일한 폭을 갖는 단측벽(S1)과 상기 장축(S)과 평행한 장측벽(L1)을 포함할 수 있다.
상기 셀 활성 영역(104)은 복수로 형성될 수 있다. 상기 복수의 셀 활성 영역들(104)은 서로 상기 제1 방향을 따라 제1 폭(P1)으로 이격될 수 있다. 또한, 상기 복수의 셀 활성 영역들(104)은 서로 상기 제2 방향을 따라 상기 제1 폭(P1)보다 넓은 제2 폭(P2)으로 이격될 수 있다.
상기 복수의 셀 활성 영역들(104)은 상기 제1 방향 및 상기 제2 방향을 따라 반복적이고 규칙적으로 형성될 수 있다. 상기 복수의 셀 활성 영역들(104)은 상기 제1 방향을 따라 서로 일부만 오버랩 되도록 어긋나게 배치될 수 있다. 상기 복수의 셀 활성 영역들(104)은 상기 제2 방향을 따라 일렬로 배치될 수 있다.
일 실시예에 있어서, 상기 셀 소자분리막(110)은 제1 절연막(112), 제2 절연막(114) 및 제3 절연막(116)을 포함할 수 있다.
상기 제1 절연막(112)은 서로 이격된 상기 복수의 셀 활성 영역들(104) 사이에서 상기 복수의 셀 활성 영역들(104)의 측벽에 접하여 형성될 수 있다. 일 실시예에 있어서, 상기 제1 절연막(112)은 상기 셀 활성 영역(104)의 장측벽(L1)에 접촉하면서 상기 제2 방향으로 연속적으로 연장될 수 있다. 상기 제1 절연막(112)은 상기 셀 활성 영역의 단측벽(S1)에 접촉하면서 제2 방향으로 연속적으로 연장될 수 있다.
상기 제1 절연막(112)은 두께가 상기 제1 폭(P1)의 1/2과 동일하거나 그보다 두꺼울 수 있다. 이에, 상기 제1 절연막(112)은 상기 제1 방향을 따라 상기 제1 폭(P1)으로 이격되는 상기 복수의 셀 활성 영역들 사이를 완전히 매립할 수 있다. 또한, 상기 제1 절연막(112)은 상기 제2 폭(P2)의 1/2보다는 얇을 수 있다. 예를 들어, 상기 제1 절연막(112)은 산화물로 이루어질 수 있다.
상기 제2 절연막(114)은 상기 제2 방향을 따라 상기 제2 폭(P2)으로 이격되는 상기 복수의 셀 활성 영역들 사이에서 형성될 수 있다. 상기 제2 절연막(114)은 상기 제1 절연막(112) 상에 형성될 수 있다. 상기 제2 절연막(114)은 측면과 저면이 상기 제1 절연막(112)으로 둘러싸일 수 있다. 상기 제2 절연막(114)의 두께는 상기 제1 절연막(112)의 두께와의 합이 상기 제2 폭(P2)의 1/2보다 얇도록 형성될 수 있다. 예를 들어, 상기 제2 절연막(114)은 산화물로 이루어질 수 있다.
상기 제3 절연막(116)은 상기 제2 방향을 따라 상기 제2 폭(P2)으로 이격되는 상기 복수의 셀 활성 영역 사이에서 형성될 수 있다. 상기 제3 절연막(116)은 상기 제2 절연막(114) 상에 형성될 수 있다. 상기 제3 절연막(116)은 측면과 저면이 상기 제2 절연막(114)에 의해 둘러싸일 수 있다. 예를 들어, 상기 제3 절연막(116)은 질화물로 이루어질 수 있다.
본 개시의 실시예에 따른 반도체 소자는 상기 기판의 상기 제2 영역에서 주변 활성 영역(106), 주변 소자분리막(120)을 포함할 수 있다. 상기 주변 소자분리막(120)은 상기 주변 활성 영역(106)을 한정할 수 있다.
상기 주변 활성 영역(106)은 복수로 형성될 수 있다. 상기 복수의 주변 활성 영역(106)들은 서로 상대적으로 좁은 폭인 제3 폭(P3)으로 서로 이격될 수 있다. 또한, 상기 복수의 주변 활성 영역(106)들은 서로 상대적으로 넓은 폭인 제4 폭(P4)으로 서로 이격될 수 있다.
일 실시예에 있어서, 상기 주변 소자분리막(120)은 절연층 라이너(122), 갭필 절연층(124) 및 트렌치 절연층(126)을 포함할 수 있다.
상기 절연층 라이너(122)는 서로 이격되는 상기 복수의 주변 활성 영역(106)들의 사이에서 상기 주변 활성 영역(106)의 측벽에 접하여 형성될 수 있다. 즉, 상기 절연층 라이너(122)는 서로 상기 제3 폭(P3)으로 이격되는 상기 복수의 주변 활성 영역들(106) 사이에서 형성될 수 있다. 또한, 상기 절연층 라이너(122)는 서로 상기 제4 폭(P4)으로 이격되는 상기 복수의 주변 활성 영역(106)들 사이에서도 형성될 수 있다. 상기 절연층 라이너(122)의 두께는 상기 제1 절연막(112)의 두께보다 얇을 수 있다. 예를 들어, 상기 절연층 라이너(122)는 상기 제2 절연막(114)과 동일한 물질로 이루어질 수 있다.
상기 갭필 절연층(124)은 서로 이격되는 상기 복수의 주변 활성 영역들(106) 사이에서 상기 절연층 라이너(122) 상에 형성될 수 있다. 상기 갭필 절연층(124)은 상기 절연층 라이너(122)에 접하여 형성될 수 있다. 상기 갭필 절연층(124)의 두께는 상기 절연층 라이너(122)의 두께와의 합이 상기 제3 폭(P3)의 1/2보다 두껍도록 형성될 수 있다. 또한, 상기 갭필 절연층(124)의 두께는 상기 절연층 라이너(122)의 두께와의 합이 상기 제4 폭(P4)의 1/2보다 얇도록 형성될 수 있다. 예를 들어, 상기 갭필 절연층(124)은 산화물로 이루어질 수 있다.
상기 트렌치 절연층(126)은 서로 상기 제4 폭(P4)으로 이격되는 상기 복수의 주변 활성 영역(106)들 사이에서 형성될 수 있다. 상기 트렌치 절연층(126)은 상기 갭필 절연층(124) 상에서 상기 갭필 절연층(124)과 접하여 형성될 수 있다. 상기 트렌치 절연층(126)은 상기 제4 폭(P4)으로 이격되는 상기 복수의 주변 활성 영역(106)들 사이를 완전히 매립하도록 형성될 수 있다. 예를 들어, 상기 트렌치 절연층(126)은 상기 절연층 라이너(122) 및 상기 갭필 절연층(124)과 다른 물질로 형성될 수 있으나, 이에 제한되는 것은 아니다.
도 4는 도 1에서 제1 영역(Ⅰ) 및 제2 영역(Ⅱ)에 대응하는 부분의 실시예에 따른 구성을 도시한 평면도이다. 도 5은 도 4의 A-A', B-B', C-C' 및 D-D'에 따른 단면도이다. 이하에서는, 도 2 및 도 3에서와 동일한 참조 부호는 동일 부재를 나타내며, 여기서는 설명의 간략화를 위하여 이들에 대한 중복 설명을 생략 한다.
도 4 및 도 5를 참조하면, 본 개시의 실시예에 따른 주변 소자분리막(120)은 중간 절연층(223)을 더 포함할 수 있다. 상기 중간 절연층(223)은 절연층 라이너(222)와 갭필 절연층(224) 사이에 형성될 수 있다. 상기 중간 절연층(223)은 측면과 저면이 상기 절연층 라이너(222)에 포위될 수 있다. 또한, 상기 중간 절연층(223)이 상기 갭필 절연층(224)의 측면과 저면을 포위할 수 있다.
상기 중간 절연층(223)의 두께는 상기 절연층 라이너(222)의 두께와의 합이 상기 제3 폭(P3)의 1/2보다 얇도록 형성될 수 있다. 예를 들어, 상기 중간 절연층(223)은 폴리실리콘막으로 이루어질 수 있다.
도 6은 본 개시의 실시예에 따른 반도체 소자의 제1 영역(Ⅰ)에 대한 개략적인 레이아웃이다. 도 7는 도 6의 A-A', B-B' 및 C-C'에 따른 단면도이다. 도 8a은 본 개시의 실시예에 따른 반도체 소자의 제2 영역(Ⅱ)에 대한 단면도이다. 도 8b는 본 개시의 실시예에 따른 반도체 소자의 제2 영역(Ⅱ)에 대한 단면도이다.
도 6 및 도 7를 참조하면, 반도체 소자(300)의 상기 제1 영역(Ⅰ)에서는 셀 소자분리막(310)에 의해 셀 활성 영역(304)이 한정될 수 있다. 상기 셀 활성 영역(304)은 X축을 따라 어긋나게 배열되고, Y축을 따라 일렬로 배열될 수 있다. 상기 셀 소자분리막(310)은 산화물로 이루어진 제1 절연막(312)과 제2 절연막(314)을 포함할 수 있다. 또한, 상기 셀 소자분리막(310)은 질화물로 이루어진 제3 절연막(316)을 포함할 수 있다.
워드 라인들(WL)은 상기 셀 활성 영역(304)을 X축 방향으로 가로질러 연장되고, Y축 방향을 따라 서로 평행하게 배치될 수 있다. 상기 워드 라인들(WL) 위에는 비트 라인들(BL)이 Y축 방향으로 연장되고, X축 방향을 따라 서로 평행하게 배치될 수 있다. 상기 비트 라인들(BL)은 다이렉트 콘택(DC)들을 통해 셀 활성 영역(304)에 연결될 수 있다.
상기 비트 라인들(BL) 중 서로 인접한 2개의 비트 라인들 사이에는 스토리지 노드 콘택들(BC)이 형성될 수 있다. 상기 스토리지 노드 콘택들(BC)은 다이렉트 콘택(DC)들을 통해 셀 활성 영역(304)에 연결될 수 있다. 상기 스토리지 노드 콘택들(BC)은 X축 방향 및 Y축 방향을 따라 일렬로 배열될 수 있다.
상기 반도체 소자(300)의 기판(302) 상에는 트랜지스터(TR)를 형성하기 위한 리세스(recess) 영역(R)이 형성될 수 있다. 상기 리세스 영역(R)은 일정한 폭의 라인 패턴으로 연장되어 형성될 수 있다. 상기 리세스 영역(R)은 셀 활성 영역(304) 및 셀 소자분리막(310)을 가로 질러 X축 방향으로 평행하게 형성될 수 있다. 상기 리세스 영역(R)은 상기 셀 활성 영역(304)의 양측 가장자리 부위에서 형성될 수 있다.
상기 트랜지스터(TR)는 상기 셀 활성 영역(304)에 형성될 수 있다. 상기 트랜지스터(TR)는 게이트 절연막(402), 게이트 전극(404), 게이트 캡핑막(406), 제1 불순물 영역(304a) 및 제2 불순물 영역(304b)을 포함할 수 있다.
상기 게이트 절연막(402)은 상기 리세스 영역(R)의 내측면에 형성될 수 있다. 상기 게이트 절연막(402)은 상기 셀 활성 영역(304)과 상기 게이트 전극(404) 사이에 형성될 수 있다.
상기 게이트 절연막(402) 위에 게이트 전극(404)이 배치될 수 있다. 상기 셀 소자분리막(310)과 상기 셀 활성 영역(304)은 복수의 상 기 게이트 절연막(402)을 사이에 두고 상기 게이트 전극(404)과 대면할 수 있다. 상기 제1 절연막(312)의 상면이 상기 게이트 절연막(402)의 저면과 접할 수 있다. 상기 제3 절연막의(316)의 상면이 상기 게이트 절연막(402)의 저면과 접할 수 있다.
예를 들어, 상기 게이트 절연막(402)은 실리콘 산화물 또는 실리콘 산질화물과 같은 절연 물질이나, 하프늄 산화물, 알루미늄 산화물 또는 지르코늄 산화물과 같은 금속 산화물 중에서 선택되는 적어도 하나의 물질로 이루어질 수 있다. 상기 게이트 절연막(402)은 ALD 공정에 의해 형성될 수 있다.
상기 게이트 전극(404)은 리세스 영역(R)의 하부에 매립될 수 있다. 상기 게이트 전극(404)의 상면은 상기 셀 활성 영역(304)의 상면보다 낮은 레벨에 위치될 수 있다. 예를 들어, 상기 게이트 전극(404)은 실리콘 산화막, 실리콘 산화질화막, 또는 이들의 조합 중 하나의 물질로 이루어질 수 있다. 상기 게이트 전극(404)은 워드 라인을 형성할 수 있다.
상기 리세스 영역(R)에서 상기 셀 활성 영역(304)이 상기 리세스 영역(R)과 대면하는 부분의 레벨은 상기 셀 소자분리막(310)이 상기 리세스 영역(R)과 대면하는 부분의 레벨보다 높을 수 있다. 상기 게이트 전극(404)의 저면은 상기 리세스 영역(R)의 저면 프로파일에 대응하여 요철 형상을 가지며, 상기 셀 활성 영역(304)에는 새들 핀 구조의 트랜지스터(saddle FINFET)가 형성될 수 있다.
상기 게이트 캡핑막(406)은 상기 게이트 전극(404) 위에서 상기 게이트 전극(404)을 덮도록 형성될 수 있다. 상기 게이트 캡핑막(406)은 리세스 영역(R)의 상부를 채울 수 있다. 상기 게이트 캡핑막(406)의 상면은 상기 셀 활성 영역(304)의 상면과 동일 레벨에 위치될 수 있다. 상기 게이트 캡핑막(406)은 절연 물질을 포함할 수 있다. 예를 들어, 상기 게이트 캡핑막(406)은 질화막일 수 있다.
상기 제1 불순물 영역(304a)은 한 쌍의 게이트 전극(404) 사이에 위치하는 셀 활성 영역(304)에 배치될 수 있다. 상기 제2 불순물 영역(304b)은 한쌍의 게이트 전극(404) 양측에 위치하는 셀 활성 영역(304)에 형성될 수 있다. 상기 제1 불순물 영역(304a) 및 제2 불순물 영역(304b)은 n형 불순물로 도핑될 수 있다. 상기 제1 불순물 영역(304a) 및 제2 불순물 영역(304b)은 소스 및/또는 드레인 영역의 역할을 할 수 있다.
상기 셀 활성 영역(304) 및 상기 셀 소자분리막(310) 상에 버퍼 절연막 패턴(410)이 형성될 수 있다. 예를 들어, 상기 버퍼 절연막 패턴(410)은 실리콘 산화물, 실리콘 질화물, 또는 이들의 조합으로 이루어질 수 있다. 상기 버퍼 절연막 패턴은 단층 또는 복층으로 형성될 수 있다.
상기 비트 라인 구조체(420)는 비트 라인(422a, 422b, 422c) 및 하드 마스크 패턴(424)을 포함할 수 있다. 상기 비트 라인(422a, 422b, 422c)은 상기 워드 라인(WL)을 가로질러 Y방향으로 연장되고, X방향을 따라 상호 평행하게 배치될 수 있다. 상기 비트 라인(422a, 422b, 422c)은 상기 제1 콘택 플러그(430)를 통해 상기 셀 활성 영역(304)에 연결될 수 있다.
상기 비트 라인(422a, 422b, 422c)은 제1 도전 패턴(422a), 제2 도전 패턴(422b) 및 금속 함유층(422c)을 포함할 수 있다. 상기 비트 라인(422a, 422b, 422c)은 상기 제1 도전 패턴(422a) 위에 상기 제2 도전 패턴(422b)이 형성되고, 상기 제2 도전 패턴(422b) 위에 상기 금속 함유층(422c)이 형성될 수 있다. 상기 비트 라인(422a, 422b, 422c)은 상기 제1 도전 패턴(422a), 상기 제2 도전 패턴(422b) 및 상기 금속 함유층(422c)을 포함하는 3중층 적층 구조로 형성될 수 있으나, 그에 한정되는 것은 아니다. 예를 들어, 상기 비트 라인(422a, 422b, 422c)은 단일층, 이중층 또는 4중층 이상의 적층 구조로 형성될 수 있다.
예를 들어, 상기 제1 도전 패턴(422a)과 제2 도전 패턴(422b)은 불순물이 도핑된 폴리실리콘층으로 이루어질 수 있다. 상기 금속 함유층(422c)은 텅스텐, 티타늄, 탄탈늄 등과 같은 금속이나, 이들의 질화물과 같은 도전성 금속 질화물을 포함할 수 있다. 상기 제1 도전 패턴(422a), 제2 도전 패턴(422b) 및 금속 함유층(422c)이 상기 물질에 한정되는 것은 아니다.
상기 하드 마스크 패턴(424)은 상기 비트 라인(422a, 422b, 422c) 위에 형성될 수 있다. 상기 하드 마스크 패턴(424)은 상술한 절연 물질을 포함할 수 있다. 예를 들어, 상기 하드 마스크 패턴(424)은 질화물일 수 있다.
상기 비트 라인 구조체(420) 상에는 절연 패턴(425)이 형성될 수 있다. 상기 절연 패턴(425)은 상기 비트 라인 구조체들(420) 사이에도 형성될 수 있다.
제1 콘택 플러그(430)는 상기 셀 활성 영역(304) 중 일부를 노출하는 제1 콘택홀(430H)에 매립되어 상기 셀 활성 영역(304)에 전기적으로 접속될 수 있다. 상기 제1 콘택홀(430H)은 상기 셀 활성 영역(406a)의 제1 불순물 영역(304a), 이에 인접하는 셀 소자분리막(310) 및 게이트 캡핑막(406)의 일부를 관통하여 하단부가 상기 셀 활성 영역(304)의 상면보다 낮게 위치될 수 있다. 상기 제1 콘택 플러그(430)는 비트 라인(422a, 422b, 422c)과 셀 활성 영역(304)을 연결하는 다이렉트 콘택(DC)을 형성할 수 있다.
상기 제1 콘택 플러그(430)의 하단은 게이트 캡핑막(406)에 의해 게이트 전극(404)과 절연될 수 있다. 예를 들어, 상기 제1 콘택 플러그(430)는 에피택셜(epitaxial) 실리콘층으로 이루어질 수 있다. 제1 콘택 플러그(430)는 불순물이 도핑된 폴리실리콘을 포함할 수 있다.
상기 절연 스페이서(440)는 제1 콘택홀(430H)의 내측면과 제1 콘택 플러그(430) 사이에 배치될 수 있다. 상기 절연 스페이서(440)는 상기 제1 콘택홀(430H)의 내부에 절연 물질을 매립하여 상기 제1 콘택 플러그(430)의 측면을 둘러쌀 수 있다. 상기 절연 스페이서(440)는 상기 제1 콘택 플러그(430)와 이에 인접하는 상기 제2 콘택 플러그(450) 사이를 절연할 수 있다. 예를 들어, 상기 절연 스페이서(440)는 비트 라인 구조체(420)의 양 측면에서 순차적으로 적층되는 복수의 적층 구조로 이루어질 수 있다.
상기 제2 콘택 플러그(450)는 상호 인접한 2개의 비트 라인들(422a, 422b, 422c) 사이에 형성되는 제2 콘택 홀(450H)에 매립되어 형성될 수 있다. 상기 제2 콘택 플러그(450)는 상기 상호 인접한 2개의 비트 라인들(422a, 422b, 422c)의 상부까지 연장될 수 있다. 일 실시예에 있어서, 상기 제2 콘택 플러그(450)는 X방향 및 Y방향을 따라 일렬로 배열될 수 있다. 상기 제2 콘택 플러그(450)는 상기 스토리지 노드 콘택(BC)을 형성할 수 있다.
상기 배리어막(460)은 상기 절연 스페이서(440)와 상기 제2 콘택 플러그(450) 위에 형성될 수 있다. 상기 배리어막(460)은 생략될 수 있다.
일 실시예에 있어서, 상기 랜딩 패드(470)는 상기 제2 콘택 플러그(450)와 상기 절연 스페이서(440)을 덮도록 형성될 수 있다. 상기 랜딩 패드(470)와 상기 제2 콘택 플러그(450)는 상기 비트 라인들(422a, 422b, 422c)의 상에 형성되는 커패시터들의 하부 전극들(도면 미도시)을 셀 활성 영역들(304)에 연결하는 역할을 할 수 있다. 상기 랜딩 패드(470)는 상기 제2 콘택 플러그(450)들과 일부 오버랩 되도록 배치될 수 있다.
도 8a을 참조하면, 상기 반도체 소자(300)의 제2 영역(Ⅱ)에서는 산화물로 이루어진 주변 소자분리막(320)에 의해 주변 활성 영역(306)이 형성될 수 있다.
상기 주변 소자분리막(320)은 절연층 라이너(322)와 갭필 절연층(324)를 포함할 수 있다. 상기 절연층 라이너(322)는 도 7의 제1 절연막(312)보다 얇은 두께를 가질 수 있다. 상기 절연층 라이너(322)는 도 7의 제2 절연막(314)과 동시에 형성된 것일 수 있다.
상기 절연층 라이너(322)와 상기 갭필 절연층(324)는 모두 산화물로 이루어질 수 있다. 즉, 상기 주변 소자분리막(320)은 산화물로 이루루어질 수 있다. 산화물로 이루어지는 주변 소자분리막(320)은 서브 워드 라인 구동 영역에서 HEIP(HOT ELECTRON INDUCED PUNCH THROUGH) 현상을 억제하는 역할을 할 수 있다. 본 발명인들이 확인한 바에 따르면, 상기 산화물로 이루어진 주변 소자분리막(320)은 전력 소모 증가, 동작 속도 저하, 펀치 쓰루 전압 감소 등과 같은 문제들이 발생하는 것을 억제할 수 있으며, 셀 리프레쉬를 개선할 수 있다.
상기 주변 활성 영역(306) 상에는 게이트 전극 구조체(480)가 형성될 수 있다. 상기 게이트 전극 구조체(480)는 게이트용 제1 도전 패턴(482a), 게이트용 제2 도전 패턴(482b), 및 게이트용 금속 함유층(482c)을 포함할 수 있다.
상기 게이트용 제1 도전 패턴(482a)은 상기 비트 라인(422a, 422b, 422c)의 제1 도전 패턴(422a)과 동일한 도전 물질로 형성되거나 또는 서로 다른 도전 물질로 형성될 수 있다. 예를 들어, 상기 게이트용 제1 도전 패턴(482a)과 상기 제1 도전 패턴(422a) 모두 폴리실리콘으로 형성될 수 있다. 한편, 둘 다 폴리실리콘으로 형성되는 경우에도, 공정 조건의 조절을 통해 상기 제1 도전 패턴(422a)의 저항이 게이트용 제1 도전 패턴(482a)보다 낮도록 형성될 수 있다.
상기 게이트용 제2 도전 패턴(482b) 및 상기 게이트용 금속 함유층(482c) 각각은 상기 비트 라인(422a, 422b, 422c)의 상기 제2 도전 패턴(422b) 및 상기 제3 도전 패턴(422b)과 동시에 형성될 수 있다. 따라서, 상기 게이트용 제2 도전 패턴(482b)은 상기 제2 도전 패턴(422b)과 동일 도전 물질로 형성되고, 상기 게이트용 금속 함유층(482c)은 상기 금속 함유층(422c)과 동일 도전 물질로 형성될 수 있다.
상기 게이트 전극 구조체(480)와 상기 비트 라인(422a, 422b, 422c)은 서로 다른 시점에 형성될 수 있다. 예를 들어, 상기 게이트용 제1 도전 패턴(482a)은 제1 도전 패턴(422a)과는 다른 시점에서 형성될 수 있다. 예를 들어, 제1 도전 패턴(422a)이 먼저 형성되고 상기 게이트용 제1 도전 패턴(482a)은 그 후에 형성될 수 있다.
상기 게이트 전극 구조체(480)의 상부에는 게이트용 절연 캡핑 라인(484)이 형성될 수 있다. 게이트용 절연 캡핑 라인(484)은 비트 라인 상부의 하드 마스크 패턴(424)과 동시에 형성되고 그에 따라 하드 마스크 패턴(424)과 동일 절연 물질로 형성될 수 있다.
상기 게이트용 절연 스페이서(490)는 게이트 전극 구조체(480) 및 게이트용 절연 캡핑 라인(484)의 양 측면에 형성될 수 있다. 상기 게이트용 절연 스페이서(490)는 제1 영역(Ⅰ)의 절연 스페이서(440)와 동시에 형성되거나 또는 별도로 형성될 수 있다. 동시에 형성되는 경우에, 상기 게이트용 절연 스페이서(490)는 상기 절연 스페이서(440)와 동일한 물질로 형성될 수 있다.
상기 게이트용 절연 스페이서(490)의 측면과 상면에는 상기 게이트용 절연 스페이서(490)를 둘러싸는 게이트용 절연층(495)이 형성될 수 있다. 상기 게이트용 절연층(495)는 상기 게이트용 절연 캡핑 라인(484) 상에도 형성될 수 있다. 예를 들어, 상기 게이트용 절연층(495)은 실리콘 산화막, 실리콘 질화막, 또는 이들의 조합으로 형성할 수 있다.
상기 게이트용 절연층(495)에는 콘택 홀들이 형성되고, 콘택 홀 내벽에 배리어막(560)이 형성될 수 있다. 상기 콘택 홀과 상기 배리어막(560) 각각은 제1 영역(Ⅰ)의 제2 콘택 홀(450H) 및 배리어막(460)과 동시에 형성되고, 동일한 물질로 형성될 수 있다.
상기 배리어막(560) 위에는 도전 라인(570)이 형성될 수 있다. 상기 도전 라인(570)은 제1 영역(Ⅰ)의 랜딩 패드(470)와 동시에 동일 물질로 형성될 수 있다. 도전 라인(570)은 금속, 금속 질화물, 도전성 폴리실리콘, 또는 이들의 조합으로 이루어질 수 있다. 예를 들어, 도전 라인(570)은 텅스텐을 포함할 수 있다.
도시되지는 않았지만, 제2 영역(Ⅱ)의 적어도 일부분에는 더미 도전층이 존재할 수 있다. 예를 들어, 상기 반도체 소자(300)에 대한 제조 과정 중, 제2 영역(Ⅱ), 즉, 주변 회로 영역에 게이트 전극 구조체(480)를 형성하기 위한 패터닝이 수행되는데, 이러한 패터닝 공정에서 더미 도전층들의 일부가 제거되지 않고 남을 수 있다.
도 8b를 참조하면, 상기 반도체 소자(300)의 제2 영역(Ⅱ)에는 매립형 게이트가 형성될 수 있다. 상기 매립형 게이트는 주변 활성 영역(308a)을 가로질러 형성될 수 있다. 상기 매립형 게이트는 상기 주변 활성 영역(308a)과 접하여 형성되는 게이트 절연막(402a), 상기 게이트 절연막(402a) 상에 형성되는 게이트 전극(404a) 및 상기 게이트 전극(404a) 상에 형성되는 게이트 캡핑막(406a)을 포함할 수 있다.
상기 매립형 게이트의 양측에는 주변 소자분리막(302a)이 형성될 수 있다. 상기 매립형 게이트의 양측에는 소스/드레인 패턴(308a, 308b)이 형성될 수 있다. 상기 주변 활성 영역(308a)는 층간 절연층(495a)이 형성될 수 있다. 상기 층간 절연층(495a)에는 콘택 홀이 형성되고, 상기 콘택 홀에는 도전 라인이 형성되어 상기 소스/드레인 패턴(308a, 308b)에 연결될 수 있다.
도 9 내지 도 19는 본 개시의 실시예에 따른 반도체 소자 제조 방법을 설명하기 위한 도면들이다. 도 9 내지 도 19의 A-A', B-B', C-C'및 D-D'는 도 2 또는 도 4의 A-A', B-B', C-C'및 D-D'에 대응하는 것일 수 있다.
도 9를 참조하면, 기판(102)의 제1 영역(Ⅰ)에는 셀 활성 영역(104)을 한정하는 셀 트렌치(105)를 형성하고, 제2 영역(Ⅱ)에는 주변 활성 영역(106)을 한정하는 주변 트렌치(107)를 형성할 수 있다. 상기 셀 트렌치(105)의 깊이는 로딩 효과(loading effect) 및/또는 RIE 래그에 의해 상기 제2 영역(Ⅱ)의 주변 트렌치(107)의 깊이보다 얕게 형성될 수 있다.
상기 셀 트렌치(105)는 비교적 좁은 폭(P1)의 제1 셀 트렌치(105a)와 비교적 큰 폭(P2)의 제2 셀 트렌치(105b)를 포함할 수 있다. 예를 들어, 상기 셀 트렌치(105)는 상기 제1 셀 트렌치(105a)의 깊이와 상기 제2 셀 트렌치(105b)의 깊이가 다를 수 있다. 예들 들어, 상기 제2 셀 트렌치(105b)의 깊이는 RIE 래그에 의해 상기 제1 셀 트렌치(105a)의 깊이보다 깊게 형성될 수 있다.
상기 주변 트렌치(107)는 비교적 좁은 폭(P3)의 제1 주변 트렌치(107a)와 비교적 큰 폭(P4)의 제2 주변 트렌치(107b)를 포함할 수 있다. 일 실시예에 있어서, 상기 제1 주변 트렌치(107a)는 상단이 제1 셀 트렌치(105a)의 상단을 기준으로 1 ~ 3배의 CD(Critical Dimension)을 가질 수 있다. 또한, 상기 제1 주변 트렌치(107a)는 상단이 상기 제2 셀 트렌치(105b)의 상단을 기준으로 0.5 ~ 1.5배의 CD(Critical Dimension)을 가질 수 있다.
이와 같은 주변 트렌치의 CD(Critical Dimension)은 반도체 소자 피쳐 사이즈(feature size)의 미세화에 기인할 수 있다. 이에 따라, 주변회로 영역의 서브 워드 라인 구동 영역에서 주변 소자분리막이 반도체 소자의 개별 인접 소자간에 전기적 특성을 유지시키기 위해서 산화물로 이루어질 수 있다. 한편, 주변 소자분리막이 산화물로 이루어지기 위해서는 상기 제1 주변 트렌치(107a)에서 질화물을 제거할 수 있는 잔여 공간을 확보하는 공정 과정이 필요할 수 있다.
도 10를 참조하면, 상기 제1 영역(Ⅰ) 및 상기 제2 영역(Ⅱ)에서 상기 셀 트렌치(105) 및 상기 주변 트렌치(107)의 표면에 제1 절연막(512)을 형성할 수 있다.
상기 제1 절연막(512)의 두께는 상기 제1 셀 트렌치의 폭(P1)의 1/2과 동일하거나 그보다 두꺼울 수 있고, 상기 제2 셀 트렌치의 폭(P2)의 1/2보다 얇을 수 있다. 이에, 상기 제1 절연막(512)은 상기 셀 트렌치(105)에서 비교적 폭이 작은 상기 제1 셀 트렌치(105a)가 완전히 채워지고, 비교적 폭이 큰 상기 제2 셀 트렌치(105b)는 잔여 공간이 남도록 형성될 수 있다. 또한, 상기 제1 절연막(512)는 상기 제2 영역(Ⅱ)의 주변 트렌치(107)를 완전히 채우지 않고 형성될 수 있다.
예를 들어, 상기 셀 트렌치(105)에는 증착 공정의 결과로서 상기 제1 절연막(512) 내부에 심(seam)이 존재할 수 있다. 상기 셀 트렌치(105)에는 상기 제1 절연막(614) 내부에 상기 심에 의해 야기되는 보이드(void)가 존재할 수 있다.
상기 제1 절연막(512)은 제2 셀 트렌치(105b)와 상기 주변 트렌치(107)의 내벽을 컨포멀(conformal)하게 덮을 수 있다. 예를 들어, 상기 제1 절연막(512)은 후속의 산화 공정 시에 상기 셀 활성 영역(104)의 산화에 의한 소모량을 줄이고 상기 셀 활성 영역(104)의 필요한 면적을 확보하여 셀 트렌지스터 스위칭 특성을 개선하는 역할을 할 수 있다.
예를 들어, 상기 제1 절연막(512)은 실리콘 산화막으로 이루어질 수 있다. 상기 제1 절연막(614)은 ALD 공정, CVD 공정, 라디칼 산화 공정, 또는 자연 산화 공정 등을 이용하여 형성될 수 있다.
도 11을 참조하면, 상기 제1 영역(Ⅰ)에서 상기 제1 절연막(512) 위에 포토레지스트막(513)을 형성할 수 있다. 상기 포토레지스트막(513)은 상기 기판(102)의 상기 제1 영역(Ⅰ)을 전체적으로 커버할 수 있다. 상기 포토 레지스트막(513)은 상기 기판(102)의 상기 제2 영역(Ⅱ)에는 형성되지 않을 수 있다. 상기 포토레지스트막(513)는 상기 제1 절연막(512)과 선택비가 다르게 형성될 수 있다.
도 12를 참조하면, 상기 포토레지스트막(513)을 이용하여 식각 공정을 통해 상기 제2 영역(Ⅱ)의 상기 제1 절연막(512)을 제거할 수 있다. 상기 제2 영역(Ⅱ)은 상기 제1 절연막(512)이 제거되어 상기 기판(102)의 상면이 노출될 수 있다.
도 13를 참조하면, 상기 제1 영역(Ⅰ)에서 상기 포토레지스트막(513)을 제거할 수 있다. 예를 들어, 상기 포토레지스트막(513)은 스트립(strip) 및/또는 애싱(ashing) 공정을 통해 제거될 수 있다. 상기 포토레지스트막(513)는 상기 제1 절연막(512)를 식각 정지막으로 하여 제거될 수 있다.
도 14을 참조하면, 상기 제1 영역(Ⅰ) 및 상기 제2 영역(Ⅱ)에는 제2 절연막(514)을 형성할 수 있다. 상기 제2 절연막은(514)는 상기 셀 트렌치(105)에서 상기 제1 절연막(512) 상에 형성될 수 있다. 상기 제2 절연막(514)은 상기 주변 트렌치(107)의 노출된 상면에 형성될 수 있다.
상기 제2 절연막(514)의 두께는 상기 제1 절연막(512)의 두께보다 얇은 두께로 형성될 수 있다. 또한, 상기 제2 절연막(514)과 상기 제1 절연막(512)의 두께의 합은 상기 제2 셀 트렌치 폭(P2)의 1/2보다 얇을 수 있다. 이에 따라, 상기 제2 셀 트렌치(105b)는 완전히 채워지지 않을 수 있다. 상기 제1 주변 트렌치(107a)는, 도 10과 같이 상기 제1 절연막(512)이 형성되었을 때보다 넓은 잔여 공간을 확보할 수 있다. 상기 확보된 넓은 잔여 공간은 이후에 제3 절연막(516)이 형성되어도 상기 제1 주변 트렌치(107a)가 완전히 매립되지 않게 할 수 있다.
예를 들어, 상기 제2 절연막(514)은 실리콘 산화막으로 이루어질 수 있다. 상기 제2 절연막(514)은 ALD 공정을 통해 형성될 수 있다. 또는, CVD 공정, 라디칼 산화 공정, 또는 자연 산화 공정 등을 이용하여 형성될 수 있다.
도 15을 참조하면, 상기 제1 영역(Ⅰ) 및 상기 제2 영역(Ⅱ)에서 제3 절연막(516)을 형성할 수 있다. 제3 절연막(516)은 상기 제1 영역(Ⅰ) 및 상기 제2 영역(Ⅱ)에서 상기 제2 절연막(514) 상에 형성될 수 있다. 상기 제3 절연막(516)은 상기 제2 셀 트렌치(105b) 내에서 상기 제2 절연막(514)으로 측벽과 저면이 둘러싸일 수 있다. 상기 제3 절연막(516)은 상기 제1 영역(Ⅰ)에서 상기 제2 셀 트렌치(105b)를 완전히 매립하도록 형성될 수 있다. 즉, 상기 제3 절연막(516)은 상기 제2 셀 트렌치(105b) 내에서 상기 제2 절연막(514)에 의해 포위되는 잔여 공간을 완전히 매립할 수 있다.
상기 제3 절연막(516)과 상기 제2 절연막(514)의 두께의 합은 상기 제1 주변 트렌치 폭(P3)의 1/2보다 얇을 수 있다. 즉, 상기 제3 절연막(516)은 상기 제2 영역(Ⅱ)에서 상기 제1 주변 트렌치(107a)를 완전히 매립하지 않으며, 컨포멀(conformal)하게 형성될 수 있다. 이에, 상기 제1 주변 트렌치(107a)는 상기 제3 절연막(516)이 형성된 후에도 일부 잔여 공간을 확보할 수 있다. 상기 제1 주변 트렌치(107a)에서 상기 제3 절연막(516)이 형성된 후에 확보된 상기 일부 잔여 공간은 이후에 상기 제1 주변 트렌치(107a)에서 상기 제3 절연막(516)을 제거하는 스트립(strip) 공정을 가능하게 하는 역할을 할 수 있다.
예를 들어, 상기 제3 절연막(516)은 실리콘 질화막으로 형성될 수 있다. 상기 제3 절연막(516)은 ALD 공정 또는 CVD 공정을 통해 형성될 수 있다. 상기 제2 셀 트렌치(105b) 내의 상기 제3 절연막(516)의 내부에 심(seam)이 존재할 수 있다. 상기 제2 셀 트렌치(105b) 내의 상기 제3 절연막(516) 내부에는 상기 심에 의해 야기되는 보이드(void)가 존재할 수 있다.
도 16을 참조하면, 상기 주변 트렌치(107)에서 상기 제3 절연막(516)을 제거할 수 있다. 예를 들어, 상기 제3 절연막(516)은 스트립(strip) 및/또는 애싱(ashing) 공정을 통해 제거될 수 있다.
상기 제3 절연막(516)이 제거된 상기 주변 트렌치(107)에는 상기 제2 절연막(514)의 상면이 노출될 수 있다. 또한, 상기 주변 트렌치(107)는 도 15에서 보다 넓은 잔여 공간을 가질 수 있다. 상기 제3 절연막(516)은 제1 영역(Ⅰ)에서도 일부 제거되나, 상기 제2 셀 트렌치(105b)를 완전히 매립하는 정도로는 남아있을 수 있다.
도 17을 참조하면, 상기 상면이 노출된 제2 절연막(514) 상에 갭필 절연층(518)을 형성할 수 있다. 상기 갭필 절연층(518)의 두께는 상기 제2 절연막(514)의 두께와의 합이 상기 제1 주변 트렌치 폭(P3)의 1/2과 동일하거나 두껍도록 형성될 수 있다. 즉, 상기 갭필 절연층(518)은 상기 제1 주변 트렌치(107a)의 잔여 공간을 완전히 매립하기에 충분한 두께로 형성될 수 있다. 또한, 상기 갭필 절연층(518)은 상기 제2 주변 트렌치(107b)를 완전히 채우지 않도록 형성될 수 있다. 즉, 상기 갭필 절연층(518)은 상기 제2 절연막(514)의 두께와의 합이 상기 제2 주변 트렌치(107b)의 폭(P4)의 1/2보다 얇도록 형성될 수 있다. 그러나, 이에 제한되는 것은 아니며, 상기 갭필 절연층(518)은 상기 제2 주변 트렌치(107b)를 완전히 채우도록 형성될 수도 있다.
예를 들어, 상기 갭필 절연층(518)은 산화막으로 이루어질 수 있다. 상기 갭필 절연층(624)은 TOSN(Tonen SilaZen), HDP(High Density Plasma) 산화물, FOX(Flowable Oxide), SOG(Spin On Glass), USG(Undoped Silica Glass), TEOS(tetraethyl ortho silicate), 또는 LTO(Low Temperature Oxide)중에서 선택되는 적어도 하나의 물질로 이루어질 수 있다.
도 18를 참조하면, 상기 갭필 절연층(518)을 형성하기 이전에, 상기 제2 영역(Ⅱ)에서 상기 제3 절연막(516)이 제거된 제2 절연막(514) 상에 중간 절연층(519)을 형성할 수 있다. 상기 중간 절연층(519)과 상기 제2 절연막(514)의 두께의 합은 상기 제1 주변 트렌치(107a)의 폭(P3)의 1/2보다 얇을 수 있다. 즉, 상기 중간 절연층(519)은 상기 제1 주변 트렌치(107a)를 완전히 매립하지 않으며, 컨포멀(conformal)하게 형성될 수 있다. 이에, 상기 제1 주변 트렌치(107a)는 일부 잔여 공간을 확보할 수 있다. 상기 중간 절연층(519)은 상기 제1 주변 트렌치(107a)의 CD(Critical dimension)을 하향시키는 역할을 할 수 있다.
예를 들어, 상기 중간 절연층(519)은 폴리실리콘막으로 형성될 수 있다. 상기 중간 절연층(519)은 ALD 공정, CVD 공정, 라디칼 산화 공정, 또는 자연 산화 공정 등을 이용하여 형성될 수 있다.
상기 중간 절연층(519)은 상기 일부 잔여 공간이 될 매립되는 동안에 적어도 일부가 산화되어, 그 산화 결과물이 상기 제2 절연막(514)의 일부를 구성할 수 있다. 또는, 상기 중간 절연층(519)은 모두 산화되어 그 산화 결과물이 상기 제2 절연막(514)을 구성할 수 있다. 이에, 상기 제2 영역(Ⅱ)에서는 상기 제2 절연막(514)과 이후에 형성되는 갭필 절연층(520) 사이에 상기 중간 절연층(519)이 남아있지 않게 될 수 있다.
도 19를 참조하면, 상기 중간 절연층(519)을 형성한 이후에, 상기 중간 절연층(519) 상에 상기 갭필 절연층(520)을 형성할 수 있다. 상술하였듯이, 상기 갭필 절연층(520)은 상기 제1 주변 트렌치(107a)의 남은 잔여 공간을 완전히 매립하기에 충분한 두께로 형성될 수 있다. 또한, 상기 갭필 절연층(502)은 상기 제2 주변 트렌치(107b)의 남은 잔여 공간을 완전히 매립하기에 충분한 두께로 형성될 수 있으나, 이에 제한되는 것은 아니다.
도 20은 본 개시의 실시예에 따른 반도체 소자의 레이아웃 구조를 보여주는 블록도이다. 도 21는 본 개시의 실시예에 따른 반도체 소자의 신호를 나타내는 블록도이다. 도 22은 본 개시의 실시예에 따른 서브 워드 라인 구동 회로 하나를 설명하기 위한 회로도이다.
도 20을 참조하면, 반도체 소자(700)는 행들과 열들의 매트릭스 형태로 배열된 복수 개의 서브 어레이들(sub arrays, 710)을 포함한다. 상기 서브 어레이들(710) 각각은 복수 개의 워드 라인들(WL), 복수 개의 비트 라인들(BL), 그리고 상기 워드 라인들(WL)과 상기 비트 라인들(BL)의 교차 영역들에 배열된 복수개의 메모리 셀들(memory cells, MCs)을 포함할 수 있다.
상기 비트 라인들(BL) 방향으로 배열된 서브 어레이들 사이에는 감지 증폭 영역들(720)이 배치될 수 있다. 상기 각 감지 증폭 영역(720)에는 복수 개의 감지 증폭기들(S/A)이 제공되며, 각 감지 증폭기(S/A)는 인접한 서브 어레이들 각각의, 동일한 열을 따라 배열된, 비트 라인(BL)에 연결될 수 있다
각 감지 증폭 영역(720) 내의 감지 증폭기들(S/A)은 인접한 서브 어레이들에 의해서 공유될 수 있다. 각 서브 어레이(710)의 양측에는 워드 라인(WL) 방향으로 서브 워드 라인 구동 영역들(730)이 배치될 수 있다.
각 서브 워드 라인 구동 영역(730)에는 복수 개의 서브 워드 라인 구동기들(sub-word line drivers, SWD)이 제공될 수 있다. 각 서브 어레이(710)의 워드 라인들(WL) 일부는 일 측(예를 들면, 어레이 상측)에 배치된 서브 워드 라인 구동기들(SWD)에 의해서 선택/구동되고, 나머지 워드 라인들(WL)은 타 측(예를 들면, 어레이 하측)에 배치된 서브 워드 라인 구동기들(SWD)에 의해서 선택/구동될 수 있다. 각 서브 워드 라인 구동기(SWD)는 메인 워드 디코더(main word decoder)에 연결된 메인 워드 라인(WLE) 및 PXI 발생기(도시되지 않음)로부터의 PXI 신호에 응답하여 대응하는 서브 워드 라인을 선택할 수 있다. 상기 비트 라인(BL) 방향으로 인접한 서브 워드 라인 구동 영역들(730) 사이에는 컨정션 영역들(740)이 배치될 수 있다.
도 20 및 도 21을 참조하면, PXI 신호에 기초하여 상기 컨정션 영역(740)으로부터 제1 서브 워드 라인 제어 신호(PXID) 및 제2 서브 워드 라인 제어 신호(PXIB)가 발생될 수 있다. 상기 서브 워드 라인 구동기(SWD)의 서브 워드 라인 구동회로는 메인 워드 디코더로부터 발생된 메인 워드 라인 구동 신호(NEWI), 제1 서브 워드 라인 제어 신호(PXID), 제2 서브 워드 라인 제어 신호(PXIB)에 기초하여 워드 라인 구동 신호(WLI)를 발생시킬 수 있다. 서브 어레이(710)는 워드 라인 구동 신호(PXI)에 응답하여 동작할 수 있다.
도 22을 참조하면, 서브 워드 라인 구동회로는 PMOS 트랜지스터(MP), 제1 NMOS 트랜지스터(MN1) 및 제2 NMOS 트랜지스터(MN2)를 포함할 수 있다. 상기 PMOS 트랜지스터(MP)는 메인 워드 라인 구동신호(NWEI)가 인가되는 게이트, 제1 서브 워드 라인 제어신호(PXID)가 인가되는 소스 및 노드(ND)에 연결된 드레인을 가질 수 있다. 상기 제1 NMOS 트랜지스터(MN1)는 메인 워드 라인 구동신호(NWEI)가 인가되는 게이트, 노드(ND)에 연결된 드레인 및 접지(VSS)에 연결된 소소를 가질 수 있다. 상기 제2 NMOS 트랜지스터(MN2)는 제2 서브 워드 라인 제어신호(PXIB)가 인가되는 게이트, 노드(ND)에 연결된 드레인 및 접지(VSS)에 연결된 소스를 가질 수 있다. 상기 노드(ND)는 워드 라인(WLI)에 전기적으로 연결될 수 있다.
지금까지, 본 개시의 도면에 도시된 실시예를 참고로 설명하였으나 이는 예시적인 것에 불과하며, 본 기술 분야 의 통상의 지식을 가진 자라면 이로부터 다양한 변형 및 균등한 타 실시예가 가능하다는 점을 이해할 것이다. 따라서, 본 개시에 따른 실시예들의 진정한 기술적 보호 범위는 첨부된 특허청구범위의 기술적 사상에 의해 정해져야 할 것이다.
100, 100a, 100b, 300: 반도체 소자
Ⅰ: 제1 영역 Ⅱ: 제2 영역
102, 302, 302a: 기판 104, 304: 셀 활성 영역
105: 셀 트렌치 105a: 제1 셀 트렌치
105b: 제2 셀 트렌치 106, 306, 308: 주변 활성 영역
107: 주변 트렌치 107a: 제1 주변 트렌치
107b: 제2 주변 트렌치
110, 310: 셀 소자분리막 112, 312, 512: 제1 절연막
114, 314, 514: 제2 절연막 116, 316, 516: 제3 절연막
120, 320, 320a: 주변 소자분리막 122,222, 322, 322a : 절연층 라이너
124, 224, 324,324a, 518: 갭필 절연층
126: 트렌치 절연층 223, 519: 중간 절연층
DC: 다이렉트 콘택 BC: 스토리지 노드 콘택
WL: 워드 라인 BL: 비트 라인
TR: 트랜지스터 402, 402a: 게이트 절연막
404, 404a: 게이트 전극 406, 406a: 게이트 캡핑막
304a: 제1 불순물 영역 304b: 제2 불순물 영역
308a, 308b: 소스/드레인 패턴
410: 버퍼 절연막 패턴 420: 비트 라인 구조체
422a, 422b, 422c: 비트라인 422a: 제1 도전 패턴
422b: 제2 도전 패턴 422c: 금속 함유층
424: 하드 마스크 패턴 425: 절연 패턴
430: 제1 콘택 플러그 430H: 제1 콘택홀
440: 절연 스페이서 450: 제2 콘택 플러그
450H: 제2 콘택홀
460, 560: 배리어막 470: 랜딩 패드
480: 게이트 전극 구조체 482a: 게이트용 제1 도전 패턴
482b: 게이트용 제2 도전 패턴 482c: 게이트용 금속 함유층
484: 게이트용 절연 캡핑 라인 490: 게이트용 절연 스페이서
495, 495a: 게이트용 절연층 570, 570a: 도전 라인
575, 575a: 상부 절연 패턴
513: 포토레지스트막 710: 서브 어레이
720: 감지 증폭 영역 730: 서브 워드 라인 구동 영역
740: 컨졍션 영역 810: 제어기
820: 입/출력 장치 830: 기억 장치
840: 인터페이스

Claims (10)

  1. 활성 영역의 밀도가 서로 다른 셀 영역과 주변 영역을 포함하는 기판을 준비하는 단계;
    상기 셀 영역에서 셀 활성 영역을 한정하는 셀 트렌치를 형성하되, 상기 셀 활성 영역을 제1 방향을 따라 제1 폭으로 이격하며 제2 방향을 따라 제2 폭으로 이격하여 형성하는 단계;
    상기 주변 영역에서 주변 활성 영역을 한정하는 주변 트렌치를 형성하는 단계; 및
    상기 셀 트렌치 내에 상기 셀 활성 영역의 측벽에 접촉하면서 상기 제1 방향과 상기 제2 방향으로 연속적으로 연장되는 제1 절연막을 형성하되, 상기 제1 절연막의 두께를 상기 제1 폭의 1/2과 동일하거나 그보다 두껍고 상기 제2 폭의 1/2보다 얇게 형성하는 단계를 포함하는 반도체 소자 제조 방법.
  2. 제1항에 있어서,
    상기 셀 트렌치는,
    상기 제1 방향을 따라 이격되는 셀 활성 영역들 사이에서 상기 제1 폭으로 형성되는 제1 셀 트렌치와 상기 제2 방향을 따라 이격되는 셀 활성 영역들 사이에서 상기 제2 폭으로 형성되는 제2 셀 트렌치를 포함하고,
    상기 주변 트렌치는,
    상대적으로 좁은 제3 폭으로 형성되는 제1 주변 트렌치와 상대적으로 넓은 제4 폭으로 형성되는 제2 넓은 트렌치를 포함하는 반도체 소자 제조 방법.
  3. 제2항에 있어서,
    상기 제1 주변 트렌치는,
    상기 제1 셀 트렌치의 CD에 대하여 1~3배의 CD를 가지며, 상기 제2 셀 트렌치의 CD에 대하여 0.5~1.5배의 CD를 가지는 반도체 소자 제조 방법.
  4. 제2항에 있어서,
    상기 제2 셀 트렌치 내의 제1 절연막과 상기 주변 트렌치 표면 상에 제2 절연막을 형성하되, 상기 제2 절연막의 두께를 상기 제1 절연막보다 얇게 형성하고, 상기 제1 절연막과 상기 제2 절연막의 두께의 합을 상기 제2 폭의 1/2보다 얇게 형성하는 단계를 포함하는 반도체 소자 제조 방법.
  5. 제4항에 있어서,
    상기 제2 셀 트렌치와 상기 주변 트렌치 내의 상기 제2 절연막 상에 상기 제3 절연막을 형성하되, 상기 제3 절연막을 상기 제2 셀 트렌치 내에서 상기 제2 절연막에 의해 포위되는 잔여 공간을 완전히 매립하여 형성하는 단계를 포함하는 반도체 소자 제조 방법.
  6. 제5항에 있어서,
    상기 제2 절연막과 상기 제3 절연막의 두께의 합은 상기 제3 폭의 1/2보다 얇은 것을 포함하는 반도체 소자 제조 방법.
  7. 제4항에 있어서,
    상기 주변 트렌치 내의 제2 절연막 상에 갭필 절연층을 형성하되, 상기 제2 절연막과 상기 갭필 절연층의 두께의 합을 상기 제3 폭의 1/2과 동일하거나 그보다 두껍게 형성하는 단계를 포함하는 반도체 소자 제조 방법.
  8. 활성 영역의 밀도가 서로 다른 셀 영역과 주변 영역을 포함하는 기판을 준비하는 단계;
    상기 셀 영역에서 셀 활성 영역을 한정하는 셀 트렌치를 형성하되, 상기 셀 활성 영역을 제1 방향을 따라 제1 폭으로 이격하며 제2 방향을 따라 제2 폭으로 이격하여 형성하는 단계;
    상기 주변 영역에서 주변 활성 영역을 한정하는 주변 트렌치를 형성하는 단계;
    상기 셀 트렌치 내에서 상기 셀 활성 영역의 측벽과 접촉하는 제1 절연막을 형성하는 단계;,
    상기 주변 트렌치 내에서 주변 소자분리막을 형성하는 단계; 및
    상기 제2 폭으로 이격되는 셀 활성 영역 사이의 중심에서 상기 제1 절연막으로 둘러싸이는 제2 절연막과 상기 게2 절연막으로 둘러싸이는 제3 절연막을 형성하는 단계를 포함하는 반도체 소자 제조 방법.
  9. 제8항에 있어서,
    상기 제1 절연막은,
    상기 제1 방향과 상기 제2 방향을 따라 연속적으로 연장되고, 상기 제1 절연막의 두께는 상기 제1 폭의 1/2과 동일하거나 그보다 두껍고 상기 제2 폭의 1/2보다 얇은 것을 포함하는 반도체 소자 제조 방법.
  10. 제9항에 있어서,
    상기 제1 절연막, 상기 제2 절연막 및 상기 제3 절연막의 두께의 합은 상기 제2 폭의 1/2과 동일하거나 그보다 두꺼운 것을 포함하는 반도체 소자 제조 방법.
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