KR20190130928A - 집적회로 소자 - Google Patents

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Abstract

집적회로 소자는 제1 활성 영역을 포함하는 셀 어레이 영역과 제2 활성 영역을 포함하는 주변 회로 영역을 가지는 기판과, 상기 셀 어레이 영역에서 상기 제1 활성 영역에 연결된 다이렉트 콘택과, 상기 셀 어레이 영역에서 상기 다이렉트 콘택에 연결된 비트 라인 구조체와, 상기 주변 회로 영역에서 상기 제2 활성 영역 위에 형성된 주변 회로 게이트 구조체를 포함하고, 상기 주변 회로 게이트 구조체는 서로 다른 도핑 농도를 가지는 2 개의 도핑된 반도체층을 포함한다.

Description

집적회로 소자 {Integrated circuit device}
본 발명의 기술적 사상은 집적회로 소자에 관한 것으로, 특히 상호 연결된 도전성 콘택 플러그 및 도전 라인을 포함하는 집적회로 소자에 관한 것이다.
최근 집적회로 소자의 다운-스케일링(down-scaling)이 급속도로 진행됨에 따라 도전 라인들 각각의 사이의 간격이 좁아지고, 상기 도전 라인들에 연결되는 콘택 플러그가 차지하는 면적도 점차 감소되어 충분한 콘택 면적을 확보하기 어렵다. 이에 따라, 비교적 큰 아스펙트 비를 가지는 좁은 공간 내에 배치되는 콘택 플러그와, 그 위에 형성되는 도전 라인들이 안정적이며 신뢰성 있는 구조를 가질 수 있는 집적회로 소자를 구현하기 위한 기술 개발이 필요하다.
본 발명의 기술적 사상이 이루고자 하는 기술적 과제는 반도체 소자의 다운-스케일링에 따라 소자 영역의 면적이 축소되어도 안정적이며 신뢰성 있는 구조의 콘택 플러그 및 도전 라인들을 가지는 집적회로 소자를 제공하는 것이다.
본 발명의 기술적 사상에 의한 일 양태에 따른 집적회로 소자는 제1 활성 영역을 포함하는 셀 어레이 영역과 제2 활성 영역을 포함하는 주변 회로 영역을 가지는 기판과, 상기 셀 어레이 영역에서 상기 제1 활성 영역에 연결된 다이렉트 콘택과, 상기 셀 어레이 영역에서 상기 다이렉트 콘택에 연결된 비트 라인 구조체와, 상기 주변 회로 영역에서 상기 제2 활성 영역 위에 형성된 주변 회로 게이트 구조체를 포함하고, 상기 주변 회로 게이트 구조체는 서로 다른 도핑 농도를 가지는 2 개의 도핑된 반도체층을 포함한다.
본 발명의 기술적 사상에 의한 다른 양태에 따른 집적회로 소자는 서로 이격된 복수의 제1 활성 영역을 포함하는 셀 어레이 영역과, 제2 활성 영역을 포함하는 주변 회로 영역을 가지는 기판과, 상기 셀 어레이 영역에서 상기 복수의 제1 활성 영역마다 하나씩 연결된 복수의 다이렉트 콘택과, 상기 셀 어레이 영역에서 제1 방향을 따라 상호 평행하게 연장되고 상기 복수의 다이렉트 콘택에 연결된 복수의 비트 라인 구조체와, 상기 주변 회로 영역에서 상기 제2 활성 영역 위에 형성된 주변 회로 게이트 구조체를 포함하고, 상기 주변 회로 게이트 구조체는 서로 다른 도핑 농도를 가지는 2 개의 도핑된 반도체층을 포함하고, 상기 복수의 다이렉트 콘택은 각각 상기 2 개의 도핑된 반도체층 중 적어도 하나의 도핑된 반도체층의 도핑 농도보다 더 낮은 도핑 농도를 가지는 콘택 반도체층을 포함한다.
본 발명의 기술적 사상에 의한 또 다른 양태에 따른 집적회로 소자는 제1 활성 영역을 포함하는 셀 어레이 영역과 제2 활성 영역을 포함하는 주변 회로 영역을 가지는 기판과, 상기 셀 어레이 영역에서 상기 제1 활성 영역에 연결되고 제1 도핑 농도를 가지는 도핑된 콘택 반도체층을 포함하는 다이렉트 콘택과, 상기 셀 어레이 영역에서 상기 기판 상에 형성되고, 상기 다이렉트 콘택의 상면에 접하며 상기 제1 도핑 농도보다 더 높은 도핑 농도를 가지는 비트 라인 반도체층을 포함하는 비트 라인 구조체와, 상기 다이렉트 콘택의 측벽 중 상기 기판과 상기 비트 라인 구조체와의 사이에 있는 제1 측벽 부분에 접하고, 도핑되지 않은 반도체로 이루어지는 다이렉트 콘택 스페이서와, 상기 다이렉트 콘택의 측벽 중 제2 측벽 부분에 접하고, 상기 비트 라인 구조체의 측벽을 덮는 절연 스페이서와, 상기 주변 회로 영역에서 상기 제2 활성 영역 위에 형성되고, 상기 제1 도핑 농도와 같거나 더 높은 도핑 농도를 가지는 제1 게이트 반도체층과 상기 제1 도핑 농도보다 더 높은 도핑 농도를 가지는 제2 게이트 반도체층을 포함하는 주변 회로 게이트 구조체를 포함한다.
본 발명의 기술적 사상에 의한 집적회로 소자에 따르면, 셀 어레이 영역에서 심(seam)이 없는 안정된 구조의 다이렉트 콘택과, 기생 커패시턴스를 억제할 수 있는 비트 라인 구조체를 제공할 수 있다. 또한, 주변회로 영역에 배치되는 주변 회로 게이트 구조체에서 원하는 도핑 농도로 제어 가능한 2 개의 게이트 반도체층을 포함함으로써, 주변 회로 트랜지스터의 일함수를 효과적으로 제어할 수 있다. 따라서, 집적회로 소자의 신뢰성을 향상시킬 수 있다.
도 1은 DRAM 소자로 이루어지는 집적회로 소자의 예시적인 구성을 설명하기 위한 블록도이다.
도 2는 본 발명의 기술적 사상에 의한 다른 실시예들에 따른 집적회로 소자의 개략적인 구성을 예시한 평면도이다.
도 3은 도 2에 예시한 메모리 셀 어레이 영역의 주요 구성들을 설명하기 위한 개략적인 평면 레이아웃이다.
도 4 내지 도 7은 각각 본 발명의 기술적 사상에 의한 실시예들에 따른 집적회로 소자를 설명하기 위한 요부(要部) 단면도들이다.
도 8a 내지 도 8p는 본 발명의 기술적 사상에 의한 실시예들에 따른 집적회로 소자의 제조 방법을 설명하기 위하여 공정 순서에 따라 도시한 단면도들이다.
도 9a 내지 도 9e는 본 발명의 기술적 사상에 의한 다른 실시예들에 따른 집적회로 소자의 제조 방법을 설명하기 위하여 공정 순서에 따라 도시한 단면도들이다.
도 10a 내지 도 10c는 본 발명의 기술적 사상에 의한 또 다른 실시예들에 따른 집적회로 소자의 제조 방법을 설명하기 위하여 공정 순서에 따라 도시한 단면도들이다.
도 11a 내지 도 11e는 본 발명의 기술적 사상에 의한 또 다른 실시예들에 따른 집적회로 소자의 제조 방법을 설명하기 위하여 공정 순서에 따라 도시한 단면도들이다.
도 12a 내지 도 12f는 본 발명의 기술적 사상에 의한 또 다른 실시예들에 따른 집적회로 소자의 제조 방법을 설명하기 위하여 공정 순서에 따라 도시한 단면도들이다.
이하, 첨부 도면을 참조하여 본 발명의 실시예들을 상세히 설명한다. 도면상의 동일한 구성요소에 대해서는 동일한 참조부호를 사용하고, 이들에 대한 중복된 설명은 생략한다.
도 1은 DRAM 소자로 이루어지는 집적회로 소자(10)의 예시적인 구성을 설명하기 위한 블록도이다.
도 1을 참조하면, 집적회로 소자(10)에서, 제1 영역(22)은 DRAM 소자의 메모리 셀 영역이고, 제2 영역(24)은 DRAM 소자의 주변 회로 영역일 수 있다. 제1 영역(22)은 메모리 셀 어레이(22A)를 포함할 수 있다. 메모리 셀 어레이(22A)에서 데이터를 저장하기 위한 복수의 메모리 셀이 로우(row) 방향과 칼럼(column) 방향으로 배열될 수 있다.
제2 영역(24)은 로우 디코더(52), 센스 앰프(54), 칼럼 디코더(56), 셀프 리프레쉬 제어 회로(58), 커맨드 디코더(60), MRS/EMRS (Mode Register Set/Extended Mode Register Set) 회로(62), 어드레스 버퍼(64), 및 데이터 입출력 회로(66)를 구비할 수 있다.
센스 앰프(54)는 메모리 셀의 데이터를 감지 증폭하고 메모리 셀로 데이터를 저장할 수 있다. 센스 앰프(54)는 메모리 셀 어레이(22A)에 포함되는 비트 라인과 상보 비트 라인 사이에 연결되는 크로스-커플드(cross-coupled) 증폭기로 구현될 수 있다.
데이터 입출력 회로(66)를 통하여 입력된 데이터(DQ)는 어드레스 신호(ADD)에 기초하여 메모리 셀 어레이(22A)에 기입되고, 어드레스 신호(ADD)에 기초하여 메모리 셀 어레이(22A)로부터 독출된 데이터(DQ)는 데이터 입출력 회로(66)를 통하여 외부로 출력될 수 있다. 데이터가 기입 또는 독출될 메모리 셀을 지정하기 위하여 어드레스 신호(ADD)가 어드레스 버퍼(64)로 입력될 수 있다. 어드레스 버퍼(64)는 외부에서 입력되는 어드레스 신호(ADD)를 일시적으로 저장할 수 있다.
로우 디코더(52)는 데이터가 입력 또는 출력될 메모리 셀과 연결된 워드 라인을 지정하기 위하여 어드레스 버퍼(64)로부터 출력된 어드레스 신호(ADD)중 로우 어드레스(row address)를 디코딩할 수 있다. 즉, 로우 디코더(52)는 데이터 기입 또는 독출 모드에서는 어드레스 버퍼(64)로부터 출력된 로우 어드레스를 디코딩하여 해당 워드 라인을 인에이블할 수 있다. 또한, 로우 디코더(52)는 셀프 리프레쉬 모드에서는 어드레스 카운터로부터 발생되는 로우 어드레스를 디코딩하여 해당 워드 라인을 인에이블할 수 있다.
칼럼 디코더(56)는 데이터가 입력 또는 출력될 메모리 셀과 연결된 비트 라인을 지정하기 위하여, 어드레스 버퍼(64)로부터 출력된 어드레스 신호(ADD) 중 칼럼 어드레스(column address)를 디코딩할 수 있다. 메모리 셀 어레이(22A)는 로우 및 칼럼 어드레스에 의해 지정된 메모리 셀로부터 데이터를 출력하거나 메모리 셀로 데이터를 기입할 수 있다.
커맨드 디코더(60)는 외부로부터 인가되는 명령 신호(CMD)를 수신하고, 이 신호들을 디코딩하여 디코딩된 명령 신호, 예를 들면 셀프 리프레쉬 진입 명령 또는 셀프 리프레쉬 종료 명령을 내부적으로 발생할 수 있다.
MRS/EMRS 회로(62)는 집적회로 소자(10)의 동작 모드를 지정하기 위한 MRS/EMRS 명령 및 어드레스 신호(ADD)에 응답하여 내부의 모드 레지스터를 설정할 수 있다.
집적회로 소자(10)는 클럭 신호를 발생하기 위한 클럭 회로, 외부로부터 인가되는 전원 전압을 수신하여 내부 전압을 생성하거나 분배하는 전원 회로 등을 더 구비할 수 있다.
셀프 리프레쉬 제어 회로(58)는 커맨드 디코더(60)에서 출력되는 명령에 응답하여 집적회로 소자(10)의 셀프 리프레쉬 동작을 제어할 수 있다. 커맨드 디코더(60)는 어드레스 카운터, 타이머 및 코어 전압 발생부를 구비할 수 있다. 상기 어드레스 카운터는 커맨드 디코더(60)로부터 출력되는 셀프 리프레쉬 진입 명령에 응답하여 셀프 리프레쉬 대상이 되는 로우 어드레스를 지정하기 위한 로우 어드레스를 발생하여 로우 디코더(52)로 인가할 수 있다. 상기 어드레스 카운터는 커맨드 디코더(60)로부터 출력되는 셀프 리프레쉬 종료 (self refresh exit) 명령에 응답하여 카운팅 동작을 중단할 수 있다.
도 2는 본 발명의 기술적 사상에 의한 다른 실시예들에 따른 집적회로 소자의 개략적인 구성을 예시한 평면도이다.
도 2를 참조하면, 집적회로 소자(70)는 복수의 제1 영역(22)을 포함한다. 복수의 제1 영역(22)은 각각 인터페이스 영역(26)을 사이에 두고 제2 영역(24)으로 포위될 수 있다. 집적회로 소자(70)에서, 복수의 제1 영역(22)은 각각 DRAM 소자의 메모리 셀 어레이 영역(MCA)이고, 제2 영역(24)은 DRAM 소자의 주변 회로 영역일 수 있다. 복수의 제1 영역(22)에서 메모리 셀 어레이 영역(MCA)은 도 1을 참조하여 설명한 메모리 셀 어레이(22A)를 포함할 수 있다.
제2 영역(24)은 서브 워드 라인 드라이버(sub-word line driver) 블록(SWD), 센스앰프 블록(S/A), 및 컨정션 블록(CJT)을 포함할 수 있다. 센스앰프 블록(S/A)에는 복수의 비트 라인 센스 앰프가 배치될 수 있다. 서브 워드 라인 드라이버 블록(SWD)과 센스앰프 블록(S/A)이 교차하는 지점에 컨정션 블록(CJT)이 배열될 수 있다. 컨정션 블록(CJT)에는 비트 라인 센스앰프를 구동하기 위한 전원 드라이버들 및 접지 드라이버들이 교대로 배치될 수 있다. 제2 영역(24)에는 인버터 체인(inverter chain), 입출력 회로 등과 같은 주변 회로가 더 형성될 수 있다.
도 3은 도 2에 예시한 메모리 셀 어레이 영역(MCA)의 주요 구성들을 설명하기 위한 개략적인 평면 레이아웃이다.
도 3을 참조하면, 메모리 셀 어레이 영역(MCA)은 복수의 셀 활성 영역(A1)을 포함할 수 있다. 복수의 셀 활성 영역(A1)은 각각 X 방향 및 Y 방향에 대하여 사선 방향으로 장축을 가지도록 배치될 수 있다.
복수의 워드 라인(WL)이 복수의 셀 활성 영역(A1)을 가로질러 X 방향을 따라 상호 평행하게 연장될 수 있다. 복수의 워드 라인(WL) 위에는 복수의 비트 라인(BL)이 Y 방향을 따라 상호 평행하게 연장될 수 있다. 복수의 비트 라인(BL)은 다이렉트 콘택(DC)을 통해 복수의 셀 활성 영역(A1)에 연결될 수 있다.
복수의 비트 라인(BL) 중 상호 인접한 2 개의 비트 라인(BL) 사이에 복수의 베리드 콘택(BC)이 형성될 수 있다. 복수의 베리드 콘택(BC)은 X 방향 및 Y 방향을 따라 일렬로 배열될 수 있다. 복수의 베리드 콘택(BC) 위에는 복수의 랜딩 패드(LP)가 형성될 수 있다. 복수의 베리드 콘택(BC) 및 복수의 랜딩 패드(LP)는 복수의 비트 라인(BL)의 상부에 형성되는 커패시터의 하부 전극(도시 생략)을 셀 활성 영역(A1)에 연결시키는 역할을 할 수 있다. 복수의 랜딩 패드(LP)는 각각 베리드 콘택(BC)과 일부 오버랩되도록 배치될 수 있다.
도 4는 본 발명의 기술적 사상에 의한 실시예들에 따른 집적회로 소자(100)를 설명하기 위한 요부(要部) 단면도이다. 도 4에는 셀 어레이 영역(CELL) 및 주변 회로 영역(CORE/PERI)의 단면 구성들이 예시되어 있다. 셀 어레이 영역(CELL)은 도 1 및 도 2를 참조하여 설명한 제1 영역(22)의 일부일 수 있다. 주변 회로 영역(CORE/PERI)은 도 1 및 도 2를 참조하여 설명한 제2 영역(24)의 일부일 수 있다. 도 4에서, 셀 어레이 영역(CELL)에는 도 3의 A - A' 선 단면 및 B - B' 선 단면을 따르는 일부 영역들의 단면 구성이 예시되어 있다.
도 4를 참조하면, 집적회로 소자(100)는 셀 어레이 영역(CELL) 및 주변 회로 영역(CORE/PERI)을 가지는 기판(110)을 포함한다. 기판(110)은 예를 들면, Si, Ge 등과 같은 반도체 원소, 또는 SiGe, SiC, GaAs, InAs, 및 InP 중에서 선택되는 적어도 하나의 화합물 반도체를 포함할 수 있다. 기판(110)은 도전 영역, 예를 들면 불순물이 도핑된 웰(well)을 포함할 수 있다.
셀 어레이 영역(CELL) 및 주변 회로 영역(CORE/PERI)에서 기판(110)에 복수의 소자 분리용 트렌치(112T)가 형성되어 있고, 복수의 소자 분리용 트렌치(112T)는 복수의 소자 분리막(112)으로 채워질 수 있다. 복수의 소자 분리막(112)에 의해 기판(110)의 셀 어레이 영역(CELL)에 복수의 셀 활성 영역(A1)이 정의되고, 주변 회로 영역(CORE/PERI)에 주변 회로 활성 영역(A2)이 정의될 수 있다.
주변 회로 영역(CORE/PERI)에 배치되는 소자 분리막(112)의 폭보다 셀 어레이 영역(CELL)에 배치되는 소자 분리막(112)의 폭이 더 작을 수 있다. 소자 분리막(112)은 실리콘 산화막, 실리콘 질화막, 또는 이들의 조합으로 이루어질 수 있다. 소자 분리막(112)은 1 종류의 절연막으로 이루어지는 단일층, 2 종류의 절연막으로 이루어지는 이중층, 또는 적어도 3 종류의 절연막들의 조합으로 이루어지는 다중층으로 구성될 수 있다. 주변 회로 영역(CORE/PERI)에서, 소자 분리막(112)은 소자 분리용 트렌치(112T)의 내벽 위에 차례로 형성된 제1 절연 라이너(112A) 및 제2 절연 라이너(112B)와, 제2 절연 라이너(112B) 위에서 소자 분리용 트렌치(112T)를 채우는 매립 절연막(112C)을 포함할 수 있다. 일부 실시예들에서, 제1 절연 라이너(112A)는 산화막으로 이루어지고, 제2 절연 라이너(112B)는 질화막으로 이루어지고, 매립 절연막(112C)은 산화막으로 이루어질 수 있다. 제1 절연 라이너(112A)를 구성하는 산화막은 MTO (medium temperature oxidation) 막, HDP (high density plasma) 산화막, 열 산화막, TEOS (tetraethylorthosilicate) 막, 또는 USG (undoped silicate glass) 막일 수 있다. 제2 절연 라이너(112B)는 실리콘 질화막일 수 있다. 매립 절연막(112C)을 구성하는 산화막은 TOSZ (tonen silazene), HDP 산화막, USG 산화막, 실리케이트 (silicate), 실록산 (siloxane), MSQ (methyl silsesquioxane), HSQ (hydrogen silsesquioxane), 폴리실라잔 (polysilazane), 또는 이들의 조합을 포함할 수 있다.
셀 어레이 영역(CELL)에서, 기판(110)에는 상호 평행하게 연장되는 복수의 워드 라인 트렌치(120T)가 형성될 수 있다. 복수의 워드 라인 트렌치(120T) 각각의 내부에 게이트 유전막(122), 워드 라인(124), 및 매몰 절연막(126)이 형성될 수 있다. 복수의 워드 라인(124)은 복수의 셀 활성 영역(A1)을 가로지르는 방향 (도 3에서 X 방향)을 따라 상호 평행하게 연장될 수 있다.
게이트 유전막(122)은 실리콘 산화막, 실리콘 질화막, 실리콘 산화질화막, ONO (oxide/nitride/oxide) 막, 또는 실리콘 산화막보다 높은 유전 상수를 가지는 고유전막 (high-k dielectric film)으로 이루어질 수 있다. 상기 고유전막은 약 10 ∼ 25의 유전 상수를 가질 수 있으며, 예를 들면 HfO2, Al2O3, HfAlO3, Ta2O3, 또는 TiO2를 포함할 수 있다.
워드 라인(124)은 게이트 라이너(124A), 하부 게이트 라인(124B), 및 상부 게이트 라인(124C)을 포함할 수 있다. 게이트 라이너(124A)는 게이트 유전막(122)에 접하고, 하부 게이트 라인(124B)은 게이트 유전막(122)으로부터 이격된 위치에서 게이트 라이너(124A) 및 상부 게이트 라인(124C)에 의해 포위될 수 있다. 일부 실시예들에서, 게이트 라이너(124A)는 TiN으로 이루어지고, 하부 게이트 라인(124B)은 W으로 이루어지고, 상부 게이트 라인(124C)은 도핑된 폴리실리콘으로 이루어질 수 있다. 워드 라인(124)은 도 3에 예시한 복수의 워드 라인(WL)을 구성할 수 있다.
매몰 절연막(126)은 실리콘 산화막, 실리콘 질화막, 실리콘 산화질화막, 또는 이들의 조합으로 이루어질 수 있다.
복수의 셀 활성 영역(A1) 중 기판(110)의 상면 부근에는 복수의 소스/드레인 영역(116)이 형성될 수 있다.
셀 어레이 영역(CELL)에서 기판(110) 상에 버퍼 절연막(130)이 형성될 수 있다. 버퍼 절연막(130)은 단일 절연막 또는 다중 절연막으로 이루어질 수 있다. 일부 실시예들에서, 버퍼 절연막(130)은 산화막, 질화막, 금속 함유 절연막, 또는 이들의 조합으로 이루어질 수 있다. 일부 실시예들에서, 상기 금속 함유 절연막은 버퍼 절연막(130)의 최상면을 구성하도록 형성될 수 있다. 예를 들면, 상기 금속 함유 절연막은 Hf 산화막, Al 산화막, 또는 Al 질화막으로 이루어질 수 있으나, 본 발명의 기술적 사상이 이들에 한정되는 것은 아니다.
셀 어레이 영역(CELL)에서 기판(110) 상에는 복수의 비트 라인 구조체(BLS)가 워드 라인(124)에 교차하는 방향 (도 3에서 Y 방향)을 따라 상호 평행하게 연장될 수 있다. 상기 복수의 비트 구조체(BLS)는 다이렉트 콘택(DC)을 통해 복수의 셀 활성 영역(A1)에 연결될 수 있다.
주변 회로 영역(CORE/PERI)에는 주변 회로 트랜지스터(PTR)가 형성될 수 있다. 주변 회로 트랜지스터(PTR)는 주변 회로 활성 영역(A2) 위에 형성된 주변 회로 게이트 구조체(PGS)를 포함할 수 있다. 주변 회로 게이트 구조체(PGS)는 기판(110) 상에 차례로 적층된 유전체층(142), 금속 함유 일함수 조절층(144), 제1 게이트 반도체층(150P), 제2 게이트 반도체층(156P), 제1 도전층(162P), 제2 도전층(164P), 및 절연 캡핑층(166P)을 포함할 수 있다. 주변 회로 게이트 구조체(PGS)에서, 제1 게이트 반도체층(150P) 및 제2 게이트 반도체층(156P)은 서로 다른 도핑 농도를 가질 수 있다. 제1 게이트 반도체층(150P) 및 제2 게이트 반도체층(156P)은 주변 회로 트랜지스터(PTR)의 일함수를 제어하는 데 이용될 수 있다.
유전체층(142)은 단일 유전체층 또는 다중 유전체층으로 이루어질 수 있다. 유전체층(142)은 실리콘 산화막, 실리콘 질화막, 실리콘 산질화막, ONO(oxide/nitride/oxide) 막, 고유전막, 또는 이들의 조합으로 이루어질 수 있다. 상기 고유전막은 실리콘 산화막보다 높은 유전 상수를 가지는 막으로서, 예를 들면 약 10 ∼ 25의 유전 상수를 가지는 금속 함유층으로 이루질 수 있다. 예를 들면, 상기 고유전막은 HfO2, Al2O3, HfAlO3, Ta2O3, 또는 TiO2 로 이루어질 수 있다.
금속 함유 일함수 조절층(144)은 금속, 도전성 금속 질화물, 도전성 금속 탄화물, 금속 원자를 포함하는 도전체, 또는 이들의 조합으로 이루어질 수 있다. 금속 함유 일함수 조절층(144)은 단일층 또는 다중층 구조를 가질 수 있다. 금속 함유 일함수 조절층(144)은 Ti, Ta, Al, Ni, Co, La, Pd, Nb, Mo, Hf, Ir, Ru, Pt, Yb, Dy, Er, Pd, TiAl, HfSiMo, TiN, WN, TaN, RuN, MoN, TiAlN, TaC, TiC, 및 TaC 중에서 선택되는 적어도 하나의 물질을 포함할 수 있다. 일부 실시예들에서, 금속 함유 일함수 조절층(144)은 TiN/TaN, Al2O3/TiN, Al/TiN, TiN/Al/TiN, TiN/TiON, Ta/TiN, TaN/TiN, La/TiN, Mg/TiN, 및 Sr/TiN 중에서 선택되는 적어도 하나의 적층 구조를 포함할 수 있다. 여기서, TiN은 TaN, TaCN, TiCN, CoN, CoCN으로 대체 가능하고, La은 LaO 또는 LaON으로 대체 가능하다. 일부 실시예들에서, 금속 함유 일함수 조절층(144)은 생략 가능하다.
일부 실시예들에서, 제1 게이트 반도체층(150P) 및 제2 게이트 반도체층(156P)은 각각 P 형 도판트 또는 N 형 도판트로 도핑된 폴리실리콘으로 이루어질 수 있다. 상기 P 형 도판트는 B, In, 또는 이들의 조합으로 이루어질 수 있다. 상기 N 형 도판트는 P, As, Sb, 또는 이들의 조합으로 이루어질 수 있다. 제1 게이트 반도체층(150P) 및 제2 게이트 반도체층(156P)은 서로 동일한 도전형의 도판트로 도핑될 수 있다. 제2 게이트 반도체층(156P)의 도핑 농도는 제1 게이트 반도체층(150P)의 도핑 농도와 같거나 다를 수 있다. 일부 실시예들에서, 제2 게이트 반도체층(156P)의 도핑 농도는 제1 게이트 반도체층(150P)의 도핑 농도보다 더 낮을 수 있다. 다른 일부 실시예들에서, 제2 게이트 반도체층(156P)의 도핑 농도는 제1 게이트 반도체층(150P)의 도핑 농도보다 더 높을 수 있다. 예를 들면, 제1 게이트 반도체층(150P)은 약 1 × 1021 cm-3 ∼ 약 9 × 1021 cm- 3 의 범위 내에서 선택되는 도핑 농도로 도핑된 폴리실리콘층으로 이루어질 수 있다. 제2 게이트 반도체층(156P)은 약 2 × 1020 cm-3 ∼ 약 9 × 1021 cm- 3 의 범위 내에서 선택되는 도핑 농도로 도핑된 폴리실리콘층으로 이루어질 수 있다.
주변 회로 게이트 구조체(PGS)에서, 제1 도전층(162P) 및 제2 도전층(164P)은 각각 TiSiN, TiN, TaN, CoN, 금속, 금속 실리사이드, 또는 이들의 조합으로 이루어질 수 있다. 상기 금속 및 상기 금속 실리사이드는 W, Mo, Au, Cu, Al, Ni, 또는 Co를 포함할 수 있다. 예를 들면, 제1 도전층(162P)은 TiSiN을 포함하고, 제2 도전층(164P)은 W을 포함할 수 있다. 절연 캡핑층(166P)은 실리콘 질화막으로 이루어질 수 있다.
집적회로 소자(100)는 주변 회로 게이트 구조체(PGS)의 양 측벽을 덮는 절연 스페이서(168)와, 주변 회로 게이트 구조체(PGS) 주위에서 기판(110)을 덮는 층간절연막(169)을 포함할 수 있다. 주변 회로 게이트 구조체(PGS), 절연 스페이서(168), 및 층간절연막(169)은 절연막(190)으로 덮일 수 있다. 일부 실시예들에서, 절연 스페이서(168)는 산화막, 질화막, 또는 이들의 조합으로 이루어질 수 있다. 절연 스페이서(168)는 단일층 또는 다중층으로 이루어질 수 있다. 층간절연막(169)은 HDP 산화막, 또는 FCVD (flowable CVD) 방법으로 형성된 실리콘 산화막으로 이루어질 수 있다. 절연막(190)은 산화막으로 이루어질 수 있다.
셀 어레이 영역(CELL)에서, 다이렉트 콘택(DC)은 주변 회로 게이트 구조체(PGS)를 구성하는 제1 게이트 반도체층(150P) 및 제2 게이트 반도체층(156P) 중 적어도 하나의 도핑 농도보다 더 낮은 도핑 농도를 가지는 콘택 반도체층으로 이루어질 수 있다. 일부 실시예들에서, 상기 콘택 반도체층은 P 형 도판트 또는 N 형 도판트로 도핑된 폴리실리콘으로 이루어질 수 있다. 일부 실시예들에서, 다이렉트 콘택(DC)은 제1 게이트 반도체층(150P) 및 제2 게이트 반도체층(156P)에 도핑된 도판트와 동일한 도전형의 도판트로 도핑될 수 있다. 예를 들면, 다이렉트 콘택(DC)은 약 1 × 1020 cm-3 ∼ 약 9 × 1020 cm- 3 의 범위 내에서 선택되는 도핑 농도로 도핑된 폴리실리콘층으로 이루어질 수 있다. 일부 실시예들에서, 다이렉트 콘택(DC), 제1 게이트 반도체층(150P), 및 제2 게이트 반도체층(156P)은 각각 도핑된 폴리실리콘으로 이루어지고, 다이렉트 콘택(DC)의 도핑 농도는 제1 게이트 반도체층(150P)의 도핑 농도보다 더 낮고, 제2 게이트 반도체층(156P)의 도핑 농도보다 더 낮을 수 있다.
집적회로 소자(100)는 셀 어레이 영역(CELL)에서 다이렉트 콘택(DC)의 측벽을 덮는 다이렉트 콘택 스페이서(152)를 더 포함할 수 있다. 다이렉트 콘택 스페이서(152)는 도핑되지 않은 폴리실리콘으로 이루어질 수 있다.
다이렉트 콘택 스페이서(152)는 다이렉트 콘택(DC)의 측벽 중 일부만 덮을 수 있다. 도 4의 B - B' 선 단면 부분에서 볼 수 있는 바와 같이, 다이렉트 콘택 스페이서(152)는 비트 라인 구조체(BLS)의 연장 방향과 평행한 방향에서 상호 반대측 양 측벽을 덮고, 비트 라인 구조체(BLS)의 연장 방향에 직교하는 방향에서 상호 반대측 양 측벽은 덮지 않을 수 있다.
셀 어레이 영역(CELL)에서, 버퍼 절연막(130)은 다이렉트 콘택(DC) 및 다이렉트 콘택 스페이서(152)가 관통하는 홀(130H)을 가질 수 있다. 다이렉트 콘택(DC) 및 다이렉트 콘택 스페이서(152)는 각각 버퍼 절연막(130)을 관통하여 기판(110) 내부까지 연장되어 기판(110)에 매립된 부분을 포함할 수 있다.
복수의 비트 라인 구조체(BLS)는 버퍼 절연막(130)을 사이에 두고 기판(110)과 이격될 수 있다. 복수의 비트 라인 구조체(BLS)는 각각 버퍼 절연막(130) 상에 차례로 적층된 비트 라인 반도체층(156C), 제1 도전층(162C), 제2 도전층(164C), 및 절연 캡핑층(166C)을 포함할 수 있다. 비트 라인 반도체층(156C), 제1 도전층(162C), 및 제2 도전층(164C)은 도 3에 예시한 비트 라인(BL)을 구성할 수 있다. 복수의 비트 라인 구조체(BLS)는 다이렉트 콘택(DC)에 연결될 수 있다.
비트 라인 반도체층(156C)은 다이렉트 콘택(DC)의 상면에 접할 수 있다. 비트 라인 반도체층(156C)은 다이렉트 콘택(DC)을 구성하는 콘택 반도체층의 도핑 농도보다 더 높은 도핑 농도를 가질 수 있다. 일부 실시예들에서, 비트 라인 반도체층(156C)은 P 형 도판트 또는 N 형 도판트로 도핑된 폴리실리콘으로 이루어질 수 있다. 비트 라인 반도체층(156C)은 다이렉트 콘택(DC)에 포함된 도판트와 동일한 도전형의 도판트로 도핑될 수 있다. 비트 라인 반도체층(156C)은 주변 회로 영역(CORE/PERI)에 형성된 제1 게이트 반도체층(150P) 및 제2 게이트 반도체층(156P)에 도핑된 도판트와 동일한 도전형의 도판트로 도핑될 수 있다. 예를 들면, 비트 라인 반도체층(156C)은 약 2 × 1020 cm-3 ∼ 약 9 × 1021 cm- 3 의 선택되는 도핑 농도로 도핑된 폴리실리콘층으로 이루어질 수 있다. 일부 실시예들에서, 비트 라인 반도체층(156C)은 주변 회로 게이트 구조체(PGS)를 구성하는 제2 게이트 반도체층(156P)의 구성 물질과 동일한 물질로 이루어질 수 있다. 예를 들면, 비트 라인 반도체층(156C) 및 제2 게이트 반도체층(156P)은 약 2 × 1020 cm-3 ∼ 약 9 × 1021 cm-3 의 범위 내에서 선택되는 동일한 도핑 농도를 가지는 도핑된 폴리실리콘층으로 이루어질 수 있다.
비트 라인 구조체(BLS)에서, 제1 도전층(162C) 및 제2 도전층(164C)은 각각 TiSiN, TiN, TaN, CoN, 금속, 금속 실리사이드, 또는 이들의 조합으로 이루어질 수 있다. 상기 금속 및 상기 금속 실리사이드는 W, Mo, Au, Cu, Al, Ni, 또는 Co를 포함할 수 있다. 예를 들면, 제1 도전층(162C)은 TiSiN을 포함하고, 제2 도전층(164C)은 W을 포함할 수 있다. 절연 캡핑층(166C)은 실리콘 질화막으로 이루어질 수 있다.
도 4에서, 복수의 비트 라인 구조체(BLS)가 3 개의 도전층, 즉 비트 라인 반도체층(156C), 제1 도전층(162C), 및 제2 도전층(164C)을 포함하는 것으로 예시하였으나, 본 발명의 기술적 사상은 이에 한정되지 않는다. 예를 들면, 비트 라인 구조체(BLS)는 단일 도전층, 이중 도전층, 또는 4 개 이상의 도전층의 적층 구조로 이루어질 수도 있다.
복수의 비트 라인 구조체(BLS)는 절연 패턴(170)으로 덮일 수 있다. 절연 패턴(170)은 실리콘 질화막으로 이루어질 수 있다. 비트 라인 구조체(BLS) 및 절연 패턴(170) 각각의 양 측벽은 절연 스페이서(172)로 덮일 수 있다. 절연 스페이서(172)는 산화막, 질화막, 에어 스페이서(air spacer), 또는 이들의 조합으로 이루어질 수 있다. 상기 에어 스페이서는 대기 또는 집적회로 소자(100)의 제조 공정 중에 존재할 수 있는 다른 가스들을 포함할 수 있다.
셀 어레이 영역(CELL)에서, 복수의 비트 라인 구조체(BLS) 각각의 사이에 복수의 베리드 콘택 구조체(BCS)가 배치될 수 있다. 복수의 베리드 콘택 구조체(BCS)는 복수의 리세스(RC)를 채우면서 셀 활성 영역(A1) 위에 차례로 적층된 매립 도전층(182), 금속 실리사이드막(184), 도전성 배리어막(186), 및 도전층(188)을 포함할 수 있다. 매립 도전층(182), 금속 실리사이드막(184), 도전성 배리어막(186), 및 도전층(188)의 하측 일부는 도 3에 예시한 베리드 콘택(BC)을 구성할 수 있다. 또한, 도전층(188)의 상측 일부, 즉, 도전층(188) 중 비트 라인 구조체(BLS)의 상면 위에서 연장되는 부분은 도 3을 참조하여 설명한 복수의 랜딩 패드(LP)를 구성할 수 있다. 매립 도전층(182)은 불순물이 도핑된 반도체 물질, 금속, 도전성 금속 질화물, 금속 실리사이드, 또는 이들의 조합으로 이루어질 수 있다. 금속 실리사이드막(184)은 코발트 실리사이드, 니켈 실리사이드, 또는 망간 실리사이드로 이루어질 수 있다. 일부 실시예들에서, 금속 실리사이드막(184)은 생략 가능하다. 도전성 배리어막(186)은 Ti/TiN 적층 구조로 이루어질 수 있다. 도전층(188)은 도핑된 폴리실리콘, 금속, 금속 실리사이드, 도전성 금속 질화물, 또는 이들의 조합으로 이루어질 수 있다. 예를 들면, 도전층(188)은 텅스텐(W)을 포함할 수 있다. 복수의 베리드 콘택 구조체(BCS)는 절연막(190)에 의해 상호 전기적으로 절연될 수 있다.
셀 어레이 영역(CELL)에서 복수의 다이렉트 콘택(DC)은 각각 절연 스페이서(172)로 덮이는 측벽 부분을 가질 수 있다. 도 4의 A - A' 선 단면 부분에서 볼 수 있는 바와 같이, 절연 스페이서(172)는 다이렉트 콘택(DC)의 측벽 중 베리드 콘택 구조체(BCS)의 매립 도전층(182)에 대면하는 측벽 부분을 덮을 수 있다. 복수의 다이렉트 콘택(DC)은 각각 도 4의 B - B' 선 단면 부분에서 볼 수 있는 바와 같이 다이렉트 콘택 스페이서(152)에 접하는 측벽 부분과, 도 4의 A - A' 선 단면 부분에서 볼 수 있는 바와 같이 절연 스페이서(172)에 접하는 측벽 부분을 포함할 수 있다.
셀 어레이 영역(CELL)에서, 절연막(190) 위에는 복수의 도전층(188)에 전기적으로 연결 가능한 복수의 커패시터 하부 전극이 형성될 수 있다.
도 5는 본 발명의 기술적 사상에 의한 다른 실시예들에 따른 집적회로 소자(200)를 설명하기 위한 요부 단면도이다. 도 5에서, 도 4에서와 동일한 참조 부호는 동일 부재를 나타내며, 여기서는 이들에 대한 중복 설명을 생략한다.
도 5를 참조하면, 집적회로 소자(200)는 도 4에 예시한 집적회로 소자(100)와 대체로 동일한 구성을 가진다. 단, 집적회로 소자(200)는 셀 어레이 영역(CELL)에서 버퍼 절연막(130)과 비트 라인 구조체(BLS)와의 사이에 개재된 반도체 산화막(150B)을 더 포함한다.
셀 어레이 영역(CELL)에서, 다이렉트 콘택(DC), 다이렉트 콘택 스페이서(152), 및 절연 스페이서(172)는 각각 반도체 산화막(150B) 및 버퍼 절연막(130)을 관통하여 기판(110) 내부까지 연장되어 기판(110)에 매립된 부분을 포함할 수 있다.
반도체 산화막(150B)은 도핑된 실리콘 산화막으로 이루어질 수 있다. 일부 실시예들에서, 반도체 산화막(150B)은 P 형 도판트인 B, In, 또는 이들의 조합으로 이루어지는 도판트를 포함하는 실리콘 산화막으로 이루어질 수 있다. 다른 일부 실시예들에서, 반도체 산화막(150B)은 N 형 도판트인 P, As, Sb, 또는 이들의 조합으로 이루어지는 도판트를 포함하는 실리콘 산화막으로 이루어질 수 있다.
도 5의 B - B' 선 단면 부분에서 볼 수 있는 바와 같이, 복수의 다이렉트 콘택 홀(DCH)의 입구 부분은 버퍼 절연막(130) 및 반도체 산화막(150B)에 의해 한정될 수 있으며, 복수의 다이렉트 콘택 스페이서(152)는 버퍼 절연막(130)의 측벽과 반도체 산화막(150B)의 측벽을 덮도록 형성될 수 있다. 셀 어레이 영역(CELL)에서 복수의 비트 라인 구조체(BLS)는 반도체 산화막(150B) 위에 형성될 수 있다. 이에 따라, 버퍼 절연막(130)과 복수의 비트 라인 구조체(BLS)와의 사이에 반도체 산화막(150B)이 개재된 구조가 얻어질 수 있다. 복수의 비트 라인 구조체(BLS) 중 비트 라인 반도체층(156C)은 반도체 산화막(150B)과 접할 수 있다.
도 6은 본 발명의 기술적 사상에 의한 또 다른 실시예들에 따른 집적회로 소자(300)를 설명하기 위한 요부 단면도이다. 도 6에서, 도 4에서와 동일한 참조 부호는 동일 부재를 나타내며, 여기서는 이들에 대한 중복 설명을 생략한다.
도 6을 참조하면, 집적회로 소자(300)는 도 4에 예시한 집적회로 소자(100)와 대체로 동일한 구성을 가진다. 단, 집적회로 소자(300)의 주변 회로 영역(CORE/PERI)에서, 주변 회로 트랜지스터(PTR)를 구성하는 주변 회로 게이트 구조체(PGS)는 기판(110) 상에 차례로 적층된 유전체층(142), 금속 함유 일함수 조절층(144), 제1 게이트 반도체층(154P), 제2 게이트 반도체층(156P), 제1 도전층(162P), 제2 도전층(164P), 및 절연 캡핑층(166P)을 포함할 수 있다.
주변회로 게이트 구조체(PGS)에서 제1 게이트 반도체층(154P) 및 제2 게이트 반도체층(156P)은 주변 회로 트랜지스터(PTR)의 일함수를 제어하는 데 이용될 수 있다. 제1 게이트 반도체층(154P)은 셀 어레이 영역(CELL)에 있는 복수의 다이렉트 콘택(DC)을 구성하는 콘택 반도체층과 동일한 도핑 농도를 가질 수 있다. 일부 실시예들에서, 복수의 다이렉트 콘택(DC) 및 제1 게이트 반도체층(154P)은 각각 약 1 × 1020 cm-3 ∼ 약 9 × 1020 cm-3 의 범위 내에서 선택되는 도핑 농도로 도핑된 폴리실리콘층으로 이루어질 수 있다.
도 7은 본 발명의 기술적 사상에 의한 또 다른 실시예들에 따른 집적회로 소자(400)를 설명하기 위한 요부 단면도이다. 도 7에서, 도 4에서와 동일한 참조 부호는 동일 부재를 나타내며, 여기서는 이들에 대한 중복 설명을 생략한다.
도 7을 참조하면, 집적회로 소자(400)는 도 4에 예시한 집적회로 소자(100)와 대체로 동일한 구성을 가진다. 단, 집적회로 소자(400)에서, 기판(110)은 셀 어레이 영역(CELL)과 주변 회로 영역(CORE/PERI)과의 사이에 있는 인터페이스 영역(INTERFACE)을 더 포함한다. 버퍼 절연막(130)은 기판(110) 상에서 셀 어레이 영역(CELL)으로부터 인터페이스 영역(INTERFACE)까지 연장되어 있다. 인터페이스 영역(INTERFACE)에서 버퍼 절연막(130)의 말단부(130T)는 소자 분리막(112)의 상면 위에 언더컷(undercut) 영역(UA)을 한정하도록 소자 분리막(112)의 상면을 덮을 수 있다. 언더컷 영역(UA)은 매립 절연 패턴(132)으로 채워질 수 있다. 인터페이스 영역(INTERFACE)에서, 버퍼 절연막(130)의 말단부(130T) 및 매립 절연 패턴(132)은 층간절연막(169)으로 덮일 수 있다.
도 4 내지 도 7을 참조하여 설명한 집적회로 소자(100, 200, 300, 400)에 따르면, 셀 어레이 영역(CELL)에서 심(seam)이 없는 안정된 구조의 다이렉트 콘택(DC)을 제공할 수 있으며, 낮아진 두께의 비트 라인 반도체층(156C)을 구비함으로써 기생 커패시턴스를 억제할 수 있는 비트 라인 구조체(BLS)를 제공할 수 있다. 또한, 주변회로 영역(CORE/PERI)에 배치되는 주변 회로 게이트 구조체(PGS)에서 원하는 도핑 농도로 제어 가능한 2 개의 게이트 반도체층, 즉 제1 게이트 반도체층(150P) 및 제2 게이트 반도체층(156P), 또는 제1 게이트 반도체층(154P) 및 제2 게이트 반도체층(156P)을 포함하고, 이들 각각의 도핑 농도를 독립적으로 제어함으로써, 주변 회로 트랜지스터(PTR)의 일함수를 효과적으로 제어할 수 있다. 따라서, 집적회로 소자(100, 200, 300, 400)의 신뢰성을 향상시킬 수 있다.
도 8a 내지 도 8p는 본 발명의 기술적 사상에 의한 실시예들에 따른 집적회로 소자의 제조 방법을 설명하기 위하여 공정 순서에 따라 도시한 단면도들이다. 도 8a 내지 도 8p를 참조하여 도 4에 예시한 집적회로 소자(100)의 예시적인 제조 방법에 대하여 설명한다. 도 8a 내지 도 8p에 있어서, 도 4에서와 동일한 참조 부호는 동일 부재를 나타내며, 여기서는 이들에 대한 중복 설명을 생략한다.
도 8a를 참조하면, 기판(110)에 복수의 소자 분리용 트렌치(112T)과, 복수의 소자 분리용 트렌치(112T)를 채우는 복수의 소자 분리막(112)을 형성하여, 셀 어레이 영역(CELL)에 복수의 셀 활성 영역(A1)을 정의하고, 주변 회로 영역(CORE/PERI)에 주변 회로 활성 영역(A2)을 정의한다.
셀 어레이 영역(CELL)에서 기판(110)에 상호 평행하게 연장되는 복수의 워드 라인 트렌치(120T)를 형성한 후, 복수의 워드 라인 트렌치(120T) 각각의 내부에 게이트 유전막(122), 워드 라인(124), 및 매몰 절연막(126)을 차례로 형성한다.
복수의 셀 활성 영역(A1) 중 복수의 워드 라인(124)의 양측 부분들에 불순물 이온을 주입하여 복수의 셀 활성 영역(A1)의 상면에 복수의 소스/드레인 영역(116)을 형성한다. 일부 실시예들에서, 소스/드레인 영역(116)은 복수의 워드 라인(124)을 형성하기 전에 형성될 수도 있다.
도 8b를 참조하면, 셀 어레이 영역(CELL)에서는 기판(110) 상에 버퍼 절연막(130)을 형성하고, 주변 회로 영역(CORE/PERI)에서는 기판(110) 상에 유전체층(142) 및 금속 함유 일함수 조절층(144)을 순차적으로 형성한다. 일부 실시예들에서, 금속 함유 일함수 조절층(144)의 형성 공정은 생략 가능하다. 버퍼 절연막(130), 유전체층(142), 및 금속 함유 일함수 조절층(144)은 각각 CVD 또는 ALD 공정에 의해 형성될 수 있으며, 이들의 형성 순서는 특별히 제한되지 않는다.
도 8c를 참조하면, 셀 어레이 영역(CELL) 및 주변 회로 영역(CORE/PERI)에서 기판(110) 상에 제1 도핑된 반도체층(150) 및 보호막(PL)을 차례로 형성한 후, 주변 회로 영역(CORE/PERI)에서 보호막(PL)을 덮는 제1 마스크 패턴(M11)을 형성한다. 셀 어레이 영역(CELL)에서는 보호막(PL)이 노출될 수 있다.
제1 도핑된 반도체층(150)은 P 형 도판트 또는 N 형 도판트로 도핑된 폴리실리콘으로 이루어질 수 있다. 상기 P 형 도판트는 B, In, 또는 이들의 조합으로 이루어질 수 있다. 상기 N 형 도판트는 P, As, Sb, 또는 이들의 조합으로 이루어질 수 있다. 예를 들면, 제1 도핑된 반도체층(150)은 약 1 × 1021 cm-3 ∼ 약 9 × 1021 cm-3 의 제1 도핑 농도로 도핑될 수 있다.
보호막(PL)은 제1 도핑된 반도체층(150) 중 주변 회로 영역(CORE/PERI)에 있는 부분을 보호하는 역할을 할 수 있다. 보호막(PL)은 산화막, 질화막, 또는 이들의 조합으로 이루어질 수 있으나, 상기 예시한 바에 한정되는 것은 아니다. 제1 마스크 패턴(M11)은 포토레지스트 패턴으로 이루어질 수 있다.
도 8d를 참조하면, 제1 마스크 패턴(M11)을 식각 마스크로 이용하여 셀 어레이 영역(CELL)에서 보호막(PL) 및 제1 도핑된 반도체층(150)을 이방성 식각에 의해 제거하여 셀 어레이 영역(CELL)에서 버퍼 절연막(130)을 노출시킨다.
그 후, 주변 회로 영역(CORE/PERI)에서 보호막(PL) 위에 남아 있는 제1 마스크 패턴(M11)을 제거한다. 제1 마스크 패턴(M11)을 제거하기 위하여 애싱(ashing) 및 스트립(strip) 공정을 이용할 수 있다.
도 8e를 참조하면, 셀 어레이 영역(CELL)에서 셀 활성 영역(A1)을 노출시키는 복수의 다이렉트 콘택 홀(DCH)을 형성한다.
일부 실시예들에서, 복수의 다이렉트 콘택 홀(DCH)을 형성하기 위하여, 셀 어레이 영역(CELL) 및 주변 회로 영역(CORE/PERI)에서 기판(110) 상에 제2 마스크 패턴(M12)을 형성하고, 제2 마스크 패턴(M12)을 식각 마스크로 이용하여 셀 어레이 영역(CELL)에서 버퍼 절연막(130)의 일부를 식각하여 버퍼 절연막(130)을 관통하는 복수의 홀(130H)을 형성하고, 복수의 홀(130H)을 통해 기판(110)의 일부와 소자 분리막(112)의 일부를 식각할 수 있다. 일부 실시예들에서, 제2 마스크 패턴(M12)은 ACL (amorphous carbon layer)로 이루어질 수 있다.
도 8f를 참조하면, 도 8e의 결과물로부터 제2 마스크 패턴(M12)을 제거하여 셀 어레이 영역(CELL)에서 버퍼 절연막(130)의 상면을 노출시키고 주변 회로 영역(CORE/PERI)에서 보호막(PL)을 노출시킨 후, 셀 어레이 영역(CELL)에서 버퍼 절연막(130)에 형성된 복수의 홀(130H)의 내부 측벽과 복수의 다이렉트 콘택 홀(DCH)의 내부 측벽을 덮는 복수의 다이렉트 콘택 스페이서(152)를 형성한다. 제2 마스크 패턴(M12)을 제거하기 위하여 애싱 및 스트립 공정을 이용할 수 있다.
다이렉트 콘택 스페이서(152)는 도핑되지 않은 폴리실리콘(undoped polysilicon)으로 이루어질 수 있다. 다이렉트 콘택 스페이서(152)를 형성하기 위하여, 버퍼 절연막(130)에 형성된 복수의 홀(130H)의 내부 측벽과 복수의 다이렉트 콘택 홀(DCH)의 내부 측벽을 덮는 도핑되지 않은 폴리실리콘 라이너를 형성한 후, 상기 도핑되지 않은 폴리실리콘 라이너를 에치백하여 상기 도핑되지 않은 폴리실리콘 라이너 중 복수의 홀(130H)의 내부 측벽과 복수의 다이렉트 콘택 홀(DCH)의 내부 측벽을 덮는 부분만 남도록 할 수 있다. 복수의 다이렉트 콘택 스페이서(152)가 형성된 후, 셀 어레이 영역(CELL)에서 복수의 다이렉트 콘택 홀(DCH)을 통해 셀 활성 영역(A1)이 노출될 수 있다. 일부 실시예들에서, 도 8f를 참조하여 설명한 다이렉트 콘택 스페이서(152) 형성 공정은 생략 가능하다.
복수의 다이렉트 콘택 스페이서(152)를 형성하는 동안, 주변 회로 영역(CORE/PERI)에서 보호막(PL)은 제1 도핑된 반도체층(150)이 손상되는 것을 방지하는 역할을 할 수 있다.
도 8g를 참조하면, 주변 회로 영역(CORE/PERI)에서 보호막(PL)이 제1 도핑된 반도체층(150)을 덮고 있는 상태에서 셀 어레이 영역(CELL) 및 주변 회로 영역(CORE/PERI)에서 기판(110) 상에 제2 도핑된 반도체층(154)을 형성한다. 제2 도핑된 반도체층(154)은 셀 어레이 영역(CELL)에 있는 복수의 다이렉트 콘택 홀(DCH)을 채우기에 충분한 두께로 형성될 수 있다.
제2 도핑된 반도체층(154)은 P 형 도판트 또는 N 형 도판트로 도핑된 폴리실리콘으로 이루어질 수 있다. 일부 실시예들에서, 제2 도핑된 반도체층(154)은 제1 도핑된 반도체층(150)과 동일한 도전형의 도판트로 도핑될 수 있다. 다른 일부 실시예들에서, 제2 도핑된 반도체층(154)은 제1 도핑된 반도체층(150)과 다른 도전형의 도판트로 도핑될 수 있다.
제2 도핑된 반도체층(154)은 주변 회로 영역(CORE/PERI)에 형성된 제1 도핑된 반도체층(150)보다 더 낮은 도핑 농도로 도핑된 반도체로 이루어질 수 있다. 예를 들면, 제2 도핑된 반도체층(154)은 약 1 × 1020 cm-3 ∼ 약 9 × 1020 cm- 3 의 범위 내에서 선택되는 제2 도핑 농도로 도핑될 수 있다.
비교예로서, 제2 도핑된 반도체층(154)의 도핑 농도가 주변 회로 영역(CORE/PERI)에 형성된 제1 도핑된 반도체층(150)의 도핑 농도와 같거나 더 큰 경우, 제1 도핑된 반도체층(150)의 비교적 높은 도핑 농도로 인해 후속 공정에서 형성되는 복수의 다이렉트 콘택(DC)(도 8h 참조)의 저항을 더 낮출 수는 있으나, 제2 도핑된 반도체층(154) 형성을 위한 증착 공정에서 제2 도핑된 반도체층(154)의 비교적 높은 도핑 농도로 인해 제2 도핑된 반도체층(154)이 기판(110) 상에 컨포멀하게 증착되는 특성이 증가할 수 있다. 그 결과, 복수의 다이렉트 콘택 홀(DCH)과 같이 좁은 공간을 채우도록 제2 도핑된 반도체층(154)을 형성한 후 얻어진 증착 결과물에서 복수의 다이렉트 콘택 홀(DCH) 내에 심(seam)이 남게 될 수 있다. 복수의 다이렉트 콘택 홀(DCH) 내에 심이 남아 있는 상태로 복수의 다이렉트 콘택(DC)(도 8h 참조)을 형성하면 복수의 다이렉트 콘택(DC)의 전기적 특성이 열화될 수 있다.
그러나, 본 발명의 기술적 사상에 의하면, 복수의 다이렉트 콘택 홀(DCH) 내에 비교적 낮은 도핑 농도를 가지는 제2 도핑된 반도체층(154)을 형성함으로써, 비교적 좁은 공간인 다이렉트 콘택 홀(DCH) 내부에 제2 도핑된 반도체층(154)의 심(seam)이 남게 되는 일 없이 다이렉트 콘택 홀(DCH) 내부를 제2 도핑된 반도체층(154)으로 매립할 수 있다.
도 8h를 참조하면, 셀 어레이 영역(CELL) 및 주변 회로 영역(CORE/PERI)에서 버퍼 절연막(130)의 상면이 노출되도록 제2 도핑된 반도체층(154)(도 8g 참조)을 에치백하여, 복수의 다이렉트 콘택(DC)을 형성한다.
제2 도핑된 반도체층(154)을 에치백하는 동안, 보호막(PL)은 제1 도핑된 반도체층(150)이 손상되는 것을 방지하는 역할을 할 수 있다.
도 8i를 참조하면, 도 8h의 결과물에서 보호막(PL)을 제거하여, 주변 회로 영역(CORE/PERI)에서 제1 도핑된 반도체층(150)을 노출시킨다. 보호막(PL)을 제거하기 위하여 습식 식각 공정을 이용할 수 있다.
도 8j를 참조하면, 셀 어레이 영역(CELL) 및 주변 회로 영역(CORE/PERI)에서 기판(110) 상에 제3 도핑된 반도체층(156)을 형성한다.
제3 도핑된 반도체층(156)은 P 형 도판트 또는 N 형 도판트로 도핑된 폴리실리콘으로 이루어질 수 있다. 상기 P 형 도판트는 B, In, 또는 이들의 조합으로 이루어질 수 있다. 상기 N 형 도판트는 P, As, Sb, 또는 이들의 조합으로 이루어질 수 있다. 일부 실시예들에서, 제3 도핑된 반도체층(156)은 복수의 다이렉트 콘택(DC)을 구성하는 제2 도핑된 반도체층(154)의 도핑 농도보다 더 높은 도핑 농도로 도핑된 반도체로 이루어질 수 있다. 일부 실시예들에서, 제3 도핑된 반도체층(156)은 예를 들면 약 2 × 1020 cm-3 ∼ 약 9 × 1021 cm- 3 의 범위 내에서 선택되는 제3 도핑 농도로 도핑될 수 있다. 상기 제3 도핑 농도는 제1 도핑된 반도체층(150)의 제1 도핑 농도와 같거나 다를 수 있다. 일부 실시예들에서, 상기 제3 도핑 농도는 상기 제1 도핑 농도보다 더 낮을 수 있다. 다른 일부 실시예들에서, 상기 제3 도핑 농도는 상기 제1 도핑 농도보다 더 높을 수 있다.
주변 회로 영역(CORE/PERI)에서 제3 도핑된 반도체층(156)의 두께(D12)는 제1 도핑된 반도체층(150)의 두께(D11)보다 더 작을 수 있으나, 이에 한정되는 것은 아니다. 제1 도핑된 반도체층(150) 및 제3 도핑된 반도체층(156) 중 주변 회로 영역(CORE/PERI)에만 남게 되는 제1 도핑된 반도체층(150)의 두께(D11)보다 주변 회로 영역(CORE/PERI) 및 셀 어레이 영역(CELL)에 남게 되는 제3 도핑된 반도체층(156)의 두께(D12)를 더 작게 형성함으로써, 후속 공정에서 셀 어레이 영역(CELL)에 제3 도핑된 반도체층(156)을 포함하는 복수의 비트 라인 구조체(BLS)(도 4 참조)를 형성하였을 때 복수의 비트 라인 구조체(BLS) 중 도전층들의 두께를 낮추는 데 기여할 수 있다. 그 결과, 복수의 비트 라인 구조체(BLS) 각각의 사이에 발생될 수 있는 원하지 않는 기생 커패시턴스를 억제할 수 있다.
셀 어레이 영역(CELL)에서 제3 도핑된 반도체층(156)은 버퍼 절연막(130) 및 복수의 다이렉트 콘택(DC)에 직접 접하도록 형성될 수 있다. 주변 회로 영역(CORE/PERI)에서 제3 도핑된 반도체층(156)은 제1 도핑된 반도체층(150)에 직접 접하도록 형성될 수 있다.
도 8k를 참조하면, 셀 어레이 영역(CELL) 및 주변 회로 영역(CORE/PERI)에서 제3 도핑된 반도체층(156) 상에 제1 도전층(162), 제2 도전층(164), 및 절연 캡핑층(166)을 차례로 형성한다.
일부 실시예들에서, 제1 도전층(162) 및 제2 도전층(164)은 각각 TiSiN, TiN, TaN, CoN, 금속, 금속 실리사이드, 또는 이들의 조합으로 이루어질 수 있다. 상기 금속 및 상기 금속 실리사이드는 각각 W, Mo, Au, Cu, Al, Ni, 또는 Co를 포함할 수 있다. 예를 들면, 제1 도전층(162)은 TiSiN을 포함하고, 제2 도전층(164)은 W을 포함할 수 있다. 절연 캡핑층(166)은 실리콘 질화막으로 이루어질 수 있다.
도 8l을 참조하면, 셀 어레이 영역(CELL)이 마스크 패턴(도시 생략)으로 보호되고 있는 상태에서, 주변 회로 영역(CORE/PERI)에서 유전체층(142), 금속 함유 일함수 조절층(144), 제1 도핑된 반도체층(150), 제3 도핑된 반도체층(156), 제1 도전층(162), 제2 도전층(164), 및 절연 캡핑층(166)으로 이루어지는 주변 회로 적층 구조물을 식각하여 주변 회로 영역(CORE/PERI)에 주변 회로 게이트 구조체(PGS)를 형성한다. 제1 도핑된 반도체층(150) 중 주변 회로 게이트 구조체(PGS)에 남아 있는 부분은 제1 게이트 반도체층(150P)으로 칭해지고, 제3 도핑된 반도체층(156) 중 주변 회로 게이트 구조체(PGS)에 남아 있는 부분은 제2 게이트 반도체층(156P)으로 칭해질 수 있다. 제1 도전층(162), 제2 도전층(164), 및 절연 캡핑층(166) 중 주변 회로 게이트 구조체(PGS)에 남아 있는 부분들은 각각 제1 도전층(162P), 제2 도전층(164P), 및 절연 캡핑층(166P)으로 칭해질 수 있다.
주변 회로 게이트 구조체(PGS)의 양 측벽을 덮는 절연 스페이서(168)를 형성한 후, 층간절연막(169)을 형성할 수 있다.
도 8m을 참조하면, 기판(110) 상에 절연 패턴(170)을 형성한다. 절연 패턴(170)에 의해 주변 회로 영역(CORE/PERI)에서는 주변 회로 게이트 구조체(PGS)가 보호될 수 있다. 셀 어레이 영역(CELL)에서는 절연 패턴(170)을 통해 절연 캡핑층(166)의 상면이 일부 노출될 수 있다. 절연 패턴(170)은 실리콘 질화막으로 이루어질 수 있다.
도 8n을 참조하면, 절연 패턴(170)을 식각 마스크로 이용하여, 셀 어레이 영역(CELL)에서 다이렉트 콘택 스페이서(152), 다이렉트 콘택(DC), 제3 도핑된 반도체층(156), 제1 도전층(162), 제2 도전층(164), 및 절연 캡핑층(166)으로 이루어지는 셀 적층 구조물을 식각하여, 셀 어레이 영역(CELL)에 상호 평행하게 연장되는 복수의 비트 라인 구조체(BLS)를 형성한다. 제3 도핑된 반도체층(156) 중 복수의 비트 라인 구조체(BLS)에 남아 있는 부분은 비트 라인 반도체층(156C)으로 칭해질 수 있다. 제1 도전층(162), 제2 도전층(164), 및 절연 캡핑층(166) 중 복수의 비트 라인 구조체(BLS)에 남아 있는 부분들은 각각 제1 도전층(162C), 제2 도전층(164C), 및 절연 캡핑층(166C)로 칭해질 수 있다.
복수의 비트 라인 구조체(BLS)를 형성하기 위하여 상기 셀 적층 구조물을 식각하는 동안, 절연 패턴(170)의 일부가 소모되어 절연 패턴(170)의 높이가 낮아질 수 있다.
도 8o를 참조하면, 셀 어레이 영역(CELL)에서 복수의 비트 라인 구조체(BLS) 각각의 양 측벽을 덮는 복수의 절연 스페이서(172)를 형성하고, 복수의 절연 스페이서(172)를 통해 노출되는 기판(110)의 일부와 소자 분리막(112)의 일부를 식각하여 복수의 셀 활성 영역(A1)을 노출시키는 복수의 리세스(RC)를 형성한다. 복수의 리세스(RC)는 각각 이웃하는 2 개의 비트 라인 구조체(BLS) 사이에서 한 쌍의 절연 스페이서(172)에 의해 폭이 한정되는 베리드 콘택홀(BCH)과 연통된다.
일부 실시예들에서, 복수의 비트 라인 구조체(BLS)를 덮는 스페이서 절연막을 형성하고, 상기 스페이서 절연막을 에치백하여 복수의 절연 스페이서(172)를 형성하고, 절연 패턴(170) 및 복수의 절연 스페이서(172)를 식각 마스크로 이용하여 기판(110)의 일부 및 소자 분리막(112)의 일부를 식각하여 복수의 리세스(RC)를 형성할 수 있다.
도 8p를 참조하면, 복수의 비트 라인 구조체(BLS) 각각의 사이에서 복수의 리세스(RC)를 채우면서 복수의 베리드 콘택홀(BCH)의 일부를 채우는 매립 도전층(182)과, 매립 도전층(182) 상에 차례로 적층되는 금속 실리사이드막(184), 도전성 배리어막(186), 및 도전층(188)을 포함하는 베리드 콘택 구조체(BCS)를 형성한다. 도전성 배리어막(186) 및 도전층(188) 주위에 절연막(190)을 형성하여 복수의 베리드 콘택 구조체(BCS)를 상호 전기적으로 절연시킬 수 있다.
셀 어레이 영역(CELL)에서 복수의 도전성 배리어막(186) 및 복수의 도전층(188)을 형성하는 동안, 주변 회로 영역(CORE/PERI)에서도 주변 회로 활성 영역(A2)에 전기적으로 연결 가능한 콘택 플러그들(도시 생략)을 형성할 수 있다.
셀 어레이 영역(CELL)에서, 절연막(190) 위에 복수의 도전층(188)에 전기적으로 연결 가능한 복수의 커패시터 하부 전극을 형성할 수 있다.
도 9a 내지 도 9e는 본 발명의 기술적 사상에 의한 다른 실시예들에 따른 집적회로 소자의 제조 방법을 설명하기 위하여 공정 순서에 따라 도시한 단면도들이다. 도 9a 내지 도 9e를 참조하여 도 4에 예시한 집적회로 소자(100)의 예시적인 다른 제조 방법에 대하여 설명한다. 도 9a 내지 도 9e에 있어서, 도 8a 내지 도 8p에서와 동일한 참조 부호는 동일 부재를 나타내며, 여기서는 이들에 대한 중복 설명을 생략한다.
도 9a를 참조하면, 도 8a 내지 도 8c를 참조하여 설명한 바와 같은 방법으로 셀 어레이 영역(CELL) 및 주변 회로 영역(CORE/PERI)에서 기판(110) 상에 제1 도핑된 반도체층(150) 및 보호막(PL)을 형성하고, 주변 회로 영역(CORE/PERI)에서 보호막(PL)을 덮는 제1 마스크 패턴(M11)을 형성하고, 도 8d를 참조하여 설명한 바와 유사한 방법으로, 제1 마스크 패턴(M11)을 식각 마스크로 이용하여 셀 어레이 영역(CELL)에서 보호막(PL)을 제거하여 제1 도핑된 반도체층(150)을 노출시킨다. 보호막(PL)을 제거하는 동안 과도 식각에 의해 셀 어레이 영역(CELL)에서 제1 도핑된 반도체층(150)의 일부가 식각될 수 있다. 그 결과, 주변 회로 영역(CORE/PERI)에 있는 제1 도핑된 반도체층(150)의 두께(D21)보다 셀 어레이 영역(CELL)에 있는 제1 도핑된 반도체층(150)의 두께(D22)가 더 작아질 수 있다.
도 9b를 참조하면, 주변 회로 영역(CORE/PERI)에서 보호막(PL) 위에 남아 있는 제1 마스크 패턴(M11)(도 9a 참조)을 제거한 후, 도 8e를 참조하여 설명한 바와 유사한 방법으로 셀 어레이 영역(CELL)에서 셀 활성 영역(A1)을 노출시키는 복수의 다이렉트 콘택 홀(DCH)을 형성한다.
복수의 다이렉트 콘택 홀(DCH)을 형성하기 위하여, 셀 어레이 영역(CELL)에 있는 제1 도핑된 반도체층(150)과, 주변 회로 영역(CORE/PERI)에 있는 보호막(PL)을 덮는 제2 마스크 패턴(M12)을 형성하고, 제2 마스크 패턴(M12)을 식각 마스크로 이용하여 셀 어레이 영역(CELL)에서 제1 도핑된 반도체층(150), 버퍼 절연막(130), 기판(110), 및 소자 분리막(112) 각각의 일부를 식각할 수 있다.
도 9c를 참조하면, 도 8f를 참조하여 설명한 바와 유사한 방법으로 제2 마스크 패턴(M12)을 제거한 후, 셀 어레이 영역(CELL)에서 복수의 다이렉트 콘택 스페이서(152)를 형성한다. 복수의 다이렉트 콘택 스페이서(152)는 복수의 다이렉트 콘택 홀(DCH)의 내부 측벽과, 버퍼 절연막(130)에 형성된 복수의 홀(130H)의 내부 측벽과, 셀 어레이 영역(CELL)에 남아 있는 제1 도핑된 반도체층(150)의 측벽을 덮도록 형성될 수 있다.
도 9d를 참조하면, 도 8g를 참조하여 설명한 바와 유사한 방법으로, 주변 회로 영역(CORE/PERI)에서 제1 도핑된 반도체층(150)을 보호막(PL)이 덮고 있는 상태에서, 셀 어레이 영역(CELL)에 제2 도핑된 반도체층(154)을 형성한다.
도 9e를 참조하면, 도 8h를 참조하여 설명한 바와 유사한 방법으로 셀 어레이 영역(CELL) 및 주변 회로 영역(CORE/PERI)에서 제2 도핑된 반도체층(154)을 에치백하여 복수의 다이렉트 콘택(DC)을 형성한다. 단, 제2 도핑된 반도체층(154)을 에치백하는 동안 셀 어레이 영역(CELL)에 남아 있는 제1 도핑된 반도체층(150)을 함께 제거하여 버퍼 절연막(130)의 상면을 노출시킨다.
그 후, 도 8i 내지 도 8p를 참조하여 설명한 공정들을 수행하여 도 4에 예시한 집적회로 소자(100)를 제조할 수 있다.
도 8a 내지 도 8p와, 도 9a 내지 도 9e를 참조하여 도 4에 예시한 집적회로 소자(100)의 예시적인 제조 방법들에 대하여 설명하였으나, 본 발명의 기술적 사상의 범위 내에서 도 8a 내지 도 8p를 참조하여 설명한 방법 및 도 9a 내지 도 9e를 참조하여 설명한 방법으로부터 다양한 변경을 가할 수 있다.
일부 실시예들에서, 도 8c를 참조하여 설명한 공정에서 보호막(PL)을 형성하는 공정을 생략할 수 있다. 이 경우, 주변 회로 영역(CORE/PERI)에서 도 8c 및 도 9a에 예시한 제1 마스크 패턴(M11)과, 도 8e 및 도 9b에 예시한 제2 마스크 패턴(M12)은 제1 도핑된 반도체층(150)의 바로 위에 형성될 수 있다. 그리고, 도 8f 내지 도 8h를 참조하여 설명한 공정들과, 도 9c 내지 도 9e를 참조하여 설명한 공정들은 보호막(PL)이 없는 상태에서 수행될 수 있다.
도 10a 내지 도 10c는 본 발명의 기술적 사상에 의한 또 다른 실시예들에 따른 집적회로 소자의 제조 방법을 설명하기 위하여 공정 순서에 따라 도시한 단면도들이다. 도 10a 내지 도 10c를 참조하여 도 5에 예시한 집적회로 소자(200)의 예시적인 제조 방법에 대하여 설명한다. 도 10a 내지 도 10c에 있어서, 도 8a 내지 도 8p에서와 동일한 참조 부호는 동일 부재를 나타내며, 여기서는 이들에 대한 중복 설명을 생략한다.
도 10a를 참조하면, 도 8a 내지 도 8c를 참조하여 설명한 바와 같은 방법으로 셀 어레이 영역(CELL) 및 주변 회로 영역(CORE/PERI)에서 기판(110) 상에 연장되는 제1 도핑된 반도체층(150) 및 보호막(PL)과, 주변 회로 영역(CORE/PERI)에서 보호막(PL)을 덮는 제1 마스크 패턴(M11)을 형성한 후, 도 8d를 참조하여 설명한 바와 유사한 방법으로, 제1 마스크 패턴(M11)을 식각 마스크로 이용하여 셀 어레이 영역(CELL)에서 보호막(PL) 및 제1 도핑된 반도체층(150)을 이방성 식각한다. 단, 본 예에서는 셀 어레이 영역(CELL)에서 제1 도핑된 반도체층(150)을 완전히 제거하지 않고 일부 두께만큼만 제거하여, 버퍼 절연막(130) 상에 제1 도핑된 반도체층(150)의 잔류 부분인 제1 도핑된 반도체 잔류막(150A)이 남아 있도록 한다. 도 10a에는 제1 도핑된 반도체 잔류막(150A)이 버퍼 절연막(130)의 상면을 완전히 덮도록 남아 있는 경우를 예시하였으나, 본 발명의 기술적 사상은 도 10a에 예시된 바에 한정되지 않는다. 예를 들면, 제1 도핑된 반도체 잔류막(150A)이 버퍼 절연막(130)의 상면을 완전히 덮지 않고 제1 도핑된 반도체 잔류막(150A)을 통해 버퍼 절연막(130)의 상면 중 일부가 노출될 수도 있다. 제1 도핑된 반도체 잔류막(150A)은 도핑된 폴리실리콘으로 이루어질 수 있다.
도 10b를 참조하면, 주변 회로 영역(CORE/PERI)에서 보호막(PL)이 제1 마스크 패턴(M11)으로 덮여 있는 상태에서, 셀 어레이 영역(CELL)에서 제1 도핑된 반도체 잔류막(150A)(도 10a 참조)을 산화시켜 반도체 산화막(150B)을 형성한다.
일부 실시예들에서, 반도체 산화막(150B)을 형성하기 위하여 플라즈마 산화 공정 또는 열 산화 공정을 이용할 수 있다.
도 10c를 참조하면, 도 10b의 결과물에서 보호막(PL) 위에 남아 있는 제1 마스크 패턴(M11)을 제거한 후, 도 8e 내지 도 8p를 참조하여 설명한 공정들을 수행하여 집적회로 소자(200)를 제조할 수 있다.
도 11a 내지 도 11e는 본 발명의 기술적 사상에 의한 또 다른 실시예들에 따른 집적회로 소자의 제조 방법을 설명하기 위하여 공정 순서에 따라 도시한 단면도들이다. 도 11a 내지 도 11e를 참조하여 도 6에 예시한 집적회로 소자(300)의 예시적인 제조 방법에 대하여 설명한다. 도 11a 내지 도 11e에 있어서, 도 8a 내지 도 8p에서와 동일한 참조 부호는 동일 부재를 나타내며, 여기서는 이들에 대한 중복 설명을 생략한다.
도 11a를 참조하면, 도 8a 및 도 8b를 참조하여 설명한 바와 같은 방법으로 셀 어레이 영역(CELL)에서는 기판(110) 상에 버퍼 절연막(130)을 형성하고, 주변 회로 영역(CORE/PERI)에서는 기판(110) 상에 유전체층(142) 및 금속 함유 일함수 조절층(144)을 순차적으로 형성한 후, 도 8e를 참조하여 설명한 바와 유사한 방법으로 제2 마스크 패턴(M12)을 이용하여 셀 활성 영역(A1)을 노출시키는 복수의 다이렉트 콘택 홀(DCH)을 형성한다.
주변 회로 영역(CORE/PERI)에서 제2 마스크 패턴(M12)은 금속 함유 일함수 조절층(144)의 바로 위에 형성될 수 있다. 일부 실시예들에서, 금속 함유 일함수 조절층(144)은 생략될 수 있다. 이 경우, 주변 회로 영역(CORE/PERI)에서 제2 마스크 패턴(M12)은 유전체층(142)의 바로 위에 형성될 수 있다.
도 11b를 참조하면, 도 11a의 결과물로부터 제2 마스크 패턴(M12)을 제거하여 셀 어레이 영역(CELL)에서 버퍼 절연막(130)을 노출시키고 주변 회로 영역(CORE/PERI)에서 금속 함유 일함수 조절층(144)을 노출시킨 후, 도 8f를 참조하여 설명한 바와 유사한 방법으로 셀 어레이 영역(CELL)에 복수의 다이렉트 콘택 스페이서(152)를 형성한다. 일부 실시예들에서, 도 11b를 참조하여 설명한 다이렉트 콘택 스페이서(152) 형성 공정은 생략 가능하다.
도 11c를 참조하면, 도 8g를 참조하여 설명한 바와 유사한 방법으로 도 11b의 결과물 상에 제2 도핑된 반도체층(154)을 형성한다.
주변 회로 영역(CORE/PERI)에서 제2 도핑된 반도체층(154)은 금속 함유 일함수 조절층(144)의 바로 위에 형성될 수 있다. 금속 함유 일함수 조절층(144)이 생략된 경우, 주변 회로 영역(CORE/PERI)에서 제2 도핑된 반도체층(154)은 유전체층(142)의 바로 위에 형성될 수 있다.
도 11d를 참조하면, 도 8h를 참조하여 설명한 바와 유사한 방법으로 셀 어레이 영역(CELL) 및 주변 회로 영역(CORE/PERI)에서 제2 도핑된 반도체층(154)을 에치백한다. 단, 본 예에서는 제2 도핑된 반도체층(154)으로부터 셀 어레이 영역(CELL)에 다이렉트 콘택(DC)이 형성되고, 주변 회로 영역(CORE/PERI)에서는 금속 함유 일함수 조절층(144) 상에 제2 도핑된 반도체층(154)의 잔류 부분이 남아 있도록 한다. 금속 함유 일함수 조절층(144)이 생략된 경우, 주변 회로 영역(CORE/PERI)에서 제2 도핑된 반도체층(154)의 잔류 부분이 유전체층(142)의 바로 위에 남게 될 수 있다. 일부 실시예들에서, 상기 제2 도핑된 반도체층(154)의 잔류 부분은 약 100 Å ∼ 약 250 Å의 두께를 가질 수 있으나, 본 발명의 기술적 사상이 이에 한정되는 것은 아니다.
도 11e를 참조하면, 도 11d의 결과물에 대하여 도 8j 내지 도 8p를 참조하여 설명한 공정들을 수행하여 집적회로 소자(300)를 제조할 수 있다. 도 11d의 결과물에서 주변 회로 영역(CORE/PERI)에 있는 금속 함유 일함수 조절층(144) 상에 남아 있는 제2 도핑된 반도체층(154)의 잔류 부분으로부터 주변 회로 게이트 구조체(PGS)의 제1 게이트 반도체층(154P)이 얻어질 수 있다.
도 12a 내지 도 12f는 본 발명의 기술적 사상에 의한 또 다른 실시예들에 따른 집적회로 소자의 제조 방법을 설명하기 위하여 공정 순서에 따라 도시한 단면도들이다. 도 12a 내지 도 12f를 참조하여 도 7에 예시한 집적회로 소자(400)의 예시적인 제조 방법에 대하여 설명한다. 도 12a 내지 도 12f에는 셀 어레이 영역(CELL)과, 주변 회로 영역(CORE/PERI)과, 셀 어레이 영역(CELL) 중 도 3의 B - B' 선 단면을 따르는 영역에 인접한 인터페이스 영역(INTERFACE)이 예시되어 있다. 인터페이스 영역(INTERFACE)은 도 2를 참조하여 설명한 인터페이스 영역(26)의 일부일 수 있다. 도 12a 내지 도 12f에 있어서, 도 8a 내지 도 8p에서와 동일한 참조 부호는 동일 부재를 나타내며, 여기서는 이들에 대한 중복 설명을 생략한다.
도 12a를 참조하면, 도 8a 및 도 8b를 참조하여 설명한 바와 유사한 방법으로 기판(110) 상에 버퍼 절연막(130)을 형성한다. 단, 본 예에서는 버퍼 절연막(130)이 셀 어레이 영역(CELL)으로부터 인터페이스 영역(INTERFACE)까지 연장되도록 형성될 수 있다. 버퍼 절연막(130)은 인터페이스 영역(INTERFACE)에 있는 소자 분리막(112)의 상면 중 일부만을 덮도록 형성될 수 있다.
본 예에서, 버퍼 절연막(130)은 실리콘 산화막으로 이루어질 수 있다.
도 12b를 참조하면, 주변 회로 영역(CORE/PERI)에서 주변 회로 활성 영역(A2)의 노출 표면을 세정하여 주변 회로 활성 영역(A2) 상의 원하지 않는 자연 산화막을 제거한다.
일부 실시예들에서, 주변 회로 활성 영역(A2)의 노출 표면을 세정하기 위하여 플라즈마 건식 세정 공정 또는 습식 세정 공정을 이용할 수 있다. 상기 플라즈마 건식 세정시 세정 가스로서 수소 가스를 사용할 수 있다. 상기 습식 세정 공정은 HF 용액을 이용하여 수행될 수 있다. 주변 회로 활성 영역(A2)의 노출 표면을 세정하는 동안, 인터페이스 영역(INTERFACE)의 일부와 주변 회로 영역(CORE/PERI)이 상기 세정 분위기에 함께 노출될 수 있으며, 그 결과 인터페이스 영역(INTERFACE)에 있는 소자 분리막(112)의 일부가 상기 세정 분위기에 의해 일부 소모될 수 있다. 특히, 인터페이스 영역(INTERFACE)에서는 버퍼 절연막(130)의 말단부(130T)의 하부에서 소자 분리막(112)을 구성하는 매립 절연막(112C)과 버퍼 절연막(130)과의 계면을 통해 세정용 에천트가 침투되어 버퍼 절연막(130)의 말단부(130T)의 하부에서 매립 절연막(112C)의 일부가 소모될 수 있으며, 그 결과 버퍼 절연막(130)의 말단부(130T) 하부에 언더컷 영역(UA)이 형성될 수 있다.
도 12c를 참조하면, 도 12b의 결과물에서 언더컷 영역(UA)을 채우는 매립 절연 패턴(132)을 형성한다.
일부 실시예들에서, 매립 절연 패턴(132)을 형성하기 위하여 도 12b의 결과물 전면에 언더컷 영역(UA)을 채우기에 충분한 두께로 절연막을 형성한 후, 상기 절연막 중 언더컷 영역(UA)을 채우는 부분만 남도록 상기 절연막을 에치백할 수 있다. 상기 절연막은 실리콘 산화막으로 이루어질 수 있다.
도 12d를 참조하면, 도 8b를 참조하여 설명한 바와 유사한 방법으로 주변 회로 영역(CORE/PERI)에서 기판(110) 상에 유전체층(142) 및 금속 함유 일함수 조절층(144)을 형성한다. 단, 본 예에서는 유전체층(142) 및 금속 함유 일함수 조절층(144)이 주변 회로 영역(CORE/PERI)으로부터 인터페이스 영역(INTERFACE)의 일부 영역까지 연장되도록 형성될 수 있다.
도 12e를 참조하면, 도 12d의 결과물에 대하여 도 8c 내지 도 8n을 참조하여 설명한 공정들을 수행하여, 주변 회로 영역(CORE/PERI)에는 주변 회로 게이트 구조체(PGS)를 형성하고, 셀 어레이 영역(CELL)에는 복수의 비트 라인 구조체(BLS)를 형성한다.
주변 회로 영역(CORE/PERI)에서 주변 회로 게이트 구조체(PGS)를 형성하기 위한 패터닝 공정시 인터페이스 영역(INTERFACE)에 있던 유전체층(142) 및 금속 함유 일함수 조절층(144)이 제거될 수 있다. 인터페이스 영역(INTERFACE)에서 버퍼 절연막(130)의 말단부(130T)와 매립 절연 패턴(132)은 층간절연막(169)으로 덮일 수 있다.
도 12f를 참조하면, 도 12e의 결과물에 대하여 도 8o 및 도 8p를 참조하여 설명한 공정들을 수행하여 집적회로 소자(400)를 제조할 수 있다.
이상, 본 발명을 바람직한 실시예를 들어 상세하게 설명하였으나, 본 발명은 상기 실시예에 한정되지 않고, 본 발명의 기술적 사상 및 범위 내에서 당 분야에서 통상의 지식을 가진 자에 의하여 여러가지 변형 및 변경이 가능하다.
130: 버퍼 절연막, 150B: 반도체 산화막, 150P: 제1 게이트 반도체층, 152: 다이렉트 콘택 스페이서, 154P: 제1 게이트 반도체층, 156C: 비트 라인 반도체층, 156P: 제2 게이트 반도체층, DC: 다이렉트 콘택.

Claims (20)

  1. 제1 활성 영역을 포함하는 셀 어레이 영역과 제2 활성 영역을 포함하는 주변 회로 영역을 가지는 기판과,
    상기 셀 어레이 영역에서 상기 제1 활성 영역에 연결된 다이렉트 콘택과,
    상기 셀 어레이 영역에서 상기 다이렉트 콘택에 연결된 비트 라인 구조체와,
    상기 주변 회로 영역에서 상기 제2 활성 영역 위에 형성된 주변 회로 게이트 구조체를 포함하고,
    상기 주변 회로 게이트 구조체는 서로 다른 도핑 농도를 가지는 2 개의 도핑된 반도체층을 포함하는 집적회로 소자.
  2. 제1항에 있어서,
    상기 주변 회로 게이트 구조체에 포함된 상기 2 개의 도핑된 반도체층은 제1 도핑 농도를 가지는 제1 게이트 반도체층을 포함하고,
    상기 다이렉트 콘택은 상기 제1 도핑 농도보다 낮은 제2 도핑 농도를 가지는 콘택 반도체층을 포함하고,
    상기 비트 라인 구조체는 상기 제2 도핑 농도보다 더 높은 제3 도핑 농도를 가지는 비트 라인 반도체층을 포함하는 집적회로 소자.
  3. 제2항에 있어서,
    상기 주변 회로 게이트 구조체에 포함된 상기 2 개의 도핑된 반도체층은 상기 제3 도핑 농도와 동일한 도핑 농도를 가지는 제2 게이트 반도체층을 더 포함하는 집적회로 소자.
  4. 제1항에 있어서,
    상기 다이렉트 콘택은 상기 주변 회로 게이트 구조체에 포함된 상기 2 개의 도핑된 반도체층 각각의 도핑 농도보다 더 낮은 도핑 농도를 가지는 콘택 반도체층을 포함하는 집적회로 소자.
  5. 제1항에 있어서,
    상기 다이렉트 콘택은 도핑된 반도체층으로 이루어지는 콘택 반도체층을 포함하고,
    상기 콘택 반도체층은 상기 주변 회로 게이트 구조체에 포함된 상기 2 개의 도핑된 반도체층 중 어느 하나의 도핑된 반도체층과 동일한 도핑 농도를 가지는 집적회로 소자.
  6. 제1항에 있어서,
    상기 다이렉트 콘택의 측벽을 덮는 다이렉트 콘택 스페이서를 더 포함하고,
    상기 다이렉트 콘택 및 상기 다이렉트 콘택 스페이서는 각각 반도체층으로 이루어지는 집적회로 소자.
  7. 제6항에 있어서,
    상기 다이렉트 콘택 스페이서는 도핑되지 않은 폴리실리콘으로 이루어지고,
    상기 다이렉트 콘택은 상기 주변 회로 게이트 구조체에 포함된 상기 2 개의 도핑된 반도체층 각각의 도핑 농도보다 더 낮은 도핑 농도를 가지는 도핑된 폴리실리콘으로 이루어지는 집적회로 소자.
  8. 제6항에 있어서,
    상기 비트 라인 구조체는 상기 기판 상에서 제1 방향을 따라 길게 연장되고,
    상기 다이렉트 콘택 스페이서는 상기 다이렉트 콘택 중 상기 제1 방향에서 상호 반대측 양 측벽은 덮고, 상기 제1 방향에 직교하는 제2 방향에서 상호 반대측 양 측벽은 덮지 않는 집적회로 소자.
  9. 제6항에 있어서,
    상기 다이렉트 콘택 및 상기 다이렉트 콘택 스페이서는 각각 상기 기판 내에 매립된 부분을 포함하는 집적회로 소자.
  10. 제1항에 있어서,
    상기 셀 어레이 영역에서 상기 기판과 상기 비트 라인 구조체와의 사이에 개재되고, 상기 다이렉트 콘택이 관통하는 홀을 가지는 버퍼 절연막과,
    상기 홀 내에서 상기 다이렉트 콘택과 상기 버퍼 절연막과의 사이에 개재되는 다이렉트 콘택 스페이서를 더 포함하고,
    상기 다이렉트 콘택 스페이서는 도핑되지 않은 폴리실리콘으로 이루어지고,
    상기 다이렉트 콘택은 도핑된 폴리실리콘으로 이루어지는 집적회로 소자.
  11. 제10항에 있어서,
    상기 셀 어레이 영역에서 상기 버퍼 절연막과 상기 비트 라인 구조체와의 사이에 개재된 반도체 산화막을 더 포함하고, 상기 반도체 산화막은 B, In, P, As, Sb, 또는 이들의 조합으로 이루어지는 도판트를 포함하는 집적회로 소자.
  12. 서로 이격된 복수의 제1 활성 영역을 포함하는 셀 어레이 영역과, 제2 활성 영역을 포함하는 주변 회로 영역을 가지는 기판과,
    상기 셀 어레이 영역에서 상기 복수의 제1 활성 영역마다 하나씩 연결된 복수의 다이렉트 콘택과,
    상기 셀 어레이 영역에서 제1 방향을 따라 상호 평행하게 연장되고 상기 복수의 다이렉트 콘택에 연결된 복수의 비트 라인 구조체와,
    상기 주변 회로 영역에서 상기 제2 활성 영역 위에 형성된 주변 회로 게이트 구조체를 포함하고,
    상기 주변 회로 게이트 구조체는 서로 다른 도핑 농도를 가지는 2 개의 도핑된 반도체층을 포함하고,
    상기 복수의 다이렉트 콘택은 각각 상기 2 개의 도핑된 반도체층 중 적어도 하나의 도핑된 반도체층의 도핑 농도보다 더 낮은 도핑 농도를 가지는 콘택 반도체층을 포함하는 집적회로 소자.
  13. 제12항에 있어서,
    상기 주변 회로 게이트 구조체는 제1 도핑 농도를 가지는 제1 게이트 반도체층과, 상기 제1 게이트 반도체층을 사이에 두고 상기 기판으로부터 이격되고 제2 도핑 농도를 가지는 제2 게이트 반도체층을 포함하고,
    상기 콘택 반도체층은 상기 제1 도핑 농도보다 낮고 상기 제2 도핑 농도보다 낮은 도핑 농도를 가지는 집적회로 소자.
  14. 제12항에 있어서,
    상기 주변 회로 게이트 구조체는 제1 도핑 농도를 가지는 제1 게이트 반도체층과, 상기 제1 게이트 반도체층을 사이에 두고 상기 기판으로부터 이격되고 제2 도핑 농도를 가지는 제2 게이트 반도체층을 포함하고,
    상기 콘택 반도체층은 상기 제1 도핑 농도와 동일한 도핑 농도를 가지는 집적회로 소자.
  15. 제12항에 있어서,
    상기 복수의 비트 라인 구조체 각각의 사이에 개재된 복수의 베리드 콘택과,
    상기 복수의 다이렉트 콘택의 측벽들 중 상기 복수의 비트 라인 구조체와 상기 기판과의 사이의 영역에 있는 제1 측벽 부분들에 접하는 복수의 다이렉트 콘택 스페이서와,
    상기 복수의 베리드 콘택과 상기 복수의 다이렉트 콘택과의 사이에 개재되고, 상기 복수의 다이렉트 콘택의 측벽들 중 상기 복수의 베리드 콘택에 대면하는 제2 측벽 부분들에 접하는 복수의 절연 스페이서를 더 포함하는 집적회로 소자.
  16. 제12항에 있어서,
    상기 셀 어레이 영역에서 상기 기판과 상기 복수의 비트 라인 구조체와의 사이에 개재되고, 상기 기판 상에 차례로 적층된 버퍼 절연막 및 반도체 산화막과,
    상기 버퍼 절연막 및 상기 반도체 산화막을 관통하고 상기 기판 내에서 상기 복수의 다이렉트 콘택의 제1 측벽 부분들에 접하는 복수의 다이렉트 콘택 스페이서와,
    상기 버퍼 절연막 및 상기 반도체 산화막을 관통하고 상기 기판 내에서 상기 복수의 다이렉트 콘택의 제2 측벽 부분들에 접하는 복수의 절연 스페이서를 더 포함하는 집적회로 소자.
  17. 제12항에 있어서,
    상기 기판에서 상기 셀 어레이 영역과 상기 주변 회로 영역과의 사이에 있는 인터페이스 영역에 형성된 소자분리막과,
    상기 기판 상에서 상기 셀 어레이 영역으로부터 상기 인터페이스 영역까지 연장되어 있고, 상기 인터페이스 영역에서 상기 소자분리막의 상면 위에 언더컷(undercut) 영역을 한정하도록 상기 소자분리막의 상면을 덮는 버퍼 절연막과,
    상기 언더컷 영역을 채우는 매립 절연 패턴을 더 포함하고,
    상기 버퍼 절연막 및 상기 매립 절연 패턴은 각각 산화막으로 이루어지는 집적회로 소자.
  18. 제1 활성 영역을 포함하는 셀 어레이 영역과 제2 활성 영역을 포함하는 주변 회로 영역을 가지는 기판과,
    상기 셀 어레이 영역에서 상기 제1 활성 영역에 연결되고 제1 도핑 농도를 가지는 도핑된 콘택 반도체층을 포함하는 다이렉트 콘택과,
    상기 셀 어레이 영역에서 상기 기판 상에 형성되고, 상기 다이렉트 콘택의 상면에 접하며 상기 제1 도핑 농도보다 더 높은 도핑 농도를 가지는 비트 라인 반도체층을 포함하는 비트 라인 구조체와,
    상기 다이렉트 콘택의 측벽 중 상기 기판과 상기 비트 라인 구조체와의 사이에 있는 제1 측벽 부분에 접하고, 도핑되지 않은 반도체로 이루어지는 다이렉트 콘택 스페이서와,
    상기 다이렉트 콘택의 측벽 중 제2 측벽 부분에 접하고, 상기 비트 라인 구조체의 측벽을 덮는 절연 스페이서와,
    상기 주변 회로 영역에서 상기 제2 활성 영역 위에 형성되고, 상기 제1 도핑 농도와 같거나 더 높은 도핑 농도를 가지는 제1 게이트 반도체층과 상기 제1 도핑 농도보다 더 높은 도핑 농도를 가지는 제2 게이트 반도체층을 포함하는 주변 회로 게이트 구조체를 포함하는 집적회로 소자.
  19. 제18항에 있어서,
    상기 제1 게이트 반도체층의 도핑 농도는 상기 제1 도핑 농도보다 더 높고,
    상기 비트 라인 반도체층 및 상기 제2 게이트 반도체층은 서로 동일한 도핑 농도를 가지는 집적회로 소자.
  20. 제18항에 있어서,
    상기 제1 게이트 반도체층의 도핑 농도는 상기 제1 도핑 농도와 동일하고,
    상기 비트 라인 반도체층 및 상기 제2 게이트 반도체층은 서로 동일한 도핑 농도를 가지는 집적회로 소자.
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