KR20150113009A - 반도체 장치 및 그 제조 방법 - Google Patents

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야스유키 사코가와
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피에스4 뤽스코 에스.에이.알.엘.
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Abstract

고유전율 절연재료를 포함하고 제1 폭을 가지는 게이트 절연막, 제1 폭보다 좁은 제2 폭을 가지는 하부 게이트 전극, 제3 폭을 가지는 상부 게이트 전극, 및 상부 게이트 전극의 측부와 상부 게이트 전극의 하부의 일부와 하부 게이트 전극의 일부와 하부 게이트 전극과 접하지 않는 게이트 절연막의 상면의 일부와 게이트 절연막의 측면을 덮는 제1 스페이서층을 구비하는 반도체 장치가 개시된다.

Description

반도체 장치 및 그 제조 방법{SEMICONDUCTOR DEVICE AND METHOD FOR MANUFACTURING SAME}
본 발명은 반도체 장치 및 그 제조 방법에 관한 것으로, 특히, 고유전율 절연재료를 포함하는 게이트 절연막을 형성한 전계 효과 트랜지스터를 가지는 반도체 장치 및 그 제조 방법에 관한 것이다.
반도체 디바이스의 저전원전압화, 고속화의 진전에 수반하여 발생하는 각종 문제점을 해결하기 위해, HKMG 구조가 제안되고 있다. 이 HKMG(High-K Metal Gate) 구조를 가지는 트랜지스터(이하, "HKMG 트랜지스터터" 기재함)는, 산화 실리콘보다 높은 유전율을 가진 고유전율 절연재료를 포함하는 게이트 절연막과, 금속막을 가지는 게이트 전극을 구비한 트랜지스터이다. HKMG 트랜지스터에서는, 게이트 절연막이 고유전율 절연재료를 포함함으로써, EOT(등가 산화막 두께)를 박막화하면서 게이트 누설 전류를 억제할 수 있다. 또한, 금속막을 가지는 게이트 전극을 이용함으로써, 트랜지스터의 동작 특성을 향상시킬 수 있다. 한편으로, HKMG 트랜지스터에서는, 이용되는 고유전율 게이트 절연막의 산소의 확산 상태에 따라 문텁전압(Vt)이 시프트되는 것이 알려져 있다.
특허공개 2009-283906호 공보에는, 고유전율 절연막을 패터닝한 후의 측면으로부터 산소가 공급되면 전계 효과 트랜지스터의 Vt가 변동되는 현상을 개시하고 있다.
문헌 [IEEE Transactions on ELECTRON DEVICES, VOL. 53, NO.9, SEPTEMBER 2006]는, 전계 효과 트랜지스터의 게이트 전극을 게이트 절연막 근방에서 가늘게 하는 구조를 개시하고 있다.
특허문헌 1: 특허공개 2009-283906호 공보
비특허문헌 1: IEEE Transactions on ELECTRON DEVICES, VOL. 53, NO.9, SEPTEMBER 2006
이하에서는, 메모리 셀 영역의 비트라인과 주변 회로 영역의 게이트 전극을 동시에 형성하는 DRAM(Dynamic Random Access Memory)의 제조 공정에 있어서, 주변 회로 영역에 HKMG 트랜지스터를 형성하는 경우를 예로 들어 관련 기술의 문제점을 설명한다.
상기와 같은 DRAM의 제조 공정에서는, 주변 회로 영역의 게이트 절연막 단부로부터의 산화제 등의 침입에 의해, 주변 회로 영역에 마련된 HKMG 트랜지스터의 Vt가 상승하게 되는 문제가 발생한다. 그래서, HKMG 트랜지스터의 게이트 전극 단부를 덮는 라이너막의 두께를 두껍게 함으로써, 산화제 침입에 의한 Vt 상승을 억제할 수 있다. 그러나, 미세화의 진전에 의해 메모리 셀 영역에 마련된 용량 콘택의 개구 마진이 작아졌고, 라이너막의 두께를 두껍게 하면 용량 콘택을 형성하는 것이 어렵게 되었다. 상기와 같이, 관련 기술에서는, 주변 회로 영역의 HKMG 트랜지스터의 Vt 상승 억제와 메모리 셀 영역의 용량 콘택 형성 둘 다에 적합한 라이너 막의 두께 설정이 어려웠다.
도 13 및 도 14는, 상술한 관련 기술의 문제점에 대해 상세하게 나타낸 도면이다. 도 13의 A는 단면도, 도 13의 B 및 C는 각각 도 13의 A의 단면도의 점선으로 둘러싸인 부분 B 및 C의 부분 확대도를 나타낸다. 마찬가지로, 도 14의 A는 단면도, 도 14의 B 및 C는 각각 도 14의 A의 단면도의 점선으로 둘러싸인 부분 B 및 C의 부분 확대도를 나타낸다. 또한, 도 13 및 도 14에서는, 메모리 셀 영역 및 주변 회로 영역의 일부의 구조만 보여주고 있다.
도 13에 도시된 바와 같이, 이 반도체 장치에서는 우선, 메모리 셀 영역(2)에 비트라인(501) 등, 주변 회로 영역(3)에 고유전율 절연재료를 포함하는 게이트 절연막(510), 폴리실리콘막(511, 512), 금속막(513)을 가지는 게이트 전극(502) 등을 형성한다. 이 후, 비트라인(501)을 덮도록 실리콘 질화막인 라이너막(551, 552)과, 게이트 절연막(510) 및 게이트 전극(502)을 덮도록 실리콘 질화막인 라이너막(551), TEOS막인 스페이서막(560), 실리콘 질화막인 라이너막(552)을 형성한다. 이 때, 도 13의 C에 도시된 바와 같이, 라이너막(551) 형성 후의 에치백에서, 주변 회로 영역(3)의 게이트 절연막(510)의 단부로부터 산화제가 침입하고, 게이트 절연막(510)의 단부 주변이 산화되어 산화물(D1)이 생성된다. 이 산화물(D1)에 의해, 게이트 절연막(510)의 두께를 두껍게 한 것과 동등한 영향이 발생하며, EOT를 박막화할 수 있는 HKMG 트랜지스터의 유리한 특성이 열화되어 버린다. 이 결과, HKMG 트랜지스터의 Vt가 상승하는 등의 문제가 발생한다.
한편으로, 라이너막(551)의 두께를 두껍게 하면, 주변 회로 영역(3)의 HKMG 트랜지스터의 Vt 상승을 억제할 수 있게 된다. 그러나, 도 13의 B에 도시된 바와 같이, 라이너막(551)은 주변 회로 영역(3)뿐만 아니라 메모리 셀 영역(2) 상에도 동시에 형성된다. 근래에는 DRAM의 미세화에 수반하여 메모리 셀 영역(2)의 비트라인(501) 사이에 형성하는 용량 콘택(미도시)의 개구 마진이 작아지고 있다. 이 때문에, 라이너막(551)의 두께를 두껍게 하면, 메모리 셀 영역(2)의 비트라인(510) 사이의 스페이스 부분이 라이너막(551)에 의해 완전히 매립되어, 용량 콘택을 형성하는 것이 어려워지게 되었다.
그래서, 도 14에 도시된 바와 같이, 라이너막(551) 대신에, 실리콘 질화막과 실리콘 산화막의 복합막인 라이너막(551')을 형성하는 방법이 제안되었다. 이로써, 메모리 셀 영역(2)에서의 스페이스막(560)의 제거 시에, 비트라인(501) 측면의 라이너막(551')을 구성하는 실리콘 산화막도 제거되고, 메모리 셀 영역(2)의 용량 콘택의 개구 마진을 확보할 수 있게 된다. 그러나, 이 방법에서는, 라이너막(551')을 형성할 때에 실리콘 산화막의 형성 공정이 추가되어 제조 비용이 증가한다.
또한, 상기에서는, 주변 회로 영역에 HKMG 트랜지스터를 구비한 DRAM을 예로 들어 관련 기술의 문제점을 설명하였다. 그러나, 그 외에도, 고유전율 절연재료를 포함하는 게이트 절연막을 가지는 전계 효과 트랜지스터를 구비하고, 미세화가 진전된 반도체 장치에 있어서는, 상기와 마찬가지로, 전계 효과 트랜지스터의 Vt 상승의 억제와, 콘택 등의 미세화가 진전된 다른 부위의 형성 둘 다에 적합한 두께의 라이너막을 형성하기가 어려웠다.
일 실시형태는, 고유전율 절연재료를 포함하고, 상면과 저면과 서로 대향하는 2개의 측면을 구비하고, 상기 저면에서 기판과 접하며, 상기 2개의 측면의 간격으로 정의되는 제1 폭을 가지는 게이트 절연막; 상기 게이트 절연막의 일부를 개재하여 상기 기판과 대향하고, 상기 제1 폭과 평행한 방향을 따라 상기 제1 폭보다 좁은 제2 폭을 가지는 하부 게이트 전극; 상기 하부 게이트 전극을 덮고, 상부와 하부와 서로 대향하는 2개의 측부를 구비하고, 상기 제1 폭과 평행한 방향을 따라 제3 폭을 가지는 상부 게이트 전극; 및 상기 상부 게이트 전극의 측부, 상기 상부 게이트 전극의 하부의 일부, 상기 하부 게이트 전극의 일부, 상기 하부 게이트 전극과 접하지 않는 상기 게이트 절연막의 상면의 일부, 및 상기 게이트 절연막의 측면을 덮는 제1 스페이서층을 가지는 전계 효과 트랜지스터를 구비하는 반도체 장치에 관한 것이다.
다른 실시형태는, 기판 상에, 고유전율 절연재료를 포함하는 게이트 절연막을 형성하는 공정; 상기 게이트 절연막 상에 하부 게이트 전극을 형성하는 공정; 상기 하부 게이트 전극 상에 상부 게이트 전극을 형성하는 공정; 상기 상부 게이트 전극 및 상기 하부 게이트 전극을 패터닝하는 공정; 상기 하부 게이트 전극을 측면 식각하여, 상기 하부 게이트 전극의 서로 대향하는 2개의 측면의 간격으로 정의되는 제2 폭을 가늘게 하는 공정; 상기 게이트 절연막에서의 상기 제2 폭과 평행한 방향을 따른 제1 폭이 상기 제2 폭보다 넓게 되도록, 상기 게이트 절연막을 선택적으로 제거하는 공정; 및 상기 상부 게이트 전극의 측부 및 하부, 상기 하부 게이트 전극의 측면, 및 상기 게이트 절연막의 상면 및 측면의 노출 부분을 덮도록, 제1 스페이서층을 형성하는 공정을 구비하는 반도체 장치의 제조 방법에 관한 것이다.
제조 비용을 증가시키지 않고, 전계 효과 트랜지스터의 Vt 상승을 억제할 수 있다. 또한, 미세화에 대응한 반도체 장치를 제공할 수 있다.
도 1은 제2 실시형태의 반도체 장치를 설명하는 도면이다.
도 2는 제3 실시형태의 반도체 장치를 설명하는 도면이다.
도 3은 제3 실시형태의 반도체 장치의 제조 방법을 설명하는 도면이다.
도 4는 제3 실시형태의 반도체 장치의 제조 방법을 설명하는 도면이다.
도 5는 제3 실시형태의 반도체 장치의 제조 방법을 설명하는 도면이다.
도 6은 제3 실시형태의 반도체 장치의 제조 방법을 설명하는 도면이다.
도 7은 제3 실시형태의 반도체 장치의 제조 방법을 설명하는 도면이다.
도 8은 제3 실시형태의 반도체 장치의 제조 방법을 설명하는 도면이다.
도 9는 제3 실시형태의 반도체 장치의 제조 방법을 설명하는 도면이다.
도 10은 제3 실시형태의 반도체 장치의 제조 방법을 설명하는 도면이다.
도 11은 제3 실시형태의 반도체 장치의 제조 방법을 설명하는 도면이다.
도 12는 제3 실시형태의 반도체 장치의 제조 방법을 설명하는 도면이다.
도 13은 관련 기술의 반도체 장치의 문제점을 설명하는 도면이다.
도 14는 관련 기술의 반도체 장치의 문제점을 설명하는 도면이다.
이하, 본 발명을 적용한 실시형태에 대해 도면을 참조하여 설명한다. 이들 실시형태는, 본 발명의 한층 더 깊은 이해를 위해 나타내는 구체예로서, 본 발명은 이 구체예에 전혀 한정되지 않는다. 또한, 동일 부재에는 동일 부호를 부여하고, 설명을 생략 또는 간략화한다. 동일 부재에는 적절하게 부호를 생략한다. 또한, 이하의 설명에서 이용하는 도면은 모식적인 것으로, 각 도면에서의 길이, 폭 및 두께의 비율 등은 실제와 반드시 동일한 것은 아니며, 각 도면에서의 길이, 폭, 두께의 비율 및 음영 등은 서로 일치하지 않는 경우가 있다. 이하의 실시예에서는, 구체적으로 도시한 재료나 치수 등의 조건은 예시에 지나지 않는다.
또한, 하기 실시형태에서는, 청구범위에 기재된 "하부 게이트 전극" 게이트 전극(502)을 구성하는 폴리실리콘막(511, 512)에 상당한다. 청구범위에 기재된 "상부 게이트 전극"은 게이트 전극(502)을 구성하는 금속막(513)에 상당한다. 청구범위에 기재된 "제1 스페이서층" 및 "제2 스페이서층"은 각각, 라이너막(551) 및 스페이스막(560)에 상당한다. 청구범위에 기재된 "제1 불순물 확산층" 및 "제2 불순물 확산층"은 각각, 주변 LDD 영역(103) 및 주변 소스/드레인 영역(104)에 상당한다.
"제1 폭", "제2 폭" 및 "제3 폭"은 각각, 게이트 절연막(510), 하부 게이트 전극(폴리실리콘막)(511, 512) 및 상부 게이트 전극(금속막)(513)의 연장 방향과 수직이며, 또한 기판과 평행한 방향의 폭(서로 대향하는 2개의 측면의 간격)을 나타낸다. 예를 들어, 게이트 절연막, 하부 게이트 전극 및 상부 게이트 전극이 평면에서 봤을 때 직사각형인 경우, "제1 폭", "제2 폭" 및 "제3 폭"은 각각, 게이트 절연막, 하부 게이트 전극 및 상부 게이트 전극의 단변 방향의 폭을 나타낸다.
또한, "제1 스페이서층의 단층막 두께"란 (단차를 제외한) 평면 상에 제1 스페이서층의 단층을 형성했을 때의, 제1 스페이서층의 두께를 나타낸다.
(제1 실시형태)
제1 실시형태의 반도체 장치는, 평면형의 전계 효과 트랜지스터를 구비한다. 전계 효과 트랜지스터의 게이트 절연막은 고유전율 절연재료를 포함하고, 상면과 저면과 서로 대향하는 2개의 측면을 구비하며, 2개의 측면의 간격으로 정의되는 제1 폭을 가진다. 전계 효과 트랜지스터의 게이트 전극은, 게이트 절연막을 개재하여 기판과 대향하는 하부 게이트 전극과, 하부 게이트 전극을 덮는 상부 게이트 전극을 구비한다. 하부 게이트 전극은, 제1 폭과 평행한 방향을 따라 제1 폭보다 좁은 제2 폭을 가진다. 또한, 하부 게이트 전극의 일부, 및 게이트 절연막의 하부 게이트 전극과 접하지 않는 상면의 일부 및 측면을 덮도록 제1 스페이서층이 마련되어 있다. 바람직하게는, 제1 폭과 평행한 방향을 따른 상부 게이트 전극의 제3 폭은, (제1 폭과, 제1 스페이서층의 단층막 두께의 2배의 두께의 합계 두께)보다 큰 것이 좋다. 즉, 하기 식 (1)을 만족하는 것이 바람직하다.
(제3 폭) > 제1 폭 + (제1 스페이서층의 단층막 두께) × 2 (1)
또한, 제1 스페이서층의 단층막 두께는, 게이트 절연막의 두께의 1.4배 이상인 것이 바람직하다.
상기 반도체 장치에서는, 제1 폭보다 제2 폭이 좁게 되어 있으므로, 게이트 절연막과 하부 게이트 전극 사이에는 단차가 형성된다. 이 때문에, 하부게이트 전극 및 게이트 절연막으로 이루어지는 단차 상에 형성된 제1 스페이서층의 두께를, 제1 스페이서층의 단층막 두께보다 두껍게 할 수 있다. 바람직하게는, 단차(게이트 절연막의 상면 및 측면) 상의 제1 스페이서층은, 게이트 절연막보다 두껍게 되어 있다. 따라서, 전계 효과 트랜지스터의 제조 공정에 있어서, 게이트 절연막의 단부로부터 산화제가 침입하여 게이트 절연막의 단부 주변이 산화되어 산화물을 생성하는 것을 방지할 수 있다. 이 결과, 전계 효과 트랜지스터의 Vt가 상승하는 것을 효과적으로 방지할 수 있다. 또한, 도 14의 실리콘 질화막과 실리콘 산화막으로 이루어지는 라이너막(551')을 이용한 경우와 같은 실리콘 산화막의 형성 공정을 필요로 하지 않으므로, 제조 비용을 저감할 수 있다. 더욱이, 제1 스페이서층은, 단차 상에서 자기 정합적으로 똑같이 두껍게 된다. 이 때문에, 제1 스페이서층의 단층막 두께를 두껍게 할 필요가 없고, 반도체 장치를 미세화한 경우에도 반도체 장치의 다른 부위의 형성에 대한 악영향을 방지할 수 있다. 이 결과, 미세화에 대응한 반도체 장치를 제공할 수 있다.
(제2 실시형태)
제2 실시형태의 반도체 장치는 DRAM(Dynamic Random Access Memory)에 관한 것으로, 주변 회로 영역에 HKMG 트랜지스터가 형성되고, 메모리 셀 영역에 비트라인이나 메모리 셀이 형성되어 있다. HKMG 트랜지스터는, 게이트 절연막이 고유전율 절연재료를 포함하고, 게이트 전극이 금속막을 가지지만, 그 기본적 구성은 상기 제1 실시형태의 전계 효과 트랜지스터와 동일하다. 이 때문에, 본 실시형태의 반도체 장치에서는, 하부 게이트 전극 및 게이트 절연막으로 이루어지는 단차 상에 제1 스페이서층이 형성되어 있다. 또한, 비트라인은, HKMG 트랜지스터의 게이트 전극의 일부와 동일한 재료로 형성되어 있으며, 비트라인의 서로 대향하는 측면 상에도 제1 스페이서층이 마련되어 있다.
본 실시형태에서는,
(1) 주변 회로 영역의 하부 게이트 전극 및 게이트 절연막으로 이루어지는 단차 상의 제1 스페이서층의 두께가, 비트라인의 측면 상의 제1 스페이서층의 두께보다 두껍게 되어 있다.
(2) 주변 회로 영역의 하부 게이트 전극의 제2 폭은, 상부 게이트 전극의 제1 폭과 평행한 방향을 따른 제3 폭보다 좁게 되어 있다.
이하에서는, 도 1을 이용하여, 본 실시형태의 반도체 장치의 특징을 상세하게 설명한다. 도 1의 A 내지 C는 모두 주변 회로 영역에 배치되는 HKMG 트랜지스터의 게이트 전극(502)을, 게이트 전극의 2개의 측면의 대향 방향(이하, "방향(10)"으로 기재함)으로 본 단면을 나타내는 것이다. 도 1의 A는 상부 게이트 전극(금속막(513))의 방향(10)의 폭(제3 폭)(W3)보다, 게이트 절연막(510)의 방향(10)의 폭(제1 폭)(W1)이 좁은 경우를 나타낸다. 도 1의 B는 제3 폭(W3)과 제1 폭(W1)이 동일한 경우, 도 1의 C는 제3 폭(W3)보다 제1 폭(W1)이 넓은 경우를 나타낸다.
또한, 도 1의 A 내지 C에서는, 주변 회로 영역의 HKMG 트랜지스터의 게이트 절연막(510), 게이트 전극(502) 및 제1 스페이서층(551) 등을 보여주며, 메모리 셀 영역 등, 그 밖의 구조를 생략하고 있다. 또한, 게이트 전극(502)은, 폴리실리콘막(511, 512) 및 금속막(513)으로 구성되며, 폴리실리콘막(511, 512)이 하부 게이트 전극, 금속막(513)이 상부 게이트 전극에 상당한다. 라이너막(551)이 제1 스페이서층에 상당한다.
도 1의 A 내지 C 중 어느 구조에 있어서도, 게이트 절연막(510)은, 상면(510a), 저면(510b) 및 서로 대향하는 2개의 측면(510c)을 가지며, 저면(510b)에서 반도체 기판(100)과 접해 있다. 폴리실리콘막(511, 512)은, 게이트 절연막(510)을 사이에 두고 반도체 기판(100)과 대향하고 있다. 금속막(513)은, 폴리실리콘막(511, 512)을 덮고, 상부(513a), 하부(513b), 및 서로 대향하는 2개의 측부(513c)를 가진다.
도 1의 A 및 B에서는, 라이너막(551)은, 금속막(513)의 측부(513c), 금속막(513)의 저부(513b)의 일부, 폴리실리콘막(511, 512)의 일부, 폴리실리콘막(511)과 접하지 않은 게이트 절연막(510)의 상면(510a)의 일부, 및 게이트 절연막(510)의 측면(510c)을 덮도록 마련되어 있다.
이하에서는, 도 1의 B를 참조하여 본 실시형태의 반도체 장치의 제조 방법을 설명한다.
우선, 도 1의 B에 도시된 바와 같이, 메모리 셀 영역 및 주변 회로 영역에 원하는 구조를 형성한 후, 주변 회로 영역에 게이트 절연막(510)을 형성한다. 이 후, 메모리 셀 영역 및 주변 회로 영역에, 폴리실리콘막(511, 512), 금속막(513), 및 마스크 절연막(514)을 차례로 형성한다. 마스크 절연막(514)을 패터닝하여 하드마스크를 형성한 후, 하드마스크를 이용한 식각에 의해, 폴리실리콘막(511, 512), 금속막(513)을 순차적으로, 비트라인 및 게이트 전극(502)의 형상으로 가공한다. 또한, 이 식각에 의해 게이트 절연막(510)도 가공한다. 이 식각 시에서는, 폴리실리콘막(511, 512)의 수직 방향뿐만 아니라 수평방향으로도 식각하는 조건(등방성이 높은 식각 조건)을 이용하여 식각을 수행한다. 이 때, 하드마스크 패턴은, 메모리 셀 영역의 비트라인 간의 간격보다, 주변 회로 영역의 게이트 전극(502) 간의 간격이 넓게 되도록 설정되어 있다. 이 비트라인과 게이트 전극(502)의 패턴의 밀도 차이에 의해, 비트라인을 구성하는 폴리실리콘막(512), 비트라인 플러그(모두 미도시)는 수평 방향으로 식각되지 않는다. 이에 반해, 주변 회로 영역의 게이트 전극(502)을 구성하는 폴리실리콘막(511, 512)은 수평 방향으로 식각되어, 그 폭이 좁아진다. 이로써, 폴리실리콘막(511, 512)의 제2 폭은 금속막(513)의 제3 폭 보다 좁아진다. 또한, 게이트 절연막(510)과 폴리실리콘막(511, 512)으로 이루어진 단차(11)가 형성된다.
다음으로, 메모리 셀 영역 및 주변 회로 영역 상에 라이너막(제1 스페이서층)(551)을 형성한 후, 주변 회로 영역 상의 라이너막(551)을 에치백한다. 여기서, 메모리 셀 영역에서는, 금속막(513)의 폭과 폴리실리콘막(512)의 폭이 대략 동일하게 되어 있다. 이 때문에, 비트라인의 측면 상에 형성되는 라이너막의 두께도 라이너막(551)의 단층막과 대략 동일한 두께로 되어 있다. 한편, 주변 회로 영역에서는, 게이트 절연막(510)과 폴리실리콘막(511, 512)으로 이루어지는 단차(11)가 형성되어 있기 때문에, 에치백 후에, 단차(11) 상에는 L자 형상의 라이너막(511)이 남게 된다. 즉, 라이너막(511)은, 금속막(513)의 측부(513c), 금속막(513)의 하부(513b)의 일부, 폴리실리콘막(511, 512)의 일부, 폴리실리콘막(511)과 접하지 않은 게이트 절연막(510)의 상면(510a)의 일부, 및 게이트 절연막(510)의 측면(510c)을 덮도록 마련된다.
이 결과, 단차(11) 상의 라이너막(511)의 두께를, 비트라인의 측면 상에 형성되는 라이너막의 두께(단층막 두께)보다 두껍게 할 수 있다. 따라서, 게이트 절연막(510)의 단부로부터 산화제가 침입하여 게이트 절연막(510)의 단부 주변이 산화되어 산화물이 생성되는 것을 방지할 수 있다. 이 결과, KHMG 트랜지스터의 Vt가 상승하는 것을 방지할 수 있다. 또한, 도 14의 실리콘 질화막과 실리콘 산화막으로 이루어지는 라이너막(551')을 이용한 경우와 같은 실리콘 산화막의 형성 공정을 필요로 하지 않으므로, 제조 비용을 저감할 수 있다. 더욱이, 라이너막(551)은 단차(11) 상에서 자기 정합적으로 똑같이 두껍게 된다. 이 때문에, 라이너막(551)의 단층막 두께를 두껍게 할 필요가 없고, 반도체 장치를 미세화한 경우에도 반도체 장치의 다른 부위의 형성에 대한 악영향을 방지할 수 있다. 이 결과, 미세화에 대응한 반도체 장치를 제공할 수 있다.
여기서, 도 1의 A에 도시된 바와 같이, 게이트 절연막(510)의 제1 폭이 금속막(513)의 제3 폭보다 좁은 경우, 단차(11) 상에는 라이너막(551)의 큰 L자 형상부가 생기고, 단차(11) 상의 라이너막(551)의 두께를 두껍게 할 수 있다. 그 결과, 도 1의 B와 비교하여 더욱 효과적으로 HKMG 트랜지스터의 Vt 상승을 억제할 수 있다.
한편, 도 1의 C에 도시된 바와 같이, 게이트 절연막(510)의 제1 폭이 금속막(513)의 제3 폭보다 넓은 경우, 단차(11) 상에서, 라이너막(551)은 얇아지거나 혹은 제거될 수도 있다. 이 경우, 산화제의 침입을 방지하는 것이 어렵게 된다.
따라서, 식각 조건을 조정함으로써, 게이트 절연막(510)의 제1 폭을 금속막(513)의 제3 폭과 동일한 폭으로 하거나 또는 제3 폭보다 좁게 하는 것이 바람직하다.
(제3 실시형태)
이하에서는, 도 2를 참조하여, 본 실시형태의 반도체 장치에 대해 설명한다. 도 2의 A는 본 실시형태의 반도체 장치인 DRAM(1)의 주요 부분의 배치를 보여주는 평면도, 도 2의 B는 도 2의 A의 A-A 방향의 단면도이다. 도 2의 A에 있어서, 메모리 셀 영역(2)의 비트라인(501) 및 주변 회로 영역(3)의 게이트 전극(502) 등의 구성 요소는 투명하게 하여 아래의 구조를 알 수 있도록 나타내었다. 또한, 도 2의 A에서는, 주요한 구조만 도시되어 있다.
도 2의 A 및 B에 도시된 바와 같이, 반도체 기판(100)에, 메모리 셀 영역(2)과, 메모리 셀 영역(2)에 인접하여 주변 회로 영역(3)이 배치된다.
우선, 도 2의 A 및 B에 도시된 바와 같이, 메모리 셀 영역(2)에서는, 소자 분리 영역(200)에 의해, 반도체 기판(100)을 X방향으로부터 경사진 X' 방향과 Y방향으로 분할한 평행사변형의 메모리 셀 활성 영역(101)이 배치된다. 즉, 메모리 셀 활성 영역(101)이 X' 방향과 Y방향으로 소자 분리 영역(200)을 사이에 두고 반복 배치된다. Y방향으로 정렬된 복수의 메모리 셀 활성 영역(101)과, 메모리 셀 활성 영역(101)의 사이의 소자 분리 영역(200)에 걸쳐 Y방향으로 연장되어, 각 메모리 셀 활성 영역(101)을 3등분하도록, 2개의 게이트 절연막(미도시)과 2개의 매립 워드라인(300)이 배치된다. 게이트 절연막의 재료는 특별히 한정되지 않지만, 실리콘 산화막 등을 이용할 수 있다. 매립 워드라인(300)의 재료는 특별히 한정되지 않지만, 금속막이나, 배리어 금속막과 금속막의 적층막 등을 이용할 수 있다. 또한, 매립 워드라인(300)의 상면은 반도체 기판(100)의 주요면보다 낮은 위치로 되어 있고, 매립 워드라인(300)의 상면 상에는 도시되지 않은 커버 절연막이 배치된다.
메모리 셀 영역(2)의 반도체 기판(100) 상에는, 비트콘 층간 절연막(610)이 마련되어 있다. 2개의 매립 워드라인(300)으로 3등분된 메모리 셀 활성 영역(101) 중, 2개의 매립 워드라인(300) 사이의 부분(중앙 부분) 위를, X방향으로 복수 접속하도록 X방향으로 연장되어, 제1 층간 절연막(600)을 개재하여 비트라인(501)이 배치된다. 즉, 메모리 셀 영역(2)에 비트라인(501)이 특정 간격으로 반복 배치되어 있다. 비트라인(501)은, 폴리실리콘막(512) 및 금속막(513)으로 구성되어 있고, 폴리실리콘막으로 이루어지는 비트라인 플러그(505)에 의해, 메모리 셀 활성 영역(101)의 중앙 부분에 접속되어 있다. 비트라인(501)의 상면 상에는 실리콘 질화막인 마스크 절연막(514)이 마련되어 있다. 비트라인(501)의 측면 상에는 실리콘 질화막인 라이너막(551)과, 마찬가지로 실리콘 질화막인 라이너막(552)이 마련되어 있다. 또한, 2개의 매립 워드라인(300)으로 3등분된 메모리 셀 활성 영역(101) 중, 양측의 부분은, 도시되지 않은 용량 콘택을 통해 커패시터(800)에 접속되어 있다.
다음으로, 도 2의 A 및 B에 도시된 바와 같이, 주변 회로 영역(3)에서는, 소자 분리 영역(200)에 의해, 반도체 기판(100)을 X방향과 Y방향으로 분할한 장방형의 주변 회로 활성 영역(102)이 배치된다. 즉, 주변 회로 활성 영역(102)이, X방향과 Y방향으로 소자 분리 영역(200)을 사이에 두고 반복 배치된다. 또한, 주변 회로 활성 영역(102)의 형상, 배치 방법은, 도 2에 도시된 것과 달라도 상관 없다. Y방향으로 정렬된 복수의 주변 회로 활성 영역(102)과, 주변 회로 활성 영역(102) 사이의 소자 분리 영역(200)에 걸쳐 있도록 X 방향으로 연장되어, 게이트 절연막(510)을 개재하여, 주변 회로 활성 영역(102)을 2등분하도록 게이트 전극(502)이 배치된다. 게이트 전극(502)은, 상기 제2 실시형태의 도 1의 B와 동일한 구조를 가지고 있으며, 폴리실리콘막(511, 512)인 하부 게이트 전극과 금속막(513)인 상부 게이트 전극으로 구성되어 있다. 또한, 상부 및 하부 게이트 전극의 2개의 측면의 방향(Y방향)에서의, 하부 게이트 전극의 제2 폭은, 게이트 절연막(510)의 Y방향의 제1 폭 및 상부 게이트 전극의 Y방향의 제3 폭보다 좁게 되어 있다. 이 때문에, 게이트 절연막(510)과 하부 게이트 전극으로부터 단차가 형성되어 있다. 또한, 게이트 절연막(510)의 제1 폭은 상부 게이트 전극의 제3 폭과 동일하게 되어 있다.
게이트 전극(502)의 서로 대향하는 측면 상에는, 실리콘 질화막인 라이너막(제1 스페이서층)(551)과, TEOS(Tetra Ethyl Ortho Silicate)막인 스페이스막(제2 스페이서층)(560)과, 실리콘 질화막인 라이너막(552)이 배치된다. 스페이스막(560)은, 라이너막(551)을 덮고, 라이너막(551) 근방의 주변 LDD 영역(103)을 덮도록 배치된다. 게이트 전극(502)의 금속막(513) 상에는, 실리콘 질화막인 마스크 절연막(514)이 마련되어 있다. 마스크 절연막(514)의 Y방향의 폭은, 금속막(513)의 Y방향의 폭과 동일하게 되어 있다.
마스크 절연막(514)과 라이너막(551)을 마스크로 한, 주변 회로 활성 영역(102) 내로의 불순물 주입에 의해, 주변 회로 활성 영역(102) 내에 주변 LDD(Lightly Doped Drain) 영역(제1 불순물 확산층)(103)이 배치되어 있다. 주변 LDD 영역(103)은, 평면에서 봤을 때 라이너막(551)을 따라 반도체 기판(100) 내의 게이트 절연막(510)을 사이에 두고 양측에 배치된다. 또한, 마스크 절연막(514)과 라이너막(551)과 스페이스막(560)을 마스크로 한, 주변 회로 활성 영역(102) 내로의 불순물 주입에 의해, 주변 회로 활성 영역(102) 내에 주변 소스/드레인(Source Drain) 영역(제2 불순물 확산층)(104)이 배치된다. 주변 소스/드레인 영역(104)은, 평면에서 봤을 때 스페이스막(560)을 따라 반도체 기판(100) 내의 게이트 절연막(510)을 사이에 두고 양측에 배치된다. 주변 회로 영역(3)에는, 게이트 절연막(510), 게이트 전극(502), 마스크 절연막(514), 주변 LDD 영역(103), 주변 소스/드레인 영역(104), 라이너막(551, 552) 및 스페이스막(560)으로, 전계 효과 트랜지스터가 구성된다.
도 2의 A 및 B에 도시된 바와 같이, 메모리 셀 영역(2)의 비트라인(501), 라이너막(551) 및 라이너막(552), 그리고 주변 회로 영역(3)의 게이트 전극(502), 라이너막(551), 스페이스막(560) 및 라이너막(552)을 매설하도록, 반도체 기판(100) 상의 전면에 제1 층간 절연막(600)이 배치되어 있다. 전술한 바와 같이, 메모리 셀 영역에서는, 제1 층간 절연막(600) 및 비트콘 층간 절연막(610)을 관통하여, 도 2의 A의 2개의 매립 워드라인(300)으로 3등분된 메모리 셀 활성 영역(101) 중 2개의 매립 워드 라인(300)의 외측의 2개의 부분에 접속하는, 도시되지 않은 용량 콘택이 배치되어 있다. 주변 회로 영역(3)에서는, 제1 층간 절연막(600)을 관통하여, 주변 소스/드레인 영역(104)에 접속되도록, 주변 콘택(750)이 배치된다. 주변 콘택(750)은, 제1 층간 절연막(600) 상에 마련된 주변 배선(760)에 접속되어 있다. 또한, 도시되지 않은 용량 콘택, 제1 층간 절연막(600) 및 주변 배선(760)의 상면을 덮도록, 실리콘 질화막인 정지막(780)과, 두꺼운(예를 들어, 1 ㎛) 제2 층간 절연막(790)이 배차된다.
메모리 셀 영역(2)에서는, 제2 층간 절연막(790)과 정지막(780)을 관통하여, 용량 콘택의 상면에 접속하는 하부 전극, 용량 절연막 및 상부 전극으로 이루어진 커패시터(800)가 배치된다. 또한, 본 실시형태에서는, 커패시터(800)는, 하부 전극의 내벽 측면 및 내벽 저면 상에 차례로 용량 절연막 및 상부 전극을 형성한 실린더형으로 하였다. 그러나, 커패시터(800)는, 전하를 축적할 수 있는 것이면, 그 구조는 특별히 한정되지 않는다. 예를 들어, 커패시터(800)는, 하부 전극의 내벽 측면, 외벽 측면 및 내벽 저면 상에 차례로 용량 절연막 및 상부 전극을 형성한 크라운형 커패시터로 할 수도 있다. 커패시터(800)의 상부 전극은, 플레이트 전극(810)에 접속된다.
제2 층간 절연막(790) 상에는, 제3 층간 절연막(900)이 배치된다. 주변 회로 영역(3)에서는, 정지막(780), 제2 층간 절연막(790) 및 제3 층간 절연막(900)을 관통하여, 주변 배선(760)에 접속되도록 배선 콘택(910)이 마련되어 있다. 제3 층간 절연막(900) 상에는, 배선 콘택(910)에 접속되도록 배선(920)이 마련되어 있다. 제3 층간 절연막(900) 상에는, 배선(920)을 덮도록 보호 절연막(930)이 배치된다.
제2 실시형태의 도 1의 B의 반도체 장치와 마찬가지로, 본 실시형태의 반도체 장치는, 주변 회로 영역(3)의 게이트 절연막(510)과, 폴리실리콘막(511, 512)으로부터 단차가 형성된다. 이 단차 상에, 라이너막(제1 스페이서층)(551)이 마련되기 때문에, 비트라인(501)의 측면 상에 형성되는 라이너막(551)과 비교하여, 자기 정합적으로 그 막 두께를 두껍게 할 수 있다. 따라서, 본 실시형태의 반도체 장치의 제조 공정에 있어서, 게이트 절연막(510)의 단부로부터 산화제가 침입하여 게이트 절연막(510) 내에 산화물이 생성되는 것을 방지할 수 있다. 그 결과, 주변 회로 영역(3)에 배치된 전계 효과 트랜지스터의 Vt가 상승하는 것을 효과적으로 방지할 수 있다. 또한, 도 14의 실리콘 질화막과 실리콘 산화막으로 이루어지는 라이너막(551')을 이용한 경우와 같은 실리콘 산화막의 형성 공정을 필요로 하지 않으므로, 제조 비용을 저감할 수 있다. 더욱이, 라이너막(551)은 단차 상에서 자기 정합적으로 똑같이 두껍게 되므로, 라이너막(551)의 단층막 두께를 두껍게 할 필요가 없고, 반도체 장치를 미세화한 경우에도 반도체 장치의 다른 부위의 형성에 대한 악영향을 방지할 수 있다. 이 결과, 미세화에 대응한 반도체 장치를 제공할 수 있다.
이하에서는, 도 2 내지 도 12를 참조하여, 본 실시예의 반도체 장치의 제조 방법을 설명한다. 또한, 도 3 내지 도 12의 각 도면에 있어서, A 도면은 평면도, B 도면은 A 도면의 A-A 방향의 단면도, C 도면은 B 도면의 점선으로 둘러싸인 부분 C의 부분 확대도를 나타내며, 일부의 A 도면은 일부의 구조만을 보여주는 투시도로서 나타낸다.
우선, 도 3에 도시된 바와 같이, 공지의 기술을 이용하여 반도체 기판(100) 내에 소자 분리 영역(200)을 형성하고, 반도체 기판(100)의 표면을, 복수의 메모리 셀 활성 영역(101)과, 마찬가지로 복수의 주변 회로 활성 영역(102)으로 분할한다. 각각의 메모리 셀 활성 영역(101) 내에, 반대의 도전형의 불순물을 이온 주입함으로써, 메모리 셀 활성 영역(101)의 표면에 불순물 확산층(미도시)을 형성한다. 메모리 셀 영역(2) 내에, 각각의 메모리 셀 활성 영역(101)을 3등분하도록, 매립 워드라인용의 트렌치를 형성한다. 이로써, 메모리 셀 활성 영역(101) 표면의 불순물 확산층도 3등분된다. 이 트렌치의 내벽면을 열산화함으로써, 트렌치의 내벽면 상에 게이트 절연막(미도시)을 형성한다. 다음으로, 트렌치 안을 매설하도록 도전막 및 절연막을 형성한다. 이에 의해, 도전막인 매립 워드라인(300)과, 매립 워드라인(300) 상에 커버 절연막(미도시)을 형성한다. 이로써, 메모리 셀 영역(2)에는, 게이트 절연막, 매립 워드라인(300) 및 메모리 셀 활성 영역(101)의 표면에 형성된 한 쌍의 불순물 확산층을 구비한 셀 트랜지스터가 완성된다. 또한, 각각의 메모리 셀 활성 영역(101)에는, 2개의 셀 트랜지스터가 형성되어 있고, 2개의 트렌치에 의해 3등분된 3개의 불순물 확산층 중, 중앙의 불순물 확산층은 2개의 셀 트랜지스터 사이에서 공유되어 있다. 이후, 메모리 셀 영역(2)의 소정 영역에 비트콘 층간 절연막(610)을 형성한다.
다음으로, 주변 회로 영역(3)의 주변 회로 활성 영역(102)의 표면 상에, 고유전율 절연재료를 포함하는 게이트 절연막(510)을 형성한다. 주변 회로 영역(3)의 주변 회로 활성 영역(102) 상에 폴리실리콘막(511)을 형성한다. 비트콘 층간 절연막(610) 내에, 2개의 매립 워드라인(300)으로 3등분된 메모리 셀 활성 영역(101) 중 중앙 부분이 노출되도록 개구(620)를 형성한다. 메모리 셀 영역(2) 및 주변 회로 영역(3)의 반도체 기판(100) 상에, 폴리실리콘막(512), 금속막(513), 실리콘 질화막(514)을 차례로 형성한다. 실리콘 질화막(514)을 패터닝하여, 마스크 절연막의 패턴을 형성한다. 이 때, 마스크 절연막(514)의 패턴은, 메모리 셀 영역(2)의 비트라인(501) 사이의 간격(Y 방향의 간격)보다, 주변 회로 영역(3)의 게이트 전극(502) 사이의 간격(Y 방향의 간격)이 넓게 되도록 설정한다. 다음으로, 마스크 절연막(514)의 패턴을 마스크로 이용하여, 금속막(513), 폴리실리콘막(512, 511), 게이트 절연막(510)을 차례로 식각한다. 이 식각에서는, 폴리실리콘막(511, 512)을 식각할 때, 폴리실리콘막(511, 512)의 수직 방향뿐만 아니라 수평 방향으로도 식각이 진행되는 조건(등방성이 높은 식각 조건)으로 설정한다. 이 때, 비트라인(501)용의 패턴의 간격은 게이트 전극(520)용의 패턴의 간격보다 좁게 되어 있다. 이 때문에, 비트라인(501)과 게이트 전극(502)용의 패턴의 밀도 차이에 의해, 비트라인(501)을 구성하는 폴리실리콘막(512), 비트라인 플러그(미도시)는 수평 방향으로 식각되지 않는다. 이에 반해, 주변 회로 영역(3)의 게이트 전극(502)을 구성하는 폴리실리콘막(511, 512)은 수평 방향으로 식각되어, 그 폭이 좁아진다. 이로써, 폴리실리콘막(하부 게이트 전극)(511, 512)의 Y 방향의 제2 폭은, 게이트 절연막(510)의 Y 방향의 제1 폭 및 금속막(상부 게이트 전극)(513)의 Y 방향의 제3 폭보다 좁게 된다. 따라서, 게이트 절연막(510)과 하부 게이트 전극(511, 512)으로 이루어지는 단차(11)가 형성된다. 또한, 메모리 셀 영역(2)에는 폴리실리콘막(512) 및 금속막(513)으로 이루어지는 비트라인(501)이 형성되며, 주변 회로 영역(3)에는 폴리실리콘막(511, 512) 및 금속막(513)으로 이루어지는 게이트 전극(502)이 형성된다.
도 4에 도시된 바와 같이, CVD법을 이용하여, 메모리 셀 영역(2) 및 주변 회로 영역(3)의 반도체 기판(100) 상의 전면에, 비트라인(501)과 게이트 전극(502)을 덮도록, 실리콘 질화막인 라이너막(551)을 형성한다.
도 5에 도시된 바와 같이, 공지의 리소그래피법에 의해, 메모리 셀 영역(2)을 덮도록, 반도체 기판(100) 상에 포토레지스트막(91a)을 형성한다. 포토레지스트막(91a)을 마스크로 이용한 라이너막(551)의 에치백에 의해, 게이트 전극(502)의 측면에 접하도록 라이너막(551)을 남긴다. 이 때, 전술한 바와 같이, 주변 회로 영역(3)의 반도체 기판(100) 상에는, 게이트 절연막(510)과 하부 게이트 전극(511, 512)으로 이루어지는 단차(11)가 형성되므로, 단차(11) 상에는 L자 형상의 라이너막(551)이 남는다. 이 때문에, 단차(11) 상의 라이너막(551)의 두께를, 메모리 셀 영역(2)의 비트라인(501)의 측면 상의 라이너막(551)보다 두껍게 할 수 있다. 즉, 자기 정합적으로, 게이트 절연막(510)의 단부(노출된 상면 및 측면; 폴리실리콘막(511)과 접하지 않은 상면 및 측면) 상의 라이너막(551)의 두께를 두껍게 할 수 있다. 이로써, 게이트 절연막(510) 내에 산화제가 침입하여 게이트 절연막(510)의 단부 주변이 산화되지 않게 되고, 주변 회로 영역(3)의 전계 효과 트랜지스터의 Vt 상승을 억제할 수 있다. 다음으로, 포토레지스트막(91a), 주변 회로 영역(3) 상의 마스크 절연막(514) 및 라이너막(551)을 마스크로 이용하여, 주변 회로 활성 영역(102) 내에, 주변 회로 활성 영역(102)과 반대의 특성의 불순물을 이온 주입하여 주변 LDD 영역(103)을 형성한다.
다음으로, 도 6에 도시된 바와 같이, 포토레지스트막(91a)을 제거한 후, CVD법을 이용하여, 스페이스막(560), 예를 들어 TEOS-BPSG막을, 비트라인(501)과 게이트 전극(502)의 상면 및 라이너막(551)으로 덮인 측면을 포함하는 반도체 기판(100)의 전면에 형성한다. 여기서, 메모리 셀 영역(2)의 비트라인(501) 사이는 좁기 때문에, 스페이스막(560)에 의해 거의 매설된다.
다음으로, 도 7에 도시된 바와 같이, 에치백에 의해 스페이스막(560)을 제거한다. 이 때, 메모리 셀 영역(2)의 비트라인(501)과, 게이트 전극(502)의 라이너막(551)으로 덮인 측면에 접한 부분의 스페이스막(560)을 남기도록 하는 조건으로 설정한다. 즉, 메모리 셀 영역(2)에서는, 비트라인(501) 사이의 간격은 좁으므로, 서로 인접한 스페이스막(560)이 접촉하고, 비트라인(501) 사이는, 라이너막(551)과 스페이스막(560)으로 매설된다.
다음으로, 도 8에 도시된 바와 같이, 메모리 셀 영역(2)을 포토레지스트막(91b)으로 보호하고, 마스크 절연막(514), 라이너막(551) 및 스페이스막(560)을 마스크로 하여, 주변 회로 활성 영역(102) 내에, 주변 회로 활성 영역(102)과 반대의 특성의 불순물을, 주변 LDD 영역(103)보다 많이 이온 주입하여, 주변 소스/드레인 영역(104)을 형성한다.
다음으로, 도 9에 도시된 바와 같이, 포토레지스트막(91b)을 제거한 후, 주변 회로 영역(3)을 포토레지스트막(91c)으로 보호하여, 에치백에 의해, 비트라인(501)의 측면 사이에 있는 스페이스막(560)을 제거한다. 또한, 이 때, 에치백의 조건은, 비트라인(501)의 측면에 접한 부분의 라이너막(551)이 남는 조건으로 설정한다.
다음으로, 도 10에 도시된 바와 같이, 포토레지스트막(91c)을 제거한 후, CVD법을 이용하여, 메모리 셀 영역(2) 및 주변 회로 영역(3)의 반도체 기판(100)의 전면에 실리콘 질화막인 라이너막(552)을 형성한다.
다음으로, 도 11에 도시된 바와 같이, CVD법이나 SOD 도포를 이용하여, 메모리 셀 영역(2) 및 주변 회로 영역(3)의 반도체 기판(100)의 전면에 제1 층간 절연막(600), 예를 들어, 실리콘 산화막을 형성한다. 이 때, SOD 도포를 이용하는 경우는, 열처리에 의해 SOD를 변성시켜 실리콘 산화막을 얻는다.
다음으로, 도 12에 도시된 바와 같이, CMP법에 의해, 제1 층간 절연막(600)을 평탄하게 연마한다. 이 때, CMP법은, 비트라인(501)과 게이트 전극(502) 상의 라이너막(552)이 노출될 때까지 수행한다.
다음으로, 도 2에 도시된 바와 같이, CMP법 또는 에치백에 의해 또한, 마스크 절연막(514)이 노출될 때까지 라이너막(552) 및 제1 층간 절연막(600)을 제거한다. 공지의 기술에 의해, 제1 층간 절연막(600) 안을 관통하여, 주변 소스/드레인 영역(104)에 접속하는 주변 콘택(750)과, 메모리 셀 활성 영역(102)의 양측의 부분에 접속하는 용량 콘택(미도시)을 형성한다. 이 후, 공지의 기술에 의해, 주변 회로 영역(3)의 주변 콘택(750)에 접속하는 주변 배선(760), 정지막(780), 제2 층간 절연막(790)을 형성한다. 공지의 기술에 의해, 정지막(780), 제2 층간 절연막(790)을 관통하여, 도시되지 않은 용량 콘택에 접속된 커패시터(800)를 형성한다. 다음으로, 제2 층간 절연막(790) 상에 커패시터(800)의 상부 전극에 접속되도록 플레이트 전극(810)을 형성한다. 다음으로, 제2 층간 절연막(790)을 덮도록 제3 층간 절연막(900)을 형성한 후, 정지막(780), 제2 층간 절연막(790) 및 제3 층간 절연막(900)을 관통하여 주변 배선(760)에 접속되도록 배선 콘택(910)을 형성한다. 제3 층간 절연막(900) 상에, 배선 콘택(910)에 접속되도록 배선(920)을 형성한 후, 제3 층간 절연막(900)을 덮도록 보호 절연막(930)을 형성한다. 이로써, 본 실시형태의 반도체 장치(1)가 완성된다.
또한, 상기 제1 내지 제3 실시형태에 있어서, 상부 게이트 전극을 구성하는 금속막(513)의 재료는 게이트 전극으로서 기능하는 것이라면 특별히 한정되지 않는다. 금속막(513)으로서 예를 들면, 티탄실리사이드막, 텅스텐실리사이드막, 질화티탄막, 및 텅스텐막으로 이루어지는 군에서 선택된 적어도 1종의 막을 이용할 수 있다. 또한, 게이트 절연막(510)이 포함하는 고유전율 절연재료는 산화실리콘보다 높은 유전율을 가진 것이라면 특별히 한정되지 않지만, 예를 들어, HfSiON, ZrO2, Ta2O5, Nb2O5, ScO3, Y2O3, La2O3, CeO3, Pr2O3, Nd2O3, Sm2O3, Eu2O3, Gd2O3, Tb2O3, Dy2O3, Ho2O3, Er2O3, Tm2O3, Yb2O3 및 Lu2O3로 이루어지는 군에서 선택된 적어도 1종의 절연재료를 이용할 수 있다.
1 DRAM 반도체 장치
2 메모리 셀 영역
3 주변 회로 영역
11 단차
91a, 91b, 91c 포토레지스트막
100 반도체 기판
101 메모리 셀 활성 영역
102 주변 회로 활성 영역
103 주변 LDD(Lightly doped drain) 영역
104 주변 소스/드레인 영역
200 소자 분리 영역
300 매립 워드라인
501 비트라인
502 게이트 전극
505 비트라인 플러그
510 게이트 절연막
511 폴리실리콘막
512 폴리실리콘막
513 금속막
514 마스크 절연막
550 라이너층
551 라이너막
551' 라이너막
552 라이너막
560 스페이스막
600 제1 층간 절연막
610 비트콘 층간 절연막
620 개구
750 주변 콘택
760 주변 배선
780 정지막
790 제2 층간 절연막
800 커패시터
810 플레이트 전극
900 제3 층간 절연막
910 배선 콘택
920 배선
930 보호 절연막
D1 산화물

Claims (11)

  1. 고유전율 절연재료를 포함하고, 상면과 저면과 서로 대향하는 2개의 측면을 구비하고, 상기 저면에서 기판과 접하며, 상기 2개의 측면의 간격으로 정의되는 제1 폭을 가지는 게이트 절연막;
    상기 게이트 절연막의 일부를 개재하여 상기 기판과 대향하고, 상기 제1 폭과 평행한 방향을 따라 상기 제1 폭보다 좁은 제2 폭을 가지는 하부 게이트 전극;
    상기 하부 게이트 전극을 덮고, 상부와 하부와 서로 대향하는 2개의 측부를 구비하고, 상기 제1 폭과 평행한 방향을 따라 제3 폭을 가지는 상부 게이트 전극; 및
    상기 상부 게이트 전극의 측부, 상기 상부 게이트 전극의 하부의 일부, 상기 하부 게이트 전극의 일부, 상기 하부 게이트 전극과 접하지 않는 상기 게이트 절연막의 상면의 일부, 및 상기 게이트 절연막의 측면을 덮는 제1 스페이서층
    을 가지는 전계 효과 트랜지스터를 구비하는 반도체 장치.
  2. 제1항에 있어서,
    상기 제3 폭은 제1 폭과 동일한 폭이거나, 또는 제1 폭보다 넓은 반도체 장치.
  3. 제1항 또는 제2항에 있어서,
    상기 게이트 절연막의 상면 및 측면을 덮는 상기 제1 스페이서층의 두께는, 상기 게이트 절연막의 두께보다 두꺼운 반도체 장치.
  4. 제1항 내지 제3항 중 어느 한 항에 있어서,
    상기 상부 게이트 전극 상에 상기 상부와 접하고, 상기 제3 폭을 가지는 마스크 절연막을 더 구비하는 반도체 장치.
  5. 제1항 내지 제4항 중 어느 한 항에 있어서,
    평면에서 봤을 때, 상기 제1 스페이서층을 따라 상기 기판 내의 상기 게이트 절연막을 사이에 두고 양측에 형성된 제1 불순물 확산층을 구비하는 반도체 장치.
  6. 제5항에 있어서,
    상기 제1 스페이서층의 측면을 덮고, 상기 제1 스페이서층 근방의 상기 제1 불순물 확산층을 덮는 제2 스페이서층; 및
    평면에서 봤을 때, 상기 제2 스페이서층을 따라 상기 기판 내의 상기 게이트 절연막을 사이에 두고 양측에 형성된 제2 불순물 확산층
    을 구비하는 반도체 장치.
  7. 제1항 내지 제6항 중 어느 한 항에 있어서,
    한 쌍의 불순물 확산층을 가지는 셀 트랜지스터;
    상기 셀 트랜지스터의 한쪽의 불순물 확산층에 접속된 커패시터; 및
    상기 셀 트랜지스터의 다른 쪽의 불순물 확산층에 접속된 비트라인
    을 더 구비하는 반도체 장치.
  8. 제1항 내지 제7항 중 어느 한 항에 있어서,
    상기 하부 게이트 전극은 폴리실리콘막을 구비하는 반도체 장치.
  9. 제1항 내지 제8항 중 어느 한 항에 있어서,
    상기 상부 게이트 전극은 금속막을 구비하는 반도체 장치.
  10. 제9항에 있어서,
    상기 금속막은, 티탄실리사이드막, 텅스텐실리사이드막, 질화티탄막 및 텅스텐막으로 이루어지는 군에서 선택된 적어도 1종의 막으로 이루어지는 반도체 장치.
  11. 기판 상에, 고유전율 절연재료를 포함하는 게이트 절연막을 형성하는 공정;
    상기 게이트 절연막 상에 하부 게이트 전극을 형성하는 공정;
    상기 하부 게이트 전극 상에 상부 게이트 전극을 형성하는 공정;
    상기 상부 게이트 전극 및 상기 하부 게이트 전극을 패터닝하는 공정;
    상기 하부 게이트 전극을 측면 식각하여, 상기 하부 게이트 전극의 서로 대향하는 2개의 측면의 간격으로 정의되는 제2 폭을 가늘게 하는 공정;
    상기 게이트 절연막에서의 상기 제2 폭과 평행한 방향을 따른 제1 폭이 상기 제2 폭보다 넓게 되도록, 상기 게이트 절연막을 선택적으로 제거하는 공정; 및
    상기 상부 게이트 전극의 측부 및 하부와, 상기 하부 게이트 전극의 측면과, 상기 게이트 절연막의 상면 및 측면의 노출 부분을 덮도록, 제1 스페이서층을 형성하는 공정
    을 구비하는 반도체 장치의 제조 방법.
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