JP6006921B2 - 半導体装置およびその製造方法 - Google Patents
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Description
本発明は、半導体装置およびその製造方法に関する。
特許文献１（特開２０００−２１６３７３号公報）には、半導体基板上へのＭＯＳトランジスタの形成方法が記載されている。ここでは、基板上にゲート絶縁膜を介して配置されたゲート電極を形成する。この後、ゲート電極の側壁上にオフセットスペーサを形成し、ゲート電極およびオフセットスペーサをマスクとして基板にイオン注入を施すことにより、ＬＤＤ領域を形成する。オフセットスペーサを用いることで、イオン注入により導入された不純物がゲート電極下の基板に熱拡散しにくくなり、ゲート−ドレイン間容量を低減できる。更に、オフセットスペーサの外部側壁上にサイドウォールスペーサを形成し、ゲート電極およびサイドウォールスペーサをマスクとして基板にイオン注入を施すことで、ソース及びドレインを形成する。ここで、特許文献１では、オフセットスペーサおよびサイドウォールスペーサを形成する材料として、酸化シリコンまたは窒化シリコンからなる絶縁膜が挙げられている。
本発明者がこの技術について検討したところ、以下のような課題を有することが明らかとなった。酸化シリコン膜やそれよりも高い誘電率を持つ高誘電率膜（ｈｉｇｈ−ｋ膜）からなるゲート絶縁膜は、ＭＩＳトランジスタの電気特性に関わる構成要素の一つである。特に、ゲート絶縁膜の膜厚（等価酸化膜厚（Ｅｑｕｉｖａｌｅｎｔ Ｏｘｉｄｅ Ｔｈｉｃｋｎｅｓｓ：ＥＯＴ）で表される）は、閾値電圧や電流値に影響するため、ＥＯＴの制御が重要となる。
従来、ＭＩＳトランジスタの形成工程では、特許文献１の図３に示されるように、オフセットスペーサやサイドウォールスペーサ（第２スペーサ）を構成する材料として、酸化シリコンや窒化シリコンからなる絶縁膜が適用されていた。このような技術について本発明者が検討したところ、以下の課題を有することが分かった。
例えば、オフセットスペーサやサイドウォールスペーサとして酸化シリコンを適用した場合、ソース及びドレイン用の不純物活性化のためのアニール時などに、これらのスペーサや層間絶縁膜の酸化シリコンに由来する酸化剤がゲート絶縁膜に侵入し、ゲート絶縁膜のＥＯＴを増加させることが分かった。このような酸化剤の進入によるゲート絶縁膜のＥＯＴの増加は、酸化シリコンよりも誘電率の高い高誘電率膜（ｈｉｇｈ−ｋ膜）をゲート絶縁膜として用いた場合に、より顕著となっていた。また、酸化剤作用によりゲート絶縁膜中に負の固定チャージが誘起され、閾値電圧のシフトが起こることが分かった。
また、オフセットスペーサとして窒化シリコン膜を適用した場合であっても、サイドウォールスペーサなどと比較して薄いオフセットスペーサでは酸化剤の進入に対するバリア性は不十分であった。一方、厚い窒化シリコン膜からなるオフセットスペーサを用いることは、ゲート電極下のチャネル領域とＬＤＤ領域との離間による抵抗の増加が懸念されるため、好ましくない。
そこで、本発明者は、周辺回路領域のトランジスタ用のオフセットスペーサおよびサイドウォールスペーサの両スペーサを窒化シリコン膜とする構造を更に検討した。このように、オフセットスペーサに加え、比較的厚いサイドウォールスペーサを窒化シリコン膜とすることで、酸化剤の進入によるＥＯＴの増加の抑制が期待できる。
しかしながら、本発明者の更なる検討によれば、以下のような課題を有することが分かった。例えば、埋め込みワード線構造のＤＲＡＭメモリセルにおいて、周辺回路領域のゲート電極と同時にパターニングされるビット線の間隔は、周辺回路領域のゲート電極の間隔よりも狭くなる。また、一般的に半導体集積回路の高集積化に伴って半導体素子は微細化され、複数併設されるゲート電極の間隔は狭くなる。このように狭いビット線やゲート電極間は、スペーサ膜やエッチングストッパ膜で埋設される場合がある。換言すれば、ビット線間やゲート電極間が窒化シリコン膜のみで埋設されることになる。これにより、当該ビット線間やゲート電極間に、自己整合的手法によるコンタクト（Ｓｅｌｆ Ａｌｉｇｎ Ｃｏｎｔａｃｔ：ＳＡＣ）を形成することが困難となる。そこで、ビット線間のサイドウォールスペーサを選択的に除去することが考えられる。しかし、上述のようにオフセットスペーサとサイドウォールスペーサが同一の窒化シリコン膜で形成されている場合、サイドウォールスペーサのみを選択的に除去できなくなる。
一実施形態は、
基板の第１の領域の主面に、ゲート絶縁膜を形成する工程と、
前記ゲート絶縁膜を覆うゲート電極を形成する工程と、
前記基板の第１の領域では前記ゲート電極を覆い、前記第１の領域と異なる第２の領域では前記基板の主面を覆うように、前記基板に第１の導体膜を形成する工程と、
前記第１の導体膜、前記ゲート電極および前記ゲート絶縁膜を加工して、前記第１の領域には前記第１の導体膜、前記ゲート電極および前記ゲート絶縁膜からなる第１の積層体を形成し、前記第２の領域には前記第１の導体膜からなる複数の第１の配線を形成する工程と、
前記第１の積層体の側壁を覆い、かつ、前記複数の第１の配線を覆うように、第１の絶縁膜を形成する工程と、
前記第１の絶縁膜をマスクとして、前記基板の第１の領域の主面に第１のイオン注入を施す工程と、
前記第１の積層体の側壁を覆い、かつ、前記複数の第１の配線間を埋設するように、前記第１の絶縁膜とは異なる絶縁膜であって、酸化アルミニウムを主体とする第２の絶縁膜を形成する工程と、
前記第２の絶縁膜をマスクとして、前記基板の第１の領域の主面に第２のイオン注入を施す工程と、
前記第１の絶縁膜に対して選択的に、前記第２の絶縁膜を除去する工程と、
を有することを特徴とする半導体装置の製造方法に関する。
基板の第１の領域の主面に、ゲート絶縁膜を形成する工程と、
前記ゲート絶縁膜を覆うゲート電極を形成する工程と、
前記基板の第１の領域では前記ゲート電極を覆い、前記第１の領域と異なる第２の領域では前記基板の主面を覆うように、前記基板に第１の導体膜を形成する工程と、
前記第１の導体膜、前記ゲート電極および前記ゲート絶縁膜を加工して、前記第１の領域には前記第１の導体膜、前記ゲート電極および前記ゲート絶縁膜からなる第１の積層体を形成し、前記第２の領域には前記第１の導体膜からなる複数の第１の配線を形成する工程と、
前記第１の積層体の側壁を覆い、かつ、前記複数の第１の配線を覆うように、第１の絶縁膜を形成する工程と、
前記第１の絶縁膜をマスクとして、前記基板の第１の領域の主面に第１のイオン注入を施す工程と、
前記第１の積層体の側壁を覆い、かつ、前記複数の第１の配線間を埋設するように、前記第１の絶縁膜とは異なる絶縁膜であって、酸化アルミニウムを主体とする第２の絶縁膜を形成する工程と、
前記第２の絶縁膜をマスクとして、前記基板の第１の領域の主面に第２のイオン注入を施す工程と、
前記第１の絶縁膜に対して選択的に、前記第２の絶縁膜を除去する工程と、
を有することを特徴とする半導体装置の製造方法に関する。
他の実施形態は、
基板と、
前記基板の第1の領域の主面上に順に形成されたゲート絶縁膜、ゲート電極、および第１の導体膜からなる第1の積層体と、
前記第1の積層体の側壁を覆う第１の絶縁膜と、
前記第１の積層体の側壁を覆い、かつ、前記第１の絶縁膜とは異なる絶縁膜であって、酸化アルミニウムを主体とする第２の絶縁膜と、
前記第1の積層体の両側の側方下部の基板内に設けられたＬＤＤ領域およびソース／ドレイン領域と、
前記基板の第２の領域の主面上に形成された、第1の導体膜からなる複数の第１の配線と、
を有することを特徴とする半導体装置に関する。
基板と、
前記基板の第1の領域の主面上に順に形成されたゲート絶縁膜、ゲート電極、および第１の導体膜からなる第1の積層体と、
前記第1の積層体の側壁を覆う第１の絶縁膜と、
前記第１の積層体の側壁を覆い、かつ、前記第１の絶縁膜とは異なる絶縁膜であって、酸化アルミニウムを主体とする第２の絶縁膜と、
前記第1の積層体の両側の側方下部の基板内に設けられたＬＤＤ領域およびソース／ドレイン領域と、
前記基板の第２の領域の主面上に形成された、第1の導体膜からなる複数の第１の配線と、
を有することを特徴とする半導体装置に関する。
なお、本明細書及び特許請求の範囲では、完成前のメモリセル領域を形成する予定の領域を「メモリセル形成領域」、完成前の周辺回路領域を形成する予定の領域を「周辺回路形成領域」とする。これらの領域は、完成前で製造途中の領域である点でそれぞれ、「メモリセル領域」及び「周辺回路領域」と区別される。以下では、メモリセル形成領域を「第２の領域」、周辺回路形成領域を第１の領域と呼ぶ場合がある。
第１の領域において、ゲート絶縁膜を含む第1の積層体を覆うサイドウォールスペーサ（第２の絶縁膜）として酸化アルミニウムを主体とする絶縁膜を適用することにより、ゲート絶縁膜への酸化剤の進入を低減することができる。また、この第２の絶縁膜として第１の絶縁膜と異なる絶縁膜を適用することにより、第２の領域において、複数の第１の配線間に設けられた第２の絶縁膜を第１の絶縁膜に対して選択的に除去することができる。
（第１実施例）
本実施例は、本発明の構造を周辺回路領域の第1の電界効果トランジスタ及びメモリセル領域のビット線（第1の配線）に適用した、ＤＲＡＭ（Ｄｙｎａｍｉｃ Ｒａｎｄｏｍ Ａｃｃｅｓｓ Ｍｅｍｏｒｙ）を有する半導体装置の製造方法に関するものである。本実施例では、メモリセル形成領域（第２の領域）のビット線と、周辺回路形成領域（第１の領域）の第1の電界効果トランジスタのゲート電極を、同一の工程でパターニングして形成する。
本実施例は、本発明の構造を周辺回路領域の第1の電界効果トランジスタ及びメモリセル領域のビット線（第1の配線）に適用した、ＤＲＡＭ（Ｄｙｎａｍｉｃ Ｒａｎｄｏｍ Ａｃｃｅｓｓ Ｍｅｍｏｒｙ）を有する半導体装置の製造方法に関するものである。本実施例では、メモリセル形成領域（第２の領域）のビット線と、周辺回路形成領域（第１の領域）の第1の電界効果トランジスタのゲート電極を、同一の工程でパターニングして形成する。
以下、図面を参照して、本実施例の半導体装置の製造方法を説明する。図１はメモリセル形成領域を表す平面図を表す。また、図２Ａは図１のＡ１−Ａ１方向の断面図、図２Ｂは図１のＢ１−Ｂ１方向の断面図、図２Ｃは周辺回路形成領域の断面図を表す。以下、平面図と断面図との関係は特記しない限り同様である。なお、構成要素を分かり易くするために、上層を覆う絶縁膜などを適宜省略して示すこととする。
まず、図１及び２に示すように、ＳＴＩ法により、半導体基板のメモリセル形成領域（第２の領域）及び周辺回路形成領域（第１の領域）内に、素子分離領域１０を形成する。これにより、半導体基板内では、素子分離領域１０で区画された領域が活性領域１１となる。次に、公知の方法により、周辺回路領域のｎチャネル型のトランジスタを形成する領域１１ｂにＰウェル１４を形成し、ｐチャネル型のトランジスタを形成する領域１１ａにＮウェル１５を形成する。
続いて、公知の方法により、メモリセル形成領域内に、素子分離領域１０と交差する方向に延在する溝状のトレンチ１６を形成する。そして、トレンチ１６の内壁をＩＳＳＧ（ｉｎ−ｓｉｔｕ ｓｔｅａｍ ｇｅｎｅｒａｔｉｏｎ）法により酸化して、酸化シリコン膜からなるゲート絶縁膜１７を形成する。次に、トレンチ１６内を導体膜で埋め込むことで、溝型のゲート電極１９を形成する。そして、半導体基板上の主面に、窒化シリコン膜からなるビットコンタクト層間絶縁膜２２を形成する。ウェットエッチングにより、周辺回路形成領域上の窒化シリコン膜２２、及びパッド酸化膜１２を除去する。
次に、図３に示すように、周辺回路形成領域の主面上に酸化シリコン膜２３を形成する。Ｐウェル１４上に半導体基板側から順に、ＨｆＯ2（酸化ハフニウム）膜２４、窒化チタン膜（金属膜）２５、及び多結晶シリコン膜（導電膜）２６を形成する。酸化シリコン膜２３及びＨｆＯ2膜２４はゲート絶縁膜を構成し、窒化チタン膜２５及び多結晶シリコン膜（多結晶シリコン膜）２６はゲート電極を構成する。また、Ｎウェル１５上に半導体基板側から順に、ＨｆＯ2膜２４、Ａｌ2Ｏ3（酸化アルミニウム）膜２７、窒化チタン膜（金属膜）２５及び多結晶シリコン膜（導電膜）２６を形成する。酸化シリコン膜２３、ＨｆＯ2膜２４及びＡｌ2Ｏ3膜２７は、ゲート絶縁膜を構成し、窒化チタン膜２５及び多結晶シリコン膜２６はゲート電極を構成する。酸化ハフニウムや酸化アルミニウムを含む絶縁膜は、二酸化シリコンを主体とする絶縁膜よりも誘電率が高く、高誘電率絶縁膜やＨｉｇｈ−Ｋ絶縁膜と呼ばれる。本第１実施例の半導体装置では、周辺回路領域にこのような高誘電率絶縁膜をゲート絶縁膜に適用した第1の電界効果トランジスタを形成する。
なお、高誘電率ゲート絶縁膜は上記の材料に限定されず、例えば、ケイ酸化ハフニウム（ＨｆＳｉＯ）や、酸化ランタン（Ｌａ2Ｏ3）などもある。酸化剤の影響を受けてＥＯＴが増加し得るゲート絶縁膜であれば、本願を適用して同様に効果的である。また、高誘電率ゲート絶縁膜と相性の良いゲート電極として、金属材料を適用することがあり、上記の窒化チタン膜もその一種である。金属ゲート電極はこれに限定されず、例えば、窒化タンタル（ＴａＮ）膜などもある。
次に、図４に示すように、フォトリソグラフィ法およびドライエッチング法などによって、ビットコンタクト層間絶縁膜２２の一部を除去することで、ビットコンタクト開口部から活性領域１１の一部を露出させる。その上で、半導体基板上の全面に多結晶シリコン膜（導電膜）２９、窒化タングステン膜（導電膜）及びタングステン膜（導電膜）３０（図４中には窒化タングステン膜とタングステン膜の境界を示さない）、並びに窒化シリコン膜３１を形成する。この多結晶シリコン膜２９、窒化タングステン膜及びタングステン膜３０が第１の導体膜を構成する。この工程により、周辺回路形成領域ではゲート電極を覆い、メモリセル形成領域ではビットコンタクト開口部において基板を覆うように、第１の導体膜を形成する。
次に、図５及び６に示すように、フォトリソグラフィ法およびエッチング法などにより、第１の窒化シリコン膜３１、窒化タングステン膜及びタングステン膜３０、多結晶シリコン膜２９，２６、および、ゲート絶縁膜２４，２７を加工する。この加工により、メモリセル形成領域上では、多結晶シリコン膜２９、窒化タングステン膜及びタングステン膜３０（以上、第１の導体膜）からなるビット線３３（第１の配線）が形成される。また、この加工により、周辺回路形成領域のＰウェル１４上では、高誘電率ゲート絶縁膜、窒化チタン膜２５、多結晶シリコン膜２６及び２９、並びに窒化タングステン膜及びタングステン膜３０からなるゲート構造（第１の積層体）が形成される。Ｐウェル１４上では、酸化シリコン膜２３、及びパターニングされた高誘電率絶縁膜（ＨｆＯ2膜２４）は、ゲート絶縁膜を構成する。また、この加工により、周辺回路形成領域のＮウェル１５上では、高誘電率ゲート絶縁膜、窒化チタン膜２５、多結晶シリコン膜２６及び２９、並びに窒化タングステン膜及びタングステン膜３０からなるゲート構造（第１の積層体）が形成される。Ｎウェル１５上では、酸化シリコン膜２３、及びパターニングされた高誘電率絶縁膜（ＨｆＯ2膜２４及びＡｌ2Ｏ3膜２７）は、ゲート絶縁膜を構成する。
次に、図７に示すように、半導体基板上の全面に、ＡＬＤ（Ａｔｏｍｉｃ Ｌａｙｅｒ Ｄｅｐｏｓｉｔｉｏｎ）法により、窒化シリコン膜３６（第１の絶縁膜）を形成する。半導体基板上の全面にフォトレジスト２８を形成した後、周辺回路形成領域上のフォトレジスト２８を除去して、フォトレジストパターンを形成する。周辺回路形成領域上の窒化シリコン膜３６をエッチバックして、ゲート絶縁膜、ゲート電極及びハードマスクの側壁を覆うように、オフセットスペーサ（第１の絶縁膜）３６ａとして窒化シリコン膜を残留させる。フォトレジスト２８で覆われたメモリセル形成領域は当該エッチングには曝されず、窒化シリコン膜３６は複数のビット線３３を覆うように形成される。
フォトレジストパターン２８を除去した後、メモリセル形成領域及び周辺回路形成領域のＮウェル１５上に、第１のマスク（図示していない）を設ける。ハードマスク３１、オフセットスペーサ３６ａ及び第１のマスクを用いて、周辺回路形成領域のＰウェル１４内にｎ型導電型の不純物をイオン注入して、第１の積層体の側方下部にＬＤＤ領域３７ａを形成する（第１のイオン注入）。第１のマスクを除去した後、メモリセル形成領域及び周辺回路形成領域のＰウェル１４上に、第２のマスク（図示していない）を設ける。ハードマスク３１、オフセットスペーサ３６ａ及び第２のマスクを用いて、周辺回路形成領域のＮウェル１５内にｐ型導電型の不純物をイオン注入して、第１の積層体の側方下部にＬＤＤ領域３７ｂを形成する（第１のイオン注入）。この後、第２のマスクを除去する。
次に、図８に示すように、半導体基板上の全面に、酸化アルミニウム膜３８（第２の絶縁膜）を形成する。半導体基板上の全面にフォトレジスト２８を形成した後、周辺回路形成領域上のフォトレジスト２８を除去して、フォトレジストパターンを形成する。周辺回路形成領域上の酸化アルミニウム膜３８をエッチバックして、オフセットスペーサ（第１の絶縁膜）３６ａ上であるゲート電極及びハードマスクの側壁を覆うように、サイドウォールスペーサ（第２の絶縁膜）３９として酸化アルミニウム膜を残留させる。フォトレジスト２８で覆われたメモリセル形成領域は当該エッチングには曝されず、酸化アルミニウム膜３８は複数のビット線３３の間を埋設するように形成される。
フォトレジストパターン２８を除去した後、メモリセル形成領域及び周辺回路形成領域のＮウェル１５上に、第３のマスク（図示していない）を設ける。ハードマスク３１、オフセットスペーサ３９、サイドウォールスペーサ３６ａ、及び第３のマスクを用いて、周辺回路形成領域のＰウェル１４内に、第１のイオン注入よりも高濃度のｎ型導電型の不純物のイオン注入を行う（第２のイオン注入）。これにより、第１の積層体の側方下部にソース及びドレイン４０ａを形成する。第３のマスクを除去した後、メモリセル形成領域及び周辺回路形成領域のＰウェル１４上に、第４のマスク（図示していない）を設ける。ハードマスク３１、オフセットスペーサ３６ａ、サイドウォールスペーサ３９、及び第４のマスクを用いて、周辺回路形成領域のＮウェル１５内に、第１のイオン注入よりも高濃度のｐ型導電型の不純物のイオン注入を行う（第２のイオン注入）。これにより、第１の積層体の側方下部にソース及びドレイン４０ｂを形成する。この後、第４のマスクを除去する。
続いて、図９に示すように、半導体基板上の全面にフォトレジスト２８を形成した後、メモリセル形成領域上のフォトレジストを除去して、フォトレジストパターンを形成する。このフォトレジストパターンをマスクに用いたウェットエッチングにより、メモリセル形成領域上の酸化アルミニウム膜３８を除去する。ここでは、酸化アルミニウム膜３８と窒化シリコン膜３６とが異なる絶縁膜であるため、メモリセル形成領域のビット線３３間に埋設された酸化アルミニウム膜３８を、ビット線３３を覆う窒化シリコン膜３６に対して選択的に除去できる。この観点から、メモリセル形成領域においてビット線３３を覆うように形成する第１の絶縁膜の材料は、酸化アルミニウムと異なり（第２の絶縁膜を選択的に除去するため）、かつ、酸化剤として寄与しない絶縁膜であれば良く、窒化シリコンに限定されない。その後、フォトレジストパターンを除去する。
次に、図１０に示すように、半導体基板上の全面に、ＣＶＤ法により、ライナー膜として窒化シリコン膜４１を形成する。この際、メモリセル形成領域上の酸化アルミニウム膜３８は除去されているため、ビット線間を完全に埋設させることなく、窒化シリコン膜４１を形成することができる。この結果、後述する図１１の工程で、窒化シリコン膜４１を、容量コンタクトホール開口時のエッチングストッパとして用いることができる。次に、ＳＯＤ（Ｓｐｉｎ Ｏｎ Ｄｉｅｌｅｃｔｒｉｃ；層間絶縁膜）膜４２を形成した後、熱処理を行う。ライナー膜４１をストッパとして、ＳＯＤ膜４２に対してＣＭＰ法を行うことにより、ＳＯＤ膜４２を平坦化させる。
図１１に示すように、フォトリソグラフィ法およびエッチング法などにより、ＳＯＤ膜４２からなる層間絶縁膜に、容量コンタクトホール４３（接続孔）およびコンタクトホール４５を形成する。具体的には、メモリセル形成領域では、ＳＯＤ膜４２からなる層間絶縁膜に、その表面から、ビット線３３間に位置する活性領域１１（ソースまたはドレイン領域である基板の主面）までを貫通するように、層間絶縁膜に容量コンタクトホール４３を形成する。ここでは、ライナー膜４１および窒化シリコン膜３６がドライエッチング保護膜として機能し、ビット線３３の間に自己整合的に容量コンタクトホール４３を形成することができる。
続いて、図１２に示すように、公知の技術により容量コンタクトホール４３およびコンタクトホール４５の中に導電性の膜を埋め込むことで、コンタクトプラグ（接続プラグ）４４を形成する。この際、図１２に示すように、容量コンタクトホール４３の側壁には窒化シリコンからなるサイドウォール膜６０を形成しても良い。
続いて、図１３に示すように、メモリセル形成領域内では容量コンタクトプラグに電気的に接続された容量コンタクトパッド４９、周辺回路形成領域内ではソース及びドレイン４０ａ及び４０ｂに電気的に接続された配線を、公知の方法により形成する。続いて、メモリセル形成領域には、公知の方法により、下部電極５０、容量絶縁膜５２、及び上部電極５１からなるクラウン型のキャパシタを形成する。キャパシタは、容量コンタクトパッド４９に電気的に接続されている。これにより、キャパシタ、電界効果トランジスタ、及びビット線を有するＤＲＡＭを備えた、本実施例の半導体装置が完成する。
本実施例の半導体装置のメモリセル領域には、半導体基板内に設けられた溝型のゲート電極１９と、ゲート絶縁膜１７と、ソース及びドレインを備えた電界効果トランジスタが設けられている。半導体基板上の層間絶縁膜内には、この電界効果トランジスタのソースまたはドレイン領域に電気的に接続されるようにビット線３３が設けられている。ビット線３３は、ソースまたはドレイン領域の側から順に、多結晶シリコン膜２９、並びに窒化タングステン膜及びタングステン膜３０の第１の導体膜から構成されている。ビット線３３上には、窒化シリコン膜からなるハードマスク３１が設けられている。
また、電界効果トランジスタのソースまたはドレイン領域に接続されるように容量コンタクトプラグ４４が設けられている。ビット線３３と容量コンタクトプラグ４４との間は、オフセットスペーサ３６ａとサイドウォール膜６０によって電気的に絶縁されている。容量コンタクトプラグ４４は、容量コンタクトパッド４９を介して、キャパシタに電気的に接続されている。キャパシタは、下部電極５０、容量絶縁膜５２及び上部電極５１から構成されている。
周辺回路領域には、プレナー型のｎチャネル型とｐチャネル型の第１の電界効果トランジスタが形成されている。各チャネル型のトランジスタは、半導体基板上に順に設けられた、ゲート絶縁膜及びゲート電極を有する。ｎチャネル型のトランジスタのゲート絶縁膜は、酸化シリコン膜２３、及びＨｆＯ2膜２４の高誘電率膜（Ｈｉｇｈ−Ｋ膜）からなり、ｐチャネル型のトランジスタのゲート絶縁膜は、酸化シリコン膜２３、及びＨｆＯ2膜２４とＡｌ2Ｏ3膜２７の高誘電率膜（Ｈｉｇｈ−Ｋ膜）からなる。各チャネル型のトランジスタのゲート電極は窒化チタン膜２５、多結晶シリコン膜２６及び２９、並びに窒化タングステン膜及びタングステン膜３０からなり、ゲート電極上にはハードマスク３１が設けられている。各チャネル型のトランジスタのゲート絶縁膜及びゲート電極の側壁上には、ＬＤＤ領域を形成するためのオフセットスペーサ３６ａとして窒化シリコン膜が形成され、ソース及びドレイン領域用のサイドウォールスペーサ３９として酸化アルミニウム膜が形成されている。
本実施例の半導体装置では、周辺回路領域の第１の電界効果トランジスタに設けたサイドウォールスペーサ３９としての酸化アルミニウム膜は、ゲート電極及びゲート絶縁膜への酸化剤の進入を防止する。従って、周辺回路領域の第１の電界効果トランジスタにおいて、酸化剤の進入によるゲート絶縁膜のＥＯＴの増加および負の固定チャージの誘起を抑制できる。これにより、閾値電圧の変動やオン電流の低下を抑制できる。
また、半導体装置の構成によっては、メモリセル領域のビット線の間隔は、周辺回路領域のトランジスタのゲート電極の間隔よりも狭いことがある。この場合、周辺回路領域のサイドウォールスペーサ用に形成した絶縁膜が、メモリセル領域のビット線間を埋設してしまう。ビット線間に容量コンタクトプラグを形成する際には、層間絶縁膜（酸化シリコン膜）内に容量コンタクトホールを形成するためのドライエッチングに対するエッチストッパとしてライナー膜（窒化シリコン膜）を形成する。そこで、このライナー膜を形成するためには、ビット線間に埋設されたサイドウォールスペーサ用の絶縁膜を、ウェットエッチングにより等方的に除去する必要がある。
この際、関連する半導体装置の製造方法では、ライナー膜とサイドウォールスペーサ用の絶縁膜を窒化シリコン膜で形成している。このため、サイドウォールスペーサ用の絶縁膜をウェットエッチングで除去する際に、ライナー膜も除去されて、ビット線がウェットエッチングに曝されるおそれがあり、好ましくない。
これに対して、本実施例では、ライナー膜を窒化シリコン膜で形成し、ビット線間は酸化アルミニウム膜で埋設するため、この埋設膜（酸化アルミニウム膜）を選択的に除去できる。このため、ビット線がウェットエッチングに曝されるといった問題が生じない。
以上のように、本実施例によれば、ゲート電極及びゲート絶縁膜への酸化剤の影響による素子特性の劣化を抑制しつつ、ビット線間に埋設された絶縁膜を選択的に除去し得ることで素子の微細化を実現できる。
なお、本実施例では、酸化アルミニウム膜からなるサイドウォールスペーサ３９を形成したが、変形例として、酸化シリコン膜及び酸化アルミニウム膜からなるサイドウォールスペーサ３９を形成することもできる。本変形例では、第１実施例の図１〜７の工程を実施した後、図１８に示すように、半導体基板上に酸化アルミニウム膜及び酸化シリコン膜を順に形成する。メモリセル形成領域上にマスクを設けた後、ウェットエッチングにより、酸化アルミニウム膜及び酸化シリコン膜をエッチバックする。この結果、周辺回路形成領域のゲート電極側壁上には、サイドウォールスペーサ（第２の絶縁膜）として、酸化アルミニウム膜３９ａ及び酸化シリコン膜３９ｂが形成される。ウェットエッチングにより、メモリセル形成領域上の酸化アルミニウム膜及び酸化シリコン膜を除去する以外は、第１実施例の図９と同様の工程を実施する。この後、第１実施例の図１０〜１３の工程を実施して、半導体装置が完成する。
本変形例においても、周辺回路領域において、酸化アルミニウム膜３９ａが、酸化シリコン膜３９ｂ及びＳＯＤ膜からゲート構造への酸素の拡散を防止するため、第１実施例と同様の効果を奏することができる。
（第２実施例）
本実施例は、下記の点が、第１実施例とは異なる。
（ａ）周辺回路形成領域において、ゲート絶縁膜として酸化シリコン膜を形成する点、
（ｂ）メモリセル形成領域の溝型のゲート電極よりも先に、周辺回路形成領域にゲート絶縁膜及び多結晶シリコン膜を形成する点。
本実施例は、下記の点が、第１実施例とは異なる。
（ａ）周辺回路形成領域において、ゲート絶縁膜として酸化シリコン膜を形成する点、
（ｂ）メモリセル形成領域の溝型のゲート電極よりも先に、周辺回路形成領域にゲート絶縁膜及び多結晶シリコン膜を形成する点。
以下では、本実施例の半導体装置の製造方法を説明するが、第１実施例と同じ工程についてはその説明を省略する。
まず、図１４に示すように、上記第１実施例において図２を用いて説明した方法と同様にして、半導体基板のメモリセル形成領域（第２の領域）及び周辺回路形成領域（第１の領域）内に、素子分離領域１０を形成し、周辺回路形成領域のｎチャネル型のトランジスタを形成する領域１１ｂ内にＰウェル１４、ｐチャネル型のトランジスタを形成する領域１１ａ内にＮウェル１５を形成する。その後、周辺回路形成領域のＮウェル１５及びＰウェル１４の表面に、周知のＩＳＳＧ法により、酸化シリコン膜１２（ゲート絶縁膜）を形成する。半導体基板上の全面に、ＣＶＤ法により多結晶シリコン膜５３を形成した後、周辺回路形成領域上に第５のマスクを設ける。続いて、公知のフォトリソグラフィ法およびエッチング法などにより、メモリセル形成領域上の多結晶シリコン膜５３を除去して、周辺回路形成領域上に多結晶シリコン膜５３を残留させる。
次に、上記第１実施例において図２を用いて説明した方法と同様にして、メモリセル形成領域にトレンチ１６、ゲート絶縁膜１７、および、溝型のゲート電極１９を形成する。その後、半導体基板上の全面に、ＬＰ−ＴＥＯＳ（Ｌｏｗ Ｐｒｅｓｓｕｒｅ −ｔｅｔｒａ ｅｔｈｙｌ ｏｒｔｈｏ ｓｉｌｉｃａｔｅ；ＴＥＯＳは、Ｓｉ（ＯＣ2Ｈ5）4を表す）膜５４を形成する。この後、公知のフォトリソグラフィ技術により、周辺回路形成領域上のＬＰ−ＴＥＯＳ膜５４を除去する。本第２実施例におけるこのＬＰ−ＴＥＯＳ膜５４は、上記第１実施例におけるビットコンタクト層間絶縁膜２２として機能する。
その後、上記第１実施例において図３〜図６を用いて説明した方法と同様にして、図１５に示す構造を得る。図１５に示した構成要素において、上記図３〜図６に示された構成要素と同じ符号のものは、同様の方法で形成または加工されるものとする。この加工により、メモリセル形成領域上では、多結晶シリコン膜（導電膜）２９、窒化タングステン膜（導電膜）及びタングステン膜（導電膜）３０（以上、第１の導体膜）からなるビット線３３（第１の配線）が形成される。また、この加工により、周辺回路形成領域のＰウェル１４上では酸化シリコン膜１２、多結晶シリコン膜２９及び５３、並びに窒化タングステン膜及びタングステン膜３０からなるゲート構造（第１の積層体）が形成される。また、この加工により、周辺回路形成領域のＮウェル１５上では酸化シリコン膜１２、多結晶シリコン膜２９及び５３並びに窒化タングステン膜及びタングステン膜３０からなるゲート構造（第１の積層体）が形成される。
次に、図１６に示すように、上記第１実施例において図７〜９を用いて説明した方法と同様にして、窒化シリコン膜３６、オフセットスペーサ３６ａ、ＬＤＤ領域３７ａ，３７ｂ、酸化アルミニウム膜３８、ソース及びドレイン４０ａ，４０ｂを形成する。そして、上記図９を用いて説明した方法と同様にして、メモリセル形成領域においてビット線３３間に埋設されていた酸化アルミニウム膜３８をウェットエッチングにより除去する。ここでは、酸化アルミニウム膜３８と窒化シリコン膜３６とが異なる絶縁膜であるため、メモリセル形成領域のビット線３３間に埋設された酸化アルミニウム膜３８を、ビット線３３を覆う窒化シリコン膜３６に対して選択的に除去できる。この観点から、メモリセル形成領域においてビット線３３を覆うように形成する第１の絶縁膜の材料は、酸化アルミニウムと異なり（第２の絶縁膜を選択的に除去するため）、かつ、酸化剤として寄与しない絶縁膜であれば良く、窒化シリコンに限定されない。
続いて、上記第１実施例において図１０〜図１３を用いて説明した方法と同様にして、本第２実施例の半導体装置が完成する。図１７は、本実施例の半導体装置のメモリセル領域を表す断面図である。図１７に示すように、本実施例の半導体装置では、第１実施例の半導体装置とは異なり、周辺回路領域のｎチャネル型及びｐチャネル型の第１の電界効果トランジスタは、共にゲート絶縁膜が酸化シリコン膜から構成されている。また、第１の電界効果トランジスタのゲート電極は、共に多結晶シリコン膜、窒化タングステン膜、及びタングステン膜から構成されている。本実施例の半導体装置において、その他の基本構成は第１実施例の半導体装置と同様である。このため、周辺回路領域に形成するサイドウォールスペーサ（第２の絶縁膜）としての酸化アルミニウム膜は、ゲート電極及びゲート絶縁膜への酸化剤の進入を防止して、ゲート絶縁膜のＥＯＴの増加および負の固定チャージの誘起を抑制できる。これにより、閾値電圧の変動やオン電流の低下を抑制できる。また、本実施例の半導体装置の製造工程では、メモリセル領域に形成するビット線間の間隔が狭い場合であっても、ビット線間に埋設されるサイドウォールスペーサ用の酸化アルミニウム膜を選択的に除去して、素子の微細化を実現することができる。
１０ 素子分離領域
１１ 活性領域
１１ａ ｐチャネル型のトランジスタを形成する領域
１１ｂ ｎチャネル型のトランジスタを形成する領域
１４ Ｐウェル
１５ Ｎウェル
１６ トレンチ
１７ ゲート絶縁膜
１９ 埋め込みゲート電極
２２ ビットコンタクト層間絶縁膜
２３ 酸化シリコン膜
２４ ＨｆＯ2膜
２５ 窒化チタン膜
２６、２９ 多結晶シリコン膜
２７ Ａｌ2Ｏ3膜
２８ フォトレジスト
３０ 窒化タングステン膜及びタングステン膜
３１ 窒化シリコン膜
３３ ビット線
３４ ゲート電極
３６ 窒化シリコン膜
３６ａ オフセットスペーサ
３７ａ、３７ｂ ＬＤＤ領域
３８ 酸化アルミニウム膜
３９、３９ａ、３９ｂ サイドウォールスペーサ
４０ａ、４０ｂ ソース及びドレイン
４１、６０ 窒化シリコン膜
４２ ＳＯＤ膜
４３ 容量コンタクトホール
４５ コンタクトホール
４９ 容量コンタクトパッド
５０ 下部電極
５１ 上部電極
５２ 容量絶縁膜
５３ 多結晶シリコン膜
５４ ＬＰ−ＴＥＯＳ膜
１１ 活性領域
１１ａ ｐチャネル型のトランジスタを形成する領域
１１ｂ ｎチャネル型のトランジスタを形成する領域
１４ Ｐウェル
１５ Ｎウェル
１６ トレンチ
１７ ゲート絶縁膜
１９ 埋め込みゲート電極
２２ ビットコンタクト層間絶縁膜
２３ 酸化シリコン膜
２４ ＨｆＯ2膜
２５ 窒化チタン膜
２６、２９ 多結晶シリコン膜
２７ Ａｌ2Ｏ3膜
２８ フォトレジスト
３０ 窒化タングステン膜及びタングステン膜
３１ 窒化シリコン膜
３３ ビット線
３４ ゲート電極
３６ 窒化シリコン膜
３６ａ オフセットスペーサ
３７ａ、３７ｂ ＬＤＤ領域
３８ 酸化アルミニウム膜
３９、３９ａ、３９ｂ サイドウォールスペーサ
４０ａ、４０ｂ ソース及びドレイン
４１、６０ 窒化シリコン膜
４２ ＳＯＤ膜
４３ 容量コンタクトホール
４５ コンタクトホール
４９ 容量コンタクトパッド
５０ 下部電極
５１ 上部電極
５２ 容量絶縁膜
５３ 多結晶シリコン膜
５４ ＬＰ−ＴＥＯＳ膜
Claims (18)
- 基板の周辺回路領域の主面に、ゲート絶縁膜を形成する工程と、
前記ゲート絶縁膜を覆うゲート電極を形成する工程と、
前記基板の周辺回路領域では前記ゲート電極を覆い、メモリセル領域では前記基板の主面を覆うように、前記基板に第１の導体膜を形成する工程と、
前記第１の導体膜、前記ゲート電極および前記ゲート絶縁膜を加工して、前記周辺回路領域には前記第１の導体膜、前記ゲート電極および前記ゲート絶縁膜からなる第１の積層体を形成し、前記メモリセル領域には前記第１の導体膜からなる複数の第１の配線を形成する工程と、
前記第１の積層体の側壁を覆い、かつ、前記複数の第１の配線を覆うように、第１の絶縁膜を形成する工程と、
前記第１の絶縁膜をマスクとして、前記基板の周辺回路領域の主面に第１のイオン注入を施す工程と、
前記第１の積層体の側壁を覆い、かつ、前記複数の第１の配線間を埋設するように、前記第１の絶縁膜とは異なる絶縁膜であって、酸化アルミニウムを主体とする第２の絶縁膜を形成する工程と、
前記第２の絶縁膜をマスクとして、前記基板の周辺回路領域の主面に第２のイオン注入を施す工程と、
前記メモリセル領域のみにおいて、前記第１の絶縁膜に対して選択的に、前記第２の絶縁膜を除去する工程と、
を有することを特徴とする半導体装置の製造方法。 - 前記ゲート絶縁膜を形成する工程では、酸化シリコンを主体とする絶縁膜よりも誘電率が高い絶縁膜を形成することを特徴とする請求項１に記載の半導体装置の製造方法。
- 前記ゲート電極を形成する工程では、窒化チタンを主体とする金属膜と、不純物を含む導電性の多結晶シリコンを主体とする導電膜とをこの順に形成することを特徴とする請求項１または２に記載の半導体装置の製造方法。
- 前記第１の絶縁膜を形成する工程では、窒化シリコンを主体とする絶縁膜を形成することを特徴とする請求項１乃至３のいずれか１項に記載の半導体装置の製造方法。
- 前記第２の絶縁膜を除去する工程では、ウェットエッチングにより前記第２の絶縁膜を除去することを特徴とする請求項１乃至４のいずれか１項に記載の半導体装置の製造方法。
- 前記第２の絶縁膜を除去する工程の後、
前記基板の主面を覆うように、酸化シリコンを主体とする層間絶縁膜を形成する工程と、
前記層間絶縁膜を形成した後の前記基板に熱処理を施す工程と、
を更に有することを特徴とする請求項１乃至５のいずれか１項に記載の半導体装置の製造方法。 - 前記層間絶縁膜を形成する工程の後、
前記層間絶縁膜をその表面から、前記複数の第１の配線間に位置する前記基板の主面までを貫通するように、前記層間絶縁膜に接続孔を形成する工程を更に有することを特徴とする請求項６に記載の半導体装置の製造方法。 - 前記基板に前記第１の導体膜を形成する工程の前に、
前記基板のメモリセル領域に、溝型のゲート電極を備えた電界効果トランジスタを形成する工程を更に有し、
前記層間絶縁膜に前記接続孔を形成する工程の後に、
前記接続孔を導電膜で埋め込んで接続プラグを形成する工程と、
前記接続プラグに電気的に接続するキャパシタを形成する工程と、を更に有し、
前記接続孔を形成する工程では、前記層間絶縁膜をその表面から、前記複数の第１の配線間に位置する前記基板の主面であって、前記電界効果トランジスタのソースまたはドレイン領域である前記基板の主面までを貫通するように形成することを特徴とする請求項７に記載の半導体装置の製造方法。 - 前記第１のイオン注入を施す工程と、前記第２のイオン注入を施す工程とでは、互いに同じ導電型となる不純物イオンを注入し、
前記第２のイオン注入を施す工程では、前記第１のイオン注入を施す工程よりも高い濃度の前記不純物イオンを注入し、
前記第１のイオン注入を施す工程では前記第１の積層体の側方下部の前記基板にＬＤＤ領域を形成し、
前記第２のイオン注入を施す工程では前記第１の積層体の側方下部の前記基板にソース／ドレイン領域を形成し、
前記周辺回路領域には、前記ゲート絶縁膜、前記ゲート電極、前記ＬＤＤ領域、および、前記ソース／ドレイン領域を有する第１の電界効果トランジスタを形成することを特徴とする請求項１乃至８のいずれか１項に記載の半導体装置の製造方法。 - 前記第１の導体膜を形成する工程では、不純物を含む導電性の多結晶シリコンを主体とする導電膜と、窒化タングステンを主体とする導電膜と、タングステンを主体とする導電膜とをこの順に形成することを特徴とする請求項１乃至９のいずれか１項に記載の半導体装置の製造方法。
- 前記第２の絶縁膜を形成する工程では、前記酸化アルミニウムを主体とする絶縁膜と、酸化シリコンを主体とする絶縁膜とをこの順に積層した絶縁膜を形成することを特徴とする請求項１乃至１０のいずれか１項に記載の半導体装置の製造方法。
- 基板と、
前記基板の周辺回路領域の主面上に順に形成されたゲート絶縁膜、ゲート電極、および第１の導体膜からなる第１の積層体と、
前記第１の積層体の側壁を覆う第１の絶縁膜と、
前記第１の積層体の側壁を覆い、かつ、前記第１の絶縁膜とは異なる絶縁膜であって、酸化アルミニウムを主体とする第２の絶縁膜と、
前記第１の積層体の両側の側方下部の基板内に設けられたＬＤＤ領域およびソース／ドレイン領域と、
前記基板のメモリセル領域の主面上に形成された、前記第１の導体膜からなる複数の第１の配線と、
を有することを特徴とする半導体装置。 - 前記ゲート絶縁膜は、酸化シリコンを主体とする絶縁膜よりも誘電率が高い絶縁膜を有することを特徴とする請求項１２に記載の半導体装置。
- 前記ゲート電極は前記基板の主面側から順に、窒化チタンを主体とする金属膜と、不純物を含む導電性の多結晶シリコンを主体とする導電膜とを有することを特徴とする請求項１２または１３に記載の半導体装置。
- 前記第１の絶縁膜は、窒化シリコンを主体とする絶縁膜であることを特徴とする請求項１２乃至１４のいずれか１項に記載の半導体装置。
- 前記基板のメモリセル領域は、
溝型のゲート電極を備えた電界効果トランジスタと、
前記複数の第１の配線間に位置する前記基板の主面であって、前記電界効果トランジスタのソースまたはドレイン領域である前記基板の主面に電気的に接続された接続プラグと、
前記接続プラグに電気的に接続されたキャパシタと、
を更に有することを特徴とする請求項１２乃至１５のいずれか１項に記載の半導体装置。 - 前記第１の導体膜は前記基板の主面側から順に、不純物を含む導電性の多結晶シリコンを主体とする導電膜と、窒化タングステンを主体とする導電膜と、タングステンを主体とする導電膜とを有することを特徴とする請求項１２乃至１６のいずれか１項に記載の半導体装置。
- 前記第２の絶縁膜は、前記第１の積層体の側壁上に順に形成された酸化アルミニウムを主体とする絶縁膜と、酸化シリコンを主体とする絶縁膜とを有することを特徴とする請求項１２乃至１７のいずれか１項に記載の半導体装置。
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