JP6006921B2 - 半導体装置およびその製造方法 - Google Patents
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Description
基板の第1の領域の主面に、ゲート絶縁膜を形成する工程と、
前記ゲート絶縁膜を覆うゲート電極を形成する工程と、
前記基板の第1の領域では前記ゲート電極を覆い、前記第1の領域と異なる第2の領域では前記基板の主面を覆うように、前記基板に第1の導体膜を形成する工程と、
前記第1の導体膜、前記ゲート電極および前記ゲート絶縁膜を加工して、前記第1の領域には前記第1の導体膜、前記ゲート電極および前記ゲート絶縁膜からなる第1の積層体を形成し、前記第2の領域には前記第1の導体膜からなる複数の第1の配線を形成する工程と、
前記第1の積層体の側壁を覆い、かつ、前記複数の第1の配線を覆うように、第1の絶縁膜を形成する工程と、
前記第1の絶縁膜をマスクとして、前記基板の第1の領域の主面に第1のイオン注入を施す工程と、
前記第1の積層体の側壁を覆い、かつ、前記複数の第1の配線間を埋設するように、前記第1の絶縁膜とは異なる絶縁膜であって、酸化アルミニウムを主体とする第2の絶縁膜を形成する工程と、
前記第2の絶縁膜をマスクとして、前記基板の第1の領域の主面に第2のイオン注入を施す工程と、
前記第1の絶縁膜に対して選択的に、前記第2の絶縁膜を除去する工程と、
を有することを特徴とする半導体装置の製造方法に関する。
基板と、
前記基板の第1の領域の主面上に順に形成されたゲート絶縁膜、ゲート電極、および第1の導体膜からなる第1の積層体と、
前記第1の積層体の側壁を覆う第1の絶縁膜と、
前記第1の積層体の側壁を覆い、かつ、前記第1の絶縁膜とは異なる絶縁膜であって、酸化アルミニウムを主体とする第2の絶縁膜と、
前記第1の積層体の両側の側方下部の基板内に設けられたLDD領域およびソース/ドレイン領域と、
前記基板の第2の領域の主面上に形成された、第1の導体膜からなる複数の第1の配線と、
を有することを特徴とする半導体装置に関する。
本実施例は、本発明の構造を周辺回路領域の第1の電界効果トランジスタ及びメモリセル領域のビット線(第1の配線)に適用した、DRAM(Dynamic Random Access Memory)を有する半導体装置の製造方法に関するものである。本実施例では、メモリセル形成領域(第2の領域)のビット線と、周辺回路形成領域(第1の領域)の第1の電界効果トランジスタのゲート電極を、同一の工程でパターニングして形成する。
本実施例は、下記の点が、第1実施例とは異なる。
(a)周辺回路形成領域において、ゲート絶縁膜として酸化シリコン膜を形成する点、
(b)メモリセル形成領域の溝型のゲート電極よりも先に、周辺回路形成領域にゲート絶縁膜及び多結晶シリコン膜を形成する点。
11 活性領域
11a pチャネル型のトランジスタを形成する領域
11b nチャネル型のトランジスタを形成する領域
14 Pウェル
15 Nウェル
16 トレンチ
17 ゲート絶縁膜
19 埋め込みゲート電極
22 ビットコンタクト層間絶縁膜
23 酸化シリコン膜
24 HfO2膜
25 窒化チタン膜
26、29 多結晶シリコン膜
27 Al2O3膜
28 フォトレジスト
30 窒化タングステン膜及びタングステン膜
31 窒化シリコン膜
33 ビット線
34 ゲート電極
36 窒化シリコン膜
36a オフセットスペーサ
37a、37b LDD領域
38 酸化アルミニウム膜
39、39a、39b サイドウォールスペーサ
40a、40b ソース及びドレイン
41、60 窒化シリコン膜
42 SOD膜
43 容量コンタクトホール
45 コンタクトホール
49 容量コンタクトパッド
50 下部電極
51 上部電極
52 容量絶縁膜
53 多結晶シリコン膜
54 LP−TEOS膜
Claims (18)
- 基板の周辺回路領域の主面に、ゲート絶縁膜を形成する工程と、
前記ゲート絶縁膜を覆うゲート電極を形成する工程と、
前記基板の周辺回路領域では前記ゲート電極を覆い、メモリセル領域では前記基板の主面を覆うように、前記基板に第1の導体膜を形成する工程と、
前記第1の導体膜、前記ゲート電極および前記ゲート絶縁膜を加工して、前記周辺回路領域には前記第1の導体膜、前記ゲート電極および前記ゲート絶縁膜からなる第1の積層体を形成し、前記メモリセル領域には前記第1の導体膜からなる複数の第1の配線を形成する工程と、
前記第1の積層体の側壁を覆い、かつ、前記複数の第1の配線を覆うように、第1の絶縁膜を形成する工程と、
前記第1の絶縁膜をマスクとして、前記基板の周辺回路領域の主面に第1のイオン注入を施す工程と、
前記第1の積層体の側壁を覆い、かつ、前記複数の第1の配線間を埋設するように、前記第1の絶縁膜とは異なる絶縁膜であって、酸化アルミニウムを主体とする第2の絶縁膜を形成する工程と、
前記第2の絶縁膜をマスクとして、前記基板の周辺回路領域の主面に第2のイオン注入を施す工程と、
前記メモリセル領域のみにおいて、前記第1の絶縁膜に対して選択的に、前記第2の絶縁膜を除去する工程と、
を有することを特徴とする半導体装置の製造方法。 - 前記ゲート絶縁膜を形成する工程では、酸化シリコンを主体とする絶縁膜よりも誘電率が高い絶縁膜を形成することを特徴とする請求項1に記載の半導体装置の製造方法。
- 前記ゲート電極を形成する工程では、窒化チタンを主体とする金属膜と、不純物を含む導電性の多結晶シリコンを主体とする導電膜とをこの順に形成することを特徴とする請求項1または2に記載の半導体装置の製造方法。
- 前記第1の絶縁膜を形成する工程では、窒化シリコンを主体とする絶縁膜を形成することを特徴とする請求項1乃至3のいずれか1項に記載の半導体装置の製造方法。
- 前記第2の絶縁膜を除去する工程では、ウェットエッチングにより前記第2の絶縁膜を除去することを特徴とする請求項1乃至4のいずれか1項に記載の半導体装置の製造方法。
- 前記第2の絶縁膜を除去する工程の後、
前記基板の主面を覆うように、酸化シリコンを主体とする層間絶縁膜を形成する工程と、
前記層間絶縁膜を形成した後の前記基板に熱処理を施す工程と、
を更に有することを特徴とする請求項1乃至5のいずれか1項に記載の半導体装置の製造方法。 - 前記層間絶縁膜を形成する工程の後、
前記層間絶縁膜をその表面から、前記複数の第1の配線間に位置する前記基板の主面までを貫通するように、前記層間絶縁膜に接続孔を形成する工程を更に有することを特徴とする請求項6に記載の半導体装置の製造方法。 - 前記基板に前記第1の導体膜を形成する工程の前に、
前記基板のメモリセル領域に、溝型のゲート電極を備えた電界効果トランジスタを形成する工程を更に有し、
前記層間絶縁膜に前記接続孔を形成する工程の後に、
前記接続孔を導電膜で埋め込んで接続プラグを形成する工程と、
前記接続プラグに電気的に接続するキャパシタを形成する工程と、を更に有し、
前記接続孔を形成する工程では、前記層間絶縁膜をその表面から、前記複数の第1の配線間に位置する前記基板の主面であって、前記電界効果トランジスタのソースまたはドレイン領域である前記基板の主面までを貫通するように形成することを特徴とする請求項7に記載の半導体装置の製造方法。 - 前記第1のイオン注入を施す工程と、前記第2のイオン注入を施す工程とでは、互いに同じ導電型となる不純物イオンを注入し、
前記第2のイオン注入を施す工程では、前記第1のイオン注入を施す工程よりも高い濃度の前記不純物イオンを注入し、
前記第1のイオン注入を施す工程では前記第1の積層体の側方下部の前記基板にLDD領域を形成し、
前記第2のイオン注入を施す工程では前記第1の積層体の側方下部の前記基板にソース/ドレイン領域を形成し、
前記周辺回路領域には、前記ゲート絶縁膜、前記ゲート電極、前記LDD領域、および、前記ソース/ドレイン領域を有する第1の電界効果トランジスタを形成することを特徴とする請求項1乃至8のいずれか1項に記載の半導体装置の製造方法。 - 前記第1の導体膜を形成する工程では、不純物を含む導電性の多結晶シリコンを主体とする導電膜と、窒化タングステンを主体とする導電膜と、タングステンを主体とする導電膜とをこの順に形成することを特徴とする請求項1乃至9のいずれか1項に記載の半導体装置の製造方法。
- 前記第2の絶縁膜を形成する工程では、前記酸化アルミニウムを主体とする絶縁膜と、酸化シリコンを主体とする絶縁膜とをこの順に積層した絶縁膜を形成することを特徴とする請求項1乃至10のいずれか1項に記載の半導体装置の製造方法。
- 基板と、
前記基板の周辺回路領域の主面上に順に形成されたゲート絶縁膜、ゲート電極、および第1の導体膜からなる第1の積層体と、
前記第1の積層体の側壁を覆う第1の絶縁膜と、
前記第1の積層体の側壁を覆い、かつ、前記第1の絶縁膜とは異なる絶縁膜であって、酸化アルミニウムを主体とする第2の絶縁膜と、
前記第1の積層体の両側の側方下部の基板内に設けられたLDD領域およびソース/ドレイン領域と、
前記基板のメモリセル領域の主面上に形成された、前記第1の導体膜からなる複数の第1の配線と、
を有することを特徴とする半導体装置。 - 前記ゲート絶縁膜は、酸化シリコンを主体とする絶縁膜よりも誘電率が高い絶縁膜を有することを特徴とする請求項12に記載の半導体装置。
- 前記ゲート電極は前記基板の主面側から順に、窒化チタンを主体とする金属膜と、不純物を含む導電性の多結晶シリコンを主体とする導電膜とを有することを特徴とする請求項12または13に記載の半導体装置。
- 前記第1の絶縁膜は、窒化シリコンを主体とする絶縁膜であることを特徴とする請求項12乃至14のいずれか1項に記載の半導体装置。
- 前記基板のメモリセル領域は、
溝型のゲート電極を備えた電界効果トランジスタと、
前記複数の第1の配線間に位置する前記基板の主面であって、前記電界効果トランジスタのソースまたはドレイン領域である前記基板の主面に電気的に接続された接続プラグと、
前記接続プラグに電気的に接続されたキャパシタと、
を更に有することを特徴とする請求項12乃至15のいずれか1項に記載の半導体装置。 - 前記第1の導体膜は前記基板の主面側から順に、不純物を含む導電性の多結晶シリコンを主体とする導電膜と、窒化タングステンを主体とする導電膜と、タングステンを主体とする導電膜とを有することを特徴とする請求項12乃至16のいずれか1項に記載の半導体装置。
- 前記第2の絶縁膜は、前記第1の積層体の側壁上に順に形成された酸化アルミニウムを主体とする絶縁膜と、酸化シリコンを主体とする絶縁膜とを有することを特徴とする請求項12乃至17のいずれか1項に記載の半導体装置。
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