CN107785377B - 制造半导体装置的方法 - Google Patents

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Abstract

本公开涉及制造半导体装置的方法。改善了半导体装置的性能和可靠性。形成绝缘膜，使得嵌入控制栅极电极、存储器栅极电极和栅极电极，然后通过第一抛光来露出控制栅极电极、存储器栅极电极和栅极电极的顶部。随后，通过去除栅极电极形成沟槽并用金属膜填充，并且执行第二抛光以形成包括该金属膜的栅极电极。绝缘膜是具有高间隙填充特性的O3‑TEOS膜，因此减少了绝缘膜中缝的形成。此外，在第一抛光之前，O3‑TEOS膜在氧化气氛中经受热处理，从而减少第二抛光期间绝缘膜的凹陷。

Description

制造半导体装置的方法
相关申请的交叉引用
2016年8月25日提交的日本专利申请No.2016-164586的公开内容(包括说明书、附图和摘要)通过引用整体地并入本文。
技术领域
本发明涉及制造半导体装置的方法。例如，本发明可以用于制造具有非易失性存储器的半导体装置的方法。
背景技术
具有由MISFET的栅极电极之下的氧化物膜夹着的电荷捕获绝缘膜的存储器单元被广泛用作具有电可写和可擦除的非易失性存储器的存储器单元的半导体装置。存储器单元被称为包括单栅极型单元和分离栅极型单元的金属氧化物氮化物氧化物半导体(MONOS)型单元，并被用作微型计算机的非易失性存储器。
包括金属栅极电极和高介电常数膜(高k膜)的晶体管随着微型计算机的功耗降低和/或微型计算机加速而越来越多地用于逻辑电路部分中。已知所谓的后栅极工艺是一种形成这样的晶体管的方法，其中使用包括形成在衬底上的多晶硅膜的虚设栅极电极形成源极区域和漏极区域，然后虚设栅极电极被金属栅极电极替换。
具体地说，具有虚设栅极电极的晶体管被层间绝缘膜覆盖，然后对层间绝缘膜的顶部进行抛光以露出虚设栅极电极的顶部。随后，去除虚设栅极电极，并且用金属栅极电极填充所得到的空间，从而形成具有金属栅极电极的MISFET。此时，使用具有良好间隙填充特性的O3-TEOS膜作为填充在相邻虚设栅极电极之间的层间绝缘膜。
日本未审查的专利申请公开No.2001-244264公开了一种在互连图案之间具有改善的间隙填充特性的TEOS膜。
发明内容
本申请的发明人正在考虑的具有非易失性存储器的半导体装置包括包含多个存储器单元的存储器单元区域和包含多个MISFET的外围电路区域(逻辑电路单元、逻辑电路区域)。
在存储器单元区域中，多个存储器单元沿着彼此正交的第一方向和第二方向以矩阵形式布置。每个存储器单元包括控制栅极电极，形成在半导体衬底上并在第一方向上延伸，其中第一栅极绝缘膜在控制栅极电极和半导体衬底之间；存储器栅极电极，形成在半导体衬底上并在第一方向上延伸，其中第二栅极绝缘膜包括电荷累积区域；以及一对半导体区域(源极区域和漏极区域)，形成在半导体衬底的表面上以将控制栅极电极和存储器栅极电极夹在中间。相邻存储器单元的相邻控制栅极电极之间的空间和相邻存储器栅极电极之间的空间被包含O3-TEOS膜的层间绝缘膜填充。
然而，例如，随着具有非易失性存储器的半导体装置的尺寸减小和/或集成度更高，当相邻控制栅极电极之间的间隔变窄时，相邻控制栅极电极之间的空间的纵横比变高。本申请的发明人已经发现，在相邻控制栅极电极之间的层间绝缘膜中沿着第一方向形成称为“缝(seam)”的间隙(空间)，导致稍后描述的插塞电极的短路。
因此，希望进一步改善包括O3-TEOS膜的层间绝缘膜的间隙填充特性，以减少或防止上述“缝”的形成，从而改善具有非易失性存储器的半导体装置的可靠性。
本说明书的描述和附图将阐明其它目的和新颖特征。
根据一个实施例，提供了一种制造半导体装置的方法，其中形成绝缘膜(层间绝缘膜)，使得嵌入控制栅极电极、存储器栅极电极和栅极电极，然后通过第一抛光来抛光绝缘膜以露出控制栅极电极、存储器栅极电极和栅极电极的顶部。随后，通过去除栅极电极形成沟槽并且然后用金属膜填充沟槽，并且通过第二抛光选择性地在沟槽中形成包括金属膜的栅极电极。绝缘膜是具有高间隙填充特性的O3-TEOS膜，因此减小了绝缘膜中缝的形成。
根据一个实施例，可以改善半导体装置的可靠性。
附图说明
图1是例示第一实施例的半导体装置的制造工艺的工艺流程图。
图2是例示第一实施例的半导体装置的制造工艺的工艺流程图。
图3是例示第一实施例的半导体装置的制造工艺的工艺流程图。
图4是在制造工艺期间第一实施例的半导体装置的主要部分截面图。
图5是在图4后的制造工艺期间半导体装置的主要部分截面图。
图6是在图5后的制造工艺期间半导体装置的主要部分截面图。
图7是在图6后的制造工艺期间半导体装置的主要部分截面图
图8是在图7后的制造工艺期间半导体装置的主要部分截面图。
图9是在图8后的制造工艺期间半导体装置的主要部分截面图。
图10是在图9后的制造工艺期间半导体装置的主要部分截面图。
图11是在图10后的制造工艺期间半导体装置的主要部分截面图。
图12是在图11后的制造工艺期间半导体装置的主要部分截面图。
图13是在图12后的制造工艺期间半导体装置的主要部分截面图。
图14是在图13后的制造工艺期间半导体装置的主要部分截面图。
图15是在图14后的制造工艺期间半导体装置的主要部分截面图。
图16是在图15后的制造工艺期间半导体装置的主要部分截面图。
图17是在图16后的制造工艺期间半导体装置的主要部分截面图。
图18是在图17后的制造工艺期间半导体装置的主要部分截面图。
图19是在图18后的制造工艺期间半导体装置的主要部分截面图。
图20是在图19后的制造工艺期间半导体装置的主要部分截面图。
图21是在图20后的制造工艺期间半导体装置的主要部分截面图。
图22是第一实施例的半导体装置的主要部分平面图。
图23是例示第一实施例的半导体装置的O3-TEOS膜的相对蚀刻速率的图示。
图24是例示第一实施例的半导体装置的O3-TEOS膜的相对介电常数的图示。
图25是第二实施例的半导体装置的主要部分平面图。
图26是在半导体装置的制造工艺期间第二实施例的半导体装置的主要部分截面图，其对应于第一实施例的图4。
图27是在制造工艺期间第二实施例的半导体装置的主要部分截面图，其对应于第一实施例的图14。
图28是在制造工艺期间第二实施例的半导体装置的主要部分截面图，其对应于第一实施例的图15。
图29是在制造工艺期间第二实施例的半导体装置的主要部分截面图，其对应于第一实施例的图16。
图30是在制造工艺期间第二实施例的半导体装置的主要部分截面图，其对应于第一实施例的图19。
图31是在制造工艺期间第二实施例的半导体装置的主要部分截面图，其对应于第一实施例的图20。
具体实施方式
尽管在需要时为了方便起见，可以在多个部分或实施例中分别描述以下实施例中的每一个，但是除了特别限定的情况之外，它们彼此并非不相关，并且处于一个是另一个的部分或全部的修改、详细说明、补充说明等的关系中。在以下各实施例中，在提及元件数量等(包括数量、数值、量和范围)时，除了特别限定的情况以及数量原理上清楚地限制于所提及的数量以外，该数量不限于规定数量。换句话说，该数量可以不小于或不超过所提及的数量。此外，应当理解，在以下每个实施例中，除了特别限定的情况以及构成元件被认为原理上必不可少的情况以外，实施例的构成元件(包括元件步骤等)不一定是必不可少的。类似地，在以下各实施例中，当描述构成元件的形状、位置关系等时，除了特别限定的情况以及这样的构造被认为原理上不包括的情况以外，应包括与这种形状等基本上密切相关或类似的任何构造。对于每个数值和范围也是如此。
在下文中，将参考附图详细描述一些实施例。在用于说明实施例的所有附图中，具有相同功能的部件由相同的附图标记指定，并且省略重复的描述。在以下的实施例中，除了特别需要的情况以外，原则上不重复描述相同或相似的部分。
此外，为了更好的可视性，用于说明每个实施例的截面图可以不以阴影线示出，为了更好的可视性，可以以阴影线示出平面图。
第一实施例
半导体装置的制造工艺
第一实施例和第二实施例的半导体装置分别是包括非易失性存储器(非易失性存储器元件、闪存存储器、非易失性半导体存储器装置)的半导体装置。在第一实施例和第二实施例中，根据基于n沟道金属绝缘体半导体场效应晶体管(MISFET)的存储器单元来描述非易失性存储器。
现在参考附图描述第一实施例的制造半导体装置的方法。
图1至图3分别是示出第一实施例的半导体装置的制造工艺的工艺流程图。图4至图21分别为在半导体装置的制造工艺期间第一实施例的半导体装置的主要部分截面图。图4至图21分别包括存储器单元区域1A和外围电路区域1B的主要部分截面图，示出了在存储器单元区域1A中形成非易失性存储器的存储器单元，而在外围电路区域1B中形成MISFET。图22是第一实施例的半导体装置的存储器单元区域的主要部分平面图。
在存储器单元区域1A中，多个分离栅极存储器单元以矩阵形式布置，并且每个存储器单元由n沟道MISFET(控制晶体管和存储器晶体管)构造。存储器单元包括控制栅极电极、存储器栅极电极和一对半导体区域(源极区域和漏极区域)，所述控制栅极电极形成在半导体衬底上并在其间具有栅极绝缘膜，所述存储器栅极电极形成在半导体衬底上并在其间具有包括电荷累积区域的栅极绝缘膜，以及所述一对半导体区域形成在半导体衬底的表面上以将控制栅极电极和存储器栅极电极夹在中间。
虽然以在存储器单元区域1A中形成n沟道MISFET(控制晶体管和存储器晶体管)的情况来描述第一实施例，但是可以在导电类型相反的存储器单元区域1A中形成p沟道MISFET(控制晶体管和存储器晶体管)。如稍后将描述的那样，控制晶体管包括例如包含硅膜(多晶硅膜)的控制栅极电极，并且存储器晶体管包括例如包含硅膜(多晶硅膜)的存储器栅极电极。
外围电路区域1B是用于形成除了非易失性存储器之外的逻辑电路等的区域，并且例如包括诸如CPU的处理器、控制电路、读出放大器、列解码器和行解码器。在外围电路区域1B中形成的MISFET是用于外围电路的MISFET。虽然以在外围电路区域1B中形成n沟道MISFET的情况来描述第一实施例，但是可以在导电类型相反的外围电路区域1B中形成p沟道MISFET。可替换地，可以在外围电路区域1B中形成互补MISFET(CMISFET)等。
如图4所示，首先，提供半导体衬底(半导体晶片)SB(图1的步骤S1)，该半导体衬底由例如电阻率为约1至10Ωcm的p型单晶硅制成。随后，在半导体衬底SB的主表面中形成限定有源区域的元件隔离膜(元件隔离区域)ST(图1的步骤S2)。
元件隔离膜ST由诸如氧化硅的绝缘体制成，并且可以通过例如浅沟槽隔离(STI)工艺或硅的局部氧化(LOCOS)工艺来形成。例如，在半导体衬底SB的主表面中形成用于元件隔离的沟槽STR，然后用例如氧化硅制成的绝缘膜填充元件隔离沟槽STR，从而可以形成元件隔离膜ST。更具体地，元件隔离沟槽STR形成在半导体衬底SB的主表面中，然后在半导体衬底SB之上形成用于形成元件隔离区域的绝缘膜(例如，氧化硅膜)，从而填充元件隔离沟STR。随后，去除元件隔离沟槽STR外部的绝缘膜(形成元件隔离区域的绝缘膜)，使得可以形成包括嵌入在元件隔离沟槽STR中的绝缘膜的元件隔离膜ST。元件隔离膜ST设置在半导体衬底SB的主表面中，以围绕形成元件的有源区域。也就是说，元件通过元件隔离膜ST彼此隔离。元件隔离膜ST在存储器单元区域1A和外围电路区域1B之间电隔离，在存储器单元区域1A中的存储器单元之间电隔离，并且在外围电路区域1B中的多个MISFET之间电隔离。
随后，如图5所示，在半导体衬底SB的存储器单元区域1A中形成p阱PW1，并在外围电路区域1B中形成p阱PW2(图1的步骤S3)。p阱PW1和PW2可以通过将例如硼(B)等的p型杂质离子注入到半导体衬底SB中而形成。p阱PW1和PW2分别从半导体衬底SB的主表面形成预定的深度。由于p阱PW1和p阱PW2具有相同的导电类型，所以p阱可以通过相同的离子注入步骤或不同的离子注入步骤形成。尽管未示出，但是在平面图和截面图两者中，存储器单元区域1A中的p阱PW1被n阱覆盖，并且与外围电路区域1B中的p阱PW2电隔离。
随后，通过稀释的氢氟酸清洗等来清洗半导体衬底SB(p阱PW1、PW2)的表面，然后在半导体衬底SB的表面之上形成要形成栅极绝缘膜的绝缘膜GI(p阱PW1和PW2的表面)(图1的步骤S4)。
绝缘膜GI由例如薄氧化硅膜或氮氧化硅膜(silicon oxynitride film)形成，并且可以形成为例如约2至3nm的厚度。绝缘膜GI可以通过热氧化工艺、化学气相沉积(CVD)工艺或等离子体氮化工艺形成。当通过热氧化工艺形成绝缘膜GI时，在元件隔离膜ST上不形成绝缘膜GI。
在另一个实施例中，可以以与存储器单元区域1A中的绝缘膜GI不同的步骤和不同的厚度形成外围电路区域1B中的绝缘膜GI的方式来执行步骤S4。
随后，如图6所示，在半导体衬底SB的主表面(整个主表面)之上，即在存储器单元区域1A和外围电路区域1B中的绝缘膜GI之上形成(沉积)硅膜PS1(图1的步骤S5)。
硅膜PS1是用于形成后述的控制栅极电极CG的导电膜。硅膜PS1还用作用于形成稍后描述的栅极电极DG的导电膜。也就是说，如下所述，硅膜PS1用于形成控制栅极电极CG和栅极电极DG。
硅膜PS1包括多晶硅膜(多晶硅膜)，并且可以通过CVD工艺等形成。硅膜PS1可以以例如约50至100nm的厚度沉积。硅膜PS1可以通过在成膜期间引入杂质或在成膜后离子注入杂质而形成为低电阻半导体膜(掺杂的多晶硅膜)。存储器单元区域1A和分流区域SH中的硅膜PS1优选为含有引入其中的n型杂质(诸如，磷(P)或砷(As))的n型硅膜。
随后，在半导体衬底SB的主表面(整个主表面)之上，即在硅膜PS1上形成(沉积)绝缘膜IL1(图1的步骤S6)。
绝缘膜IL1是形成后述的帽绝缘膜CP1和CP2的绝缘膜。绝缘膜IL1包括例如氮化硅膜，并且可以通过CVD工艺等形成。绝缘膜IL1可以以例如约20至50nm的厚度沉积。通过执行步骤S5和步骤S6，形成硅膜PS1和硅膜PS1上的绝缘膜IL1的堆叠膜LF。因此，堆叠膜LF包括硅膜PS1和在硅膜PS1上的绝缘膜IL1。
随后，通过光刻技术和蚀刻技术对堆叠膜LF(即，绝缘膜IL1和硅膜PS1)进行图案化，从而在存储器单元区域1A中形成包括控制栅极电极CG和控制栅极电极CG上的帽绝缘膜CP1的堆叠体(堆叠结构)LM1(图1的步骤S7)。
可以如下执行步骤S7。具体地，首先，如图6所示，通过光刻工艺在绝缘膜IL1上形成光致抗蚀剂图案PR1作为抗蚀剂图案。光致抗蚀剂图案PR1形成在存储器单元区域1A的要形成控制栅极电极CG的特定区域中和整个外围电路区域1B中。随后，使用光致抗蚀剂图案PR1作为蚀刻掩模，对存储器单元区域1A中的硅膜PS1和绝缘膜IL1的堆叠膜LF进行蚀刻和图案化(优选干蚀刻)，然后去除光致抗蚀剂图案PR1。因此，如图7所示，在存储器单元区域1A中形成包括图案化的硅膜PS1的控制栅极电极CG和包括图案化的绝缘膜IL1的帽绝缘膜CP1的堆叠体LM1。
堆叠体LM1包括控制栅极电极CG和控制栅极电极CG上的帽绝缘膜CP1，并且形成在存储器单元区域1A中的半导体衬底SB(p阱PW1)上，其中绝缘膜GI在半导体衬底SB和堆叠体LM1之间。控制栅极电极CG和帽绝缘膜CP1具有基本上相同的平面形状并且在平面图中彼此重叠。
通过执行步骤S7，在存储器单元区域1A中，除了要形成堆叠体LM1的部分之外，去除了硅膜PS1和绝缘膜IL1。另一方面，光致抗蚀剂图案PR1形成在整个外围电路区域1B之上。因此，即使执行步骤S7，硅膜PS1和硅膜PS1上的绝缘膜IL1的堆叠膜LF1也保留在外围电路区域1B中，而不被去除并因此不被图案化。保留在外围电路区域1B中的堆叠膜LF被称为具有附图标记LF1的堆叠膜LF1。
包括图案化的硅膜PS1的控制栅极电极CG形成在存储器单元区域1A中，并用作控制晶体管的栅极电极。保留在控制栅极电极CG下方的绝缘膜GI用作控制晶体管的栅极绝缘膜。因此，在存储器单元区域1A中，包含硅膜PS1的控制栅极电极CG设置在半导体衬底SB(p阱PW1)上，绝缘膜GI作为栅极绝缘膜在控制栅极电极CG和半导体衬底SB之间。
在存储器单元区域1A中，可以通过步骤S7的图案化步骤中的干蚀刻或通过在干蚀刻之后执行的湿蚀刻，去除除了被堆叠体LM1覆盖的部分以外的绝缘膜GI，即去除除了作为栅极绝缘膜的部分以外的绝缘膜GI。
随后，如图8所示，在半导体衬底SB的整个主表面之上，即在半导体衬底SB的主表面(表面)之上和堆叠体LM1的表面(顶部和侧面)上，形成用于存储器晶体管的栅极绝缘膜的绝缘膜MZ(图1的步骤S8)。
由于堆叠膜LF1保留在外围电路区域1B中，所以绝缘膜MZ也可以形成在堆叠膜LF1的表面(顶部和侧面)上。因此，在步骤S8中，在半导体衬底SB之上形成绝缘膜MZ，以覆盖存储器单元区域1A中的堆叠体LM1和外围电路区域1B中的堆叠膜LF1。
绝缘膜MZ是形成存储器晶体管的栅极绝缘膜的绝缘膜，并且内部具有电荷累积部分。绝缘膜MZ包括氧化硅膜(氧化物膜)MZ1、形成在氧化硅膜MZ1上的氮化硅膜(氮化物膜)MZ2和形成在氮化硅膜MZ2上的氧化硅膜(氧化物膜)MZ3。可以将氧化硅膜MZ1、氮化硅膜MZ2和氧化硅膜MZ3的堆叠膜视为氧化物-氮化物-氧化物(ONO)膜。
在图8中，为了更好的可视性，包括氧化硅膜MZ1、氮化硅膜MZ2和氧化硅膜MZ3的绝缘膜MZ被示为单个绝缘膜MZ。尽管在第一实施例中，氮化硅膜MZ2被示例性地示出为具有陷阱水平的绝缘膜(电荷累积层)，但绝缘膜不限于氮化硅膜。例如，可以使用介电常数高于氮化硅膜的高介电常数膜(诸如氧化铝(氧化铝)膜、氧化铪膜或氧化钽膜)作为电荷累积层或电荷累积部分。此外，电荷累积层或电荷累积部分可以由硅纳米点形成。
为了形成绝缘膜MZ，例如首先通过热氧化工艺(优选ISSG氧化)形成氧化硅膜MZ1，然后通过CVD工艺在氧化硅膜MZ1上沉积氮化硅膜MZ2，然后通过CVD工艺、热氧化工艺或二者在氮化硅膜MZ2上形成氧化硅膜MZ3。因此，可以形成包括氧化硅膜MZ1、氮化硅膜MZ2和氧化硅膜MZ3的堆叠膜的绝缘膜MZ。
可以将氧化硅膜MZ1、氮化硅膜MZ2和氧化硅膜MZ3的厚度分别调整为例如约2至10nm、约5至15nm和约2至10nm。最后的氧化物膜，即绝缘膜MZ的最上面的氧化硅膜MZ3可以通过例如对氮化物膜(作为绝缘膜MZ的中间层的氮化硅膜MZ2)的上部进行氧化来形成，以形成高耐压膜。绝缘膜MZ用作稍后形成的存储器栅极电极MG的栅极绝缘膜。
随后，形成(沉积)作为导电膜的硅膜PS2，以在半导体衬底SB的主表面(整个主表面)之上，即在绝缘膜MZ上形成存储器栅极电极MG，以覆盖存储器单元区域1A中的堆叠体LM1并覆盖外围电路区域1B中的堆叠膜LF1(图1的步骤S9)。
硅膜PS2是形成存储器晶体管的栅极电极的导电膜。硅膜PS2包括多晶硅膜，并且可以通过CVD工艺等形成。硅膜PS2例如可以以约30至150nm的厚度进行沉积。
硅膜PS2是通过在成膜期间引入杂质或通过在成膜后离子注入杂质而含有杂质的低电阻半导体膜(掺杂的多晶硅膜)。硅膜PS2优选为含有引入其中的n型杂质(诸如，磷(P)或砷(As))的n型硅膜。
随后，通过各向异性蚀刻技术将硅膜PS2(通过蚀刻、各向异性干蚀刻或各向异性蚀刻)回蚀(图1的步骤S10)。
通过步骤S10的回蚀步骤对硅膜PS2进行回蚀，由此将硅膜PS2以侧壁间隔物的形式留在堆叠体LM1的两个侧壁上，堆叠体LM1和该侧壁间隔物之间具有绝缘膜MZ，并且除了存储器单元区域1A以外的区域中的硅膜PS2被去除。因此，如图9所示，在存储器单元区域1A中，存储器栅极电极MG由在堆叠体LM1的两个侧壁中的一个侧壁上并在以侧壁间隔物形式保留的硅膜PS2形成，侧壁间隔物形式保留的硅膜PS2与堆叠体LM1的侧壁之间具有绝缘膜MZ，并且硅间隔物SP由在另一侧壁上以侧壁间隔物的形式保留的硅膜PS2形成，硅间隔物SP与另一侧壁之间具有绝缘膜MZ。存储器栅极电极MG形成在绝缘膜MZ上以与堆叠体LM1相邻，并且绝缘膜MZ在其间。由于堆叠体LM1包括控制栅极电极CG和控制栅极电极CG上的帽绝缘膜CP1，所以存储器栅极电极MG形成为与控制栅极电极CG和帽绝缘膜CP1相邻，并且绝缘膜MZ在其间。
硅间隔物SP也形成在保留在外围电路区域1B中的堆叠膜LF1的侧壁上，绝缘膜MZ在其间。
硅间隔物SP可以被认为是由导体制成的侧壁间隔物，即，导体间隔物。在存储器单元区域1A中，存储器栅极电极MG和硅间隔物SP形成在堆叠体LM1的相对侧壁上，同时相对于堆叠体LM1具有基本上对称的结构。
在步骤S10的回蚀步骤结束的阶段，存储器栅极电极MG和硅间隔物SP的高度各自优选地高于控制栅极电极CG的高度。使存储器栅极电极MG的高度高于控制栅极电极CG的高度，从而可以在如后所述的步骤S20的抛光步骤中安全地露出存储器栅极电极MG的上部部分，从而可以防止存储器栅极电极MG的暴露故障。
随后，通过光刻技术在半导体衬底SB之上形成未示出的光致抗蚀剂图案，以覆盖存储器栅极电极MG并露出硅间隔物SP，然后使用光致抗蚀剂图案作为蚀刻掩模通过干蚀刻将硅间隔物SP去除(图2的步骤S11)。随后，去除光致抗蚀剂图案。如图10所示，通过步骤S11的蚀刻步骤去除硅间隔物SP，但是已经被光致抗蚀剂图案覆盖的存储器栅极电极MG保持不被蚀刻。去除堆叠膜LF1的侧壁上的硅间隔物SP。
随后，如图10所示，通过蚀刻(例如，湿蚀刻)去除绝缘膜MZ的露出的同时未被存储器栅极电极MG覆盖的某一部分(图2的步骤S12)。此时，在存储器单元区域1A中位于存储器栅极电极MG下方以及存储器栅极电极MG与堆叠体LM1之间的绝缘膜MZ保留而不被去除，而任何其它区域中的绝缘膜MZ被去除。如图10所示，在存储器单元区域1A中，绝缘膜MZ在两个区域之上连续地延伸，这两个区域即，存储器栅极电极MG与半导体衬底SB(p阱PW1)之间的区域和存储器栅极电极MG与堆叠体LM1之间的区域。
存储器栅极电极MG与半导体衬底SB(p阱PW1)之间的区域中的绝缘膜MZ用作存储器晶体管的栅极绝缘膜。
随后，使用光刻技术和蚀刻技术对外围电路区域1B中的堆叠膜LF1进行图案化，从而如图11所示，在外围电路区域1B中形成具有栅极电极DG和栅极电极DG上的帽绝缘膜CP2的堆叠体(堆叠结构)LM2(图2的步骤S13)。
步骤S13的图案化步骤可以例如如下来执行。具体地，首先，通过光刻工艺在半导体衬底SB的主表面之上形成未示出的光致抗蚀剂图案。光致抗蚀剂图案形成在整个存储器单元区域1A中和外围电路区域1B的要形成栅极电极DG的区域中。因此，存储器栅极电极MG和堆叠体LM1被光致抗蚀剂图案覆盖。随后，使用光致抗蚀剂图案作为蚀刻掩模，对外围电路区域1B中的硅膜PS1和绝缘膜IL1的堆叠膜LF1进行蚀刻(优选是干蚀刻)和图案化，然后去除光致抗蚀剂图案。因此，如图11所示，在外围电路区域1B中形成包括包含图案化的硅膜PS1的栅极电极DG和包含图案化的绝缘膜IL1的帽绝缘膜CP2的堆叠体LM2。
在外围电路区域1B中的半导体衬底SB(p阱PW2)上形成包括栅极电极DG和栅极电极DG上的帽绝缘膜CP2的堆叠体LM2，绝缘膜GI在半导体衬底SB与堆叠体LM2之间。栅极电极DG和帽绝缘膜CP2具有基本上相同的平面形状并且在平面图中彼此重叠。栅极电极DG是虚设栅极电极(伪栅极电极)，因此稍后被去除。因此，栅极电极DG可以称为虚设栅极电极。由于稍后去除栅极电极DG并被后面所述的栅极电极GE替换，所以栅极电极DG可以被认为是替换栅极电极。
在外围电路区域1B中，可以通过在步骤S13的图案化步骤中执行的干蚀刻或干蚀刻之后的湿蚀刻来去除被堆叠体LM2覆盖的部分以外的绝缘膜GI。
以这种方式，在外围电路区域1B中，在半导体衬底SB(p阱PW2)上形成包括栅极电极DG和栅极电极DG上的帽绝缘膜CP2的堆叠体LM2，绝缘膜GI在半导体衬底SB与堆叠体LM2之间。
以这种方式，如图11所示，在存储器单元区域1A中，在半导体衬底SB上形成控制栅极电极CG，绝缘膜GI在半导体衬底SB与控制栅极电极CG之间，并且在半导体衬底SB上形成存储器栅极电极MG，绝缘膜MZ在半导体衬底SB与存储器栅极电极MG之间。此外，在外围电路区域1B中，在半导体衬底SB上形成栅极电极DG，绝缘膜GI在半导体衬底SB与栅极电极DG之间。在这种状态下，帽绝缘膜CP1设置在控制栅极电极CG上，并且帽绝缘膜CP2设置在栅极电极DG上。
随后，如图12所示，通过离子注入工艺等形成n-半导体区域(杂质扩散层)EX1、EX2和EX3(图2的步骤S14)。
在步骤S14中，在堆叠体LM1、存储器栅极电极MG和堆叠体LM2被共同用作掩模(离子注入阻挡掩模)时，通过离子注入工艺将诸如砷(As)或磷(P)的n型杂质引入半导体衬底SB(p阱PW1、PW2)中，从而可以形成n-型半导体区域EX1、EX2和EX3。此时，在存储器单元区域1A中，存储器栅极电极MG用作掩模(离子注入阻挡掩模)，从而与存储器栅极电极MG的侧壁(在和与控制栅极电极CG相邻的侧相对的侧处，绝缘膜MZ在侧壁与控制栅极电极CG之间)自对准地形成n-半导体区域EX1。在存储器单元区域1A中，堆叠体LM1用作掩模(离子注入阻挡掩模)，由此，与控制栅极电极CG的侧壁(在与存储器栅极电极MG相邻的侧相对的侧处，绝缘膜MZ在侧壁与存储器栅极电极MG之间)自对准地形成n-型半导体区域EX2。在外围电路区域1B中，堆叠体LM2用作掩模(离子注入阻挡掩模)，由此与栅极电极DG的两个侧壁自对准地形成n-型半导体区域EX3。n-型半导体区域EX1和n-型半导体区域EX2可以各自用作形成在存储器单元区域1A中的存储器单元的源极/漏极区域(源极或漏极区域)的一部分，并且n-型半导体区域区域EX3可以用作在外围电路区域1B中形成的MISFET的源极/漏极区域(源极或漏极区域)的一部分。可以通过相同的离子注入步骤或不同的离子注入步骤形成n-型半导体区域EX1、EX2和EX3。
随后，在堆叠体LM1的侧壁上、在存储器栅极电极MG的侧壁上和堆叠体LM2的侧壁上形成包括绝缘膜的侧壁间隔物(侧壁、侧壁绝缘膜)SW作为侧壁绝缘膜(图2的步骤S15)。侧壁间隔物SW可以被认为是侧壁绝缘膜。
可以例如如下执行步骤S15，即形成侧壁间隔物SW的步骤。具体地，在半导体衬底SB的整个主表面之上形成(沉积)绝缘膜IL2。绝缘膜IL2包括例如氧化硅膜、氮化硅膜或其堆叠膜，并且可以通过CVD工艺等形成。绝缘膜IL2形成在半导体衬底SB之上，以覆盖存储器栅极电极MG和堆叠体LM1和LM2。随后，如图13所示，通过各向异性蚀刻技术对绝缘膜IL2进行回蚀(通过蚀刻、干蚀刻或各向异性干蚀刻)。因此，绝缘膜IL2选择性地保留在堆叠体LM1的侧壁上、存储器栅极电极MG的侧壁上和堆叠体LM2的侧壁上，从而形成侧壁间隔物SW。在存储器单元区域1A中，侧壁间隔物SW形成在堆叠体LM1的一个侧壁上，这一个侧壁位于和与存储器栅极电极MG相邻侧相对的一侧处，绝缘膜MZ在这一个侧壁与存储器栅极电极MG之间，并且侧壁间隔物SW形成存储器栅极电极MG的一个侧壁上，这一个侧壁在和与堆叠体LM1相邻的一侧相对的一侧处，绝缘膜MZ在这一个侧壁与堆叠体LM1之间。侧壁间隔物SW形成在外围电路区域1B中的堆叠体LM2的两侧壁上。
随后，如图13所示，通过离子注入工艺等形成n+型半导体区域(杂质扩散层)SD1、SD2和SD3(图2的步骤S16)。
在步骤S16中，例如，在堆叠体LM1、存储器栅极电极MG、堆叠体LM2和侧壁间隔物SW共同用作掩模(离子注入阻挡掩模)时，通过离子注入工艺将诸如砷(As)或磷(P)的n型杂质引入半导体衬底SB(p阱PW1、PW2)中，由此可以形成n+型半导体区域SD1、SD2和SD3。此时，在存储器单元区域1A中，存储器栅极电极MG、存储器栅极电极MG上的侧壁间隔物SW和存储器栅极电极MG的侧壁上的侧壁间隔物SW用作掩模(离子注入阻挡掩模)，从而与存储器栅极电极MG的侧壁上的侧壁间隔物SW自对准地形成n+型半导体区域SD1。在存储器单元区域1A中，堆叠体LM1和堆叠体LM1的侧壁上的侧壁间隔物SW用作掩模(离子注入阻挡掩模)，由此与堆叠体LM1的侧壁上的侧壁间隔物SW自对准地形成n+型半导体区域SD2。在外围电路区域1B中，堆叠体LM2和堆叠体LM2的侧壁上的侧壁间隔物SW用作掩模(离子注入阻挡掩模)，由此与堆叠体LM2的两侧壁上的侧壁间隔物SW自对准地形成相应的n+型半导体区域SD3。因此，形成轻掺杂漏极(LDD)结构。可以通过相同的离子注入步骤或不同的离子注入步骤形成n+型半导体区域SD1、SD2和SD3。也可以在通过另一离子注入步骤形成n+型半导体区域SD3时，通过相同的离子注入步骤形成n+型半导体区域SD1和n+型半导体区域SD2。
以这种方式，n-型半导体区域EX1和杂质浓度高于n-型半导体区域EX1的n+型半导体区域SD1形成用作存储器晶体管的源极区域的n型半导体区域，并且n-型半导体区域EX2和杂质浓度高于n-型半导体区域EX2的n+型半导体区域SD2形成用作控制晶体管的漏极区域的n型半导体区域。n-型半导体区域EX3和杂质浓度高于n-型半导体区域EX3的n+型半导体区域SD3形成作为外围电路区域1B中的MISFET的源极/漏极区域的n型半导体区域。n+型半导体区域SD1具有比n-型半导体区域EX1更高的杂质浓度和更深的结深度，n+型半导体区域SD2具有比n-型半导体区域EX2更高的杂质浓度和更深的结深度，并且n+型半导体区域SD3具有比n-型半导体区域EX3更高的杂质浓度和更深的结深度。
随后，执行激活退火，作为用于激活引入用于源极和漏极的半导体区域(n-型半导体区域EX1、EX2、EX3和n+型半导体区域SD1、SD2、SD3)的每一个的杂质的热处理(图2的步骤S17)。
以这种方式，在存储器单元区域1A中形成非易失性存储器的存储器单元。另一方面，栅极电极DG是虚设栅极电极。在外围电路区域1B的MISFET中，虽然形成了源极/漏极区域，但是尚未形成最终使用的栅极电极(稍后描述的栅极电极GE)。
随后，形成硅化物层SL1(图2的步骤S18)。硅化物层SL1可以以如下方式形成。
首先，在包括n+型半导体区域SD1、SD2和SD3的顶部(表面)的半导体衬底SB的整个主表面之上形成(沉积)金属膜，以覆盖堆叠体LM1、存储器栅极电极MG、堆叠体LM2和侧壁间隔物SW。金属膜可以是简单的金属膜(纯金属膜)或合金膜，并且优选包括钴(Co)膜、镍(Ni)膜或镍-铂合金膜。镍-铂合金膜(添加铂的镍膜)是特别优选的。金属膜可以通过溅射工艺等形成。
随后，对半导体衬底SB执行热处理，使得n+型半导体区域SD1、SD2和SD3以及存储器栅极电极MG的上部部分(表面层部分)都与金属膜反应。因此，如图14所示，在n+型半导体区域SD1、SD2和SD3以及存储器栅极电极MG的上部部分(顶部、表面、上层部分)上形成硅化物层SL1。硅化物层SL1可以是例如钴硅化物层(针对包括钴的金属膜)、镍硅化物层(针对包含镍的金属膜)或添加铂的镍硅化物层(针对包括镍-铂合金的金属膜)。添加铂的镍硅化物层是添加有铂的镍硅化物层，即含有铂的镍硅化物层，因此可以称为镍-铂硅化物层。随后，通过湿蚀刻等去除未反应的金属膜，然后可以执行进一步的热处理以降低硅化物层SL1的电阻。
以这种方式，执行所谓的自对准硅化物(自对准硅化物)工艺，以在n+型半导体区域SD1、SD2和SD3以及存储器栅极电极MG的上部部分的每一个中形成硅化物层SL1，从而可以减小源极和漏极中的每一个的电阻和存储器栅极电极MG的电阻。
随后，如图15所示，在半导体衬底SB的整个主表面之上形成(沉积)作为层间绝缘膜的绝缘膜IL3，以覆盖堆叠体LM1、存储器栅极电极MG、堆叠体LM2和侧壁间隔物SW(图2的步骤S19)。
绝缘膜IL3包括氧化硅膜，并且例如可以通过CVD工艺形成。重要的是，氧化硅膜是O3-TEOS膜，以填充相邻控制栅极电极之间、相邻存储器栅极电极之间或栅极电极DG之间，而不形成称为“缝”的上述间隙。
重要的是，O3-TEOS膜被沉积得足够厚，使得O3-TEOS膜的顶部高于n+型半导体区域SD1、SD2和SD3中的每一个之上的堆叠结构LM1和LM2的相应的帽绝缘膜CP1和CP2的顶部。应当理解，O3-TEOS膜的顶部高于堆叠结构LM1的控制栅极电极CG的顶部、存储器栅极电极MG的顶部和堆叠结构LM2的栅极电极DG的顶部。
O3-TEOS膜通过常压化学气相沉积(APCVD)工艺或次常压化学气相沉积(SACVD)工艺形成。在300至500Torr的压力和450℃至550℃的温度的条件下，使用原硅酸四乙酯(TEOS)和臭氧(O3)作为原料气体执行工艺。例如，氮气(N2)用作TEOS的载气。
本申请的发明人已经发现，O3-TEOS膜其中含有更多数量的O-H基团，则具有更好的间隙填充特性。因此，在第一实施例中，O3-TEOS膜具有硅烷醇(Si-O-H)基团与硅氧烷(Si-O-Si)基团的比率为10％或更大的硅烷醇比率。现有的O3-TEOS膜通常具有小于10％、例如5至8％的硅烷醇基团比率。本发明人已经发现，可以通过控制从原料气体注入成膜设备的室中到开始膜生长的时间(培养期(incubation))(例如，5秒或更少)，来形成含有大量O-H基团的O3-TEOS膜。
然而，含有大量O-H基团的O3-TEOS膜在具有良好的间隙填充特性的同时，具有高(快速)湿蚀刻速率和高相对介电常数的物理性质。本申请发明人的研究表明，O3-TEOS膜在氧化气氛(O2、H2O、H2O2或O3)中在300℃至400℃处经受热处理，从而可以减小(减慢)湿蚀刻速率并减小相对介电常数。
图23是示出O3-TEOS膜的相对蚀刻速率的图示。在图示中，(a)示出了热处理前的样本，(b)示出了在氧(O2)气氛中在400℃处经受了3小时热处理的样本，并且(c)示出了在过氧化氢(H2O2)气氛中在400℃处经受了3小时热处理的样本。各自使用过氧化氢和氨水作为蚀刻溶液。可以看出，在氧化气氛中经受了热处理的样本(b)和(c)中的每一个都具有比热处理前的样本(a)小(低)的湿蚀刻速率。特别地，样本(c)的湿蚀刻速率大约是样本(a)的湿蚀刻速率的1/2。
图24是例示O3-TEOS膜的相对介电常数的图示。虽然热处理前的样本(a)的相对介电常数为7，但是在400℃处经受了3小时热处理的样本(b)具有降低的成为5.5的相对介电常数。在过氧化氢(H2O2)气氛中在400℃处经受了3小时热处理的样本(c)具有进一步降低到5或更小的相对介电常数。
通过正电子湮没法测量每个样本膜中的平均半径。结果发现，样本(a)的半径为0.301nm，样本(b)的半径为0.287nm，并且样本(c)的半径为0.279nm。本申请的发明人认为，O3-TEOS膜在氧化气氛中经受热处理，由此发生脱水缩合反应，因此硅氧烷基团的比例增加，膜中硅烷醇基团的比例降低。此外，O3-TEOS膜本身通过脱水缩合反应收缩并硬化，导致低(慢)湿蚀刻速率。另外，由于O3-TEOS膜的收缩，每个微孔的半径(体积)的增加减小了相对介电常数。
具体地说，重要的是，在O3-TEOS膜形成之后并且在后续步骤(图2的步骤S20的抛光(CMP处理))之前，使O3-TEOS膜在氧化气氛经受热处理。
随后，通过CMP工艺等对绝缘膜IL3的顶部进行抛光(图2的步骤S20)。如图16所示，通过步骤S20的抛光步骤露出控制栅极电极CG、存储器栅极电极MG和栅极电极DG的顶部。也就是说，通过步骤S20的抛光步骤，分别完全去除形成在控制栅极电极CG和栅极电极DG上的帽绝缘膜CP1和CP2。应当理解，位于帽绝缘膜CP1和CP2的侧壁上的侧壁SW各自也被部分地去除。形成在存储器栅极电极MG的上部部分中的硅化物层SL1也被去除。
如上所述，包含在氧化气氛中经受了热处理的O3-TEOS膜的绝缘膜IL3硬化，并且与刚沉积后相比具有低的湿蚀刻速率。因此，可以减少或防止在抛光步骤中相对于控制栅极电极CG、存储器栅极电极MG和栅极电极DG的顶部降低绝缘膜IL3的顶部(图2的步骤S20)。也就是说，可以减少绝缘膜IL3的凹陷。
随后，如图17所示，在半导体衬底SB之上形成具有预定图案的绝缘膜IL4(图3的步骤S21)。
绝缘膜IL4包括例如氮化硅膜，并且可以通过CVD工艺等形成。绝缘膜IL4在平面图中具有图案，该图案覆盖整个存储器单元区域1A，但是露出外围电路区域1B中的栅极电极DG。换句话说，绝缘膜IL4具有覆盖控制栅极电极CG和存储器栅极电极MG但露出栅极电极DG的图案。
随后，通过蚀刻去除栅极电极DG(图3的步骤S22)。通过例如使用氨水的湿蚀刻来执行步骤S22的蚀刻，以便选择性地蚀刻硅。如上所述，由于包含O3-TEOS膜的绝缘膜IL3具有低的湿蚀刻速率，所以可以降低或防止在去除栅极电极DG的湿蚀刻步骤中降低绝缘膜IL3的顶部。
由于在步骤S22中去除了栅极电极DG，所以在抛光绝缘膜IL3(包括侧壁间隔物SW)中形成沟槽(凹进、凹陷)TR1。沟槽TR1对应于已经去除栅极电极DG的区域，即栅极电极DG占用直到被去除的区域。沟槽TR1的底部(底面)由绝缘膜GI的顶部形成，并且沟槽TR1的侧壁(侧面)由侧壁间隔物SW的侧面(与栅极电极DG接触直到去除栅极电极DG的侧面)形成。
在步骤S22中，即，在去除栅极电极DG的步骤中，优选在绝缘膜IL4、绝缘膜IL3、绝缘膜GI和侧壁间隔物SW比栅极电极DG更少蚀刻的条件下执行蚀刻。换句话说，优选在绝缘膜IL4、绝缘膜IL3、绝缘膜GI和侧壁间隔物SW中的每一个的蚀刻速率小于栅极电极DG的蚀刻速率的条件下执行蚀刻。因此，可以选择性地蚀刻栅极电极DG。由于绝缘膜IL4覆盖整个存储器单元区域1A，所以在步骤S22中不会蚀刻存储器栅极电极MG和控制栅极电极CG。
随后，如图18所示，在半导体衬底SB之上，即在包括沟槽TR1的内部(底部和侧壁之上)的绝缘膜IL3上形成绝缘膜HK(图3的步骤S23)。随后，在半导体衬底SB之上，即在绝缘膜HK上形成金属膜ME作为导电膜，以便填充沟槽TR1(图3的步骤S24)。
尽管在步骤S23中绝缘膜HK形成在沟槽TR1的底部(底面)和侧壁(侧面)之上，但沟槽TR1未完全被绝缘膜HK填充。在步骤S24中形成金属膜ME之后，沟槽TR1被绝缘膜HK和金属膜ME完全填充。
绝缘膜HK是形成栅极绝缘膜的绝缘膜，并且金属膜ME是形成栅极电极的导电膜。具体来说，绝缘膜HK是形成在外围电路区域1B中形成的MISFET的栅极绝缘膜的绝缘膜，并且金属膜ME是形成在外围电路区域1B中形成的MISFET的栅极电极的导电膜。
绝缘膜HK是介电常数(相对介电常数)高于氮化硅的绝缘材料膜，即所谓的高k膜(高介电常数膜)。在本申请中，当提及高k膜、高介电常数膜或高介电常数栅极绝缘膜时，膜是指介电常数(相对介电常数)高于氮化硅的膜。
可以使用诸如氧化铪膜、氧化锆膜、氧化铝膜、氧化钽膜或氧化镧膜的金属氧化物膜作为绝缘膜HK。这种金属氧化物膜还可以包含氮(N)和硅(Si)中的一种或两种。绝缘膜HK可以通过例如原子层沉积(ALD)工艺或CVD工艺形成。当使用高介电常数膜(在这种情况下为绝缘膜HK)作为栅极绝缘膜时，与使用氧化硅膜的情况相比，能够增加栅极绝缘膜的物理厚度；因此，可以有利地减少泄漏电流。
金属膜可以用作金属膜ME，金属膜包括例如氮化钽(TaN)膜、氮化钽(TaN)膜、氮化钨(WN)膜、碳化钛(TiC)膜、碳化钽(TaC)膜、碳化钨(WC)膜、碳氮化钽(TaCN)膜、钛(Ti)膜、钽(Ta)膜、钛铝(TiAl)膜或铝(Al)膜。本文所用的金属膜是指示出金属导电性的导电膜，并且不仅包含简单的金属膜(纯金属膜)或合金膜，还包括示出金属导电性的金属化合物膜(例如，金属氮化物膜或金属碳化物膜)。金属膜ME因此是示出金属导电性的导电膜，并且可以是示出金属导电性的金属化合物膜(例如，金属氮化物膜或金属碳化物膜)，而不限于简单的金属膜(纯金属膜)或合金膜。金属膜ME可以形成为堆叠膜(包括堆叠的多个膜的堆叠膜)。在这种情况下，堆叠膜的最下层是金属膜(示出金属导电性的导电膜)。此外，堆叠膜可以是多个金属膜(示出金属导电性的导电膜)的堆叠膜。金属膜ME例如可以通过溅射工艺形成。
图18示出了金属膜ME的优选示例，其中金属膜ME是钛铝(TiAl)膜ME1和钛铝膜ME1上的铝(Al)膜ME2的堆叠膜。在这种情况下，在步骤S24中，首先在绝缘膜HK上形成钛铝膜ME1，然后在钛铝膜ME1上形成铝膜ME2，以填充沟槽TR1。此时，优选将铝膜ME2制成为比钛铝膜ME1厚。由于铝膜ME2具有低电阻，因此可以减小稍后形成的栅极电极GE的电阻。具有稍后形成的栅极电极GE的MISFET的阈值电压可以通过栅极电极GE的与栅极绝缘膜接触的部分(在这种情况下为钛铝膜ME1)的部分的材料的功函数来控制。为了改善粘附性，可以在钛铝膜ME1和铝膜ME2之间插入钛(Ti)膜、氮化钛(TiN)膜或其堆叠膜。在这种情况下，在形成钛铝膜ME1之后，在钛铝膜ME1上形成钛膜、氮化钛膜或其堆叠膜，然后在这种膜上形成铝膜ME2。
随后，如图19所示，通过CMP工艺等通过抛光去除沟槽TR1外部的不必要的金属膜ME和不必要的绝缘膜HK，由此绝缘膜HK和金属膜ME留在沟槽TR1中，因此形成栅极电极GE(图3的步骤S25)。
也就是说，在步骤S25中，去除沟槽TR1外部的金属膜ME和绝缘膜HK，同时绝缘膜HK和金属膜ME留在沟槽TR1中。因此，绝缘膜HK和金属膜ME留在沟槽TR1中，并嵌入沟槽TR1中。
嵌入沟槽TR1中的金属膜ME用作MISFET的栅极电极GE，嵌入沟槽TR1中的绝缘膜HK用作MISFET的栅极绝缘膜，并且栅极电极GE用作MISFET的栅极电极。
由于使用金属膜ME形成栅极电极GE，因此栅极电极GE可以形成为金属栅极电极。形成栅极电极GE作为金属栅极电极，从而可以抑制栅极电极GE的耗尽现象，有利地导致MISFET的寄生电容降低和MISFET加速。
绝缘膜HK形成在沟槽TR1的底部(底面)和侧壁上，并且栅极电极GE的底部(底面)和侧壁(侧面)与绝缘膜HK接触。绝缘膜GI和绝缘膜HK介于在栅极电极GE和半导体衬底SB(p阱PW2)之间，并且绝缘膜HK介于在栅极电极GE和侧壁间隔物SW之间。栅极电极GE正下方的绝缘膜GI和HK各自用作MISFET的栅极绝缘膜。具有高介电常数的绝缘膜HK用作高介电常数栅极绝缘膜。
在步骤S25中，绝缘膜IL4也可以通过CMP工艺等被抛光和去除。因此，当执行步骤S25时，金属膜ME和绝缘膜HK也从存储器栅极电极MG和控制栅极电极CG之上被移除，并且绝缘膜IL4也被去除；因此，露出存储器栅极电极MG的顶部和控制栅极电极CG的顶部。
在另一个可能的实施例中，在步骤S22中蚀刻栅极电极DG，然后在步骤S23中形成绝缘膜HK之前，去除沟槽TR1的底部上的绝缘膜GI。在这种情况下，更优选地，去除沟槽TR1的底部上的绝缘膜GI，然后在从沟槽TR1的底部露出的半导体衬底SB(p阱PW2)的表面上形成包括氧化硅膜或氮氧化硅膜的界面层，然后在步骤S23中形成绝缘膜HK。在这种情况下，在外围电路区域1B中，包含氧化硅膜或氮氧化硅膜的界面层介于(在界面处)绝缘膜HK与半导体衬底SB(p阱PW2)之间。
当完成图3的步骤S25时，控制栅极电极CG、存储器栅极电极MG、栅极电极GE和绝缘膜IL3的顶部从半导体衬底SB的顶部起或从元件隔离膜ST的顶部起具有相同的高度。形成在控制栅极电极CG、存储器栅极电极MG和栅极电极GE的侧壁上的侧壁间隔物SW的相应顶部(上端)也具有与控制栅极电极CG等的高度中的每一个相同的高度。
随后，如图20所示，在半导体衬底SB之上形成具有预定图案的绝缘膜IL5(图3的步骤S26)。
绝缘膜IL5包括例如氧化硅膜，并且可以通过CVD工艺等形成。绝缘膜IL5在平面图中具有图案(平面形状)，其覆盖整个外围电路区域1B，但露出存储器单元区域1A。换句话说，绝缘膜IL5具有覆盖MISFET的栅极电极GE但露出控制栅极电极CG和存储器栅极电极MG的顶部的图案。
随后，如图20所示，在存储器栅极电极MG和控制栅极电极CG上形成硅化物层SL2(图3的步骤S27)。硅化物层SL2可以如下形成。
首先，在半导体衬底SB之上形成(沉积)金属膜。金属膜可以是简单的金属膜(纯金属膜)或合金膜，并且优选包括钴(Co)膜、镍(Ni)膜或镍-铂合金膜(添加铂的镍膜)。镍膜是特别优选的。金属膜可以通过溅射工艺等形成。
由于金属膜形成在半导体衬底SB的整个主表面之上，因此金属膜也形成在存储器栅极电极MG和控制栅极电极CG的顶部(表面)上。因此，金属膜的形成导致存储器栅极电极MG和控制栅极电极CG的顶面(表面)与金属膜接触的状态。另一方面，在外围电路区域1B中，由于金属膜形成在绝缘膜IL5上，所以形成的金属膜不与栅极电极GE接触，而绝缘膜IL5介于栅极电极GE和金属膜之间。
随后，对半导体衬底SB执行热处理，使得存储器栅极电极MG和控制栅极电极CG的上层部分(表层部分)都与金属膜反应。因此，如图20所示，硅化物层SL2形成在存储器栅极电极MG和控制栅极电极CG的上部部分(顶部、表面或上层部分)的每一个中。硅化物层SL2可以优选为钴硅化物层(针对包括钴的金属膜)、镍硅化物层(针对包含镍的金属膜)或添加铂的镍硅化物层(针对包括镍-铂合金的金属膜)。随后，通过湿蚀刻等去除未反应的金属膜。图20示出了该阶段的截面图。可以在去除未反应的金属膜之后执行进一步的热处理。硅化物层SL2不形成在栅极电极GE上。
以这种方式，通过执行所谓的自对准硅化物工艺，在存储器单元区域1A中的存储器栅极电极MG和控制栅极电极CG的上部部分中的每一个中形成硅化物层SL2。这使得可以减小存储器栅极电极MG的电阻和控制栅极电极CG的电阻。使用自对准硅化物工艺使得可以以自对准的方式在存储器栅极电极MG和控制栅极电极CG中的每一个上形成硅化物层SL2。此外，硅化物层SL2可以形成在存储器栅极电极MG和控制栅极电极CG的基本上整个顶部之上。
在该示例性情况下，如图20所示，在控制栅极电极CG和存储器栅极电极MG的表面上形成硅化物层SL2。换句话说，控制栅极电极CG具有硅膜PS1和硅化物层SL2的堆叠结构，并且存储器栅极电极MG具有硅膜PS2和硅化物层SL2的堆叠结构。
随后，如图21所示，在半导体衬底SB的整个主表面之上形成绝缘膜(层间绝缘膜)IL6(图3的步骤S28)。
绝缘膜IL6在具有绝缘膜IL5(例如，外围电路区域1B)的区域中形成在绝缘膜IL5上，而在不具有绝缘膜IL5的区域中主要形成在绝缘膜IL3上。此外，绝缘膜IL6形成为覆盖存储器单元区域1A中的存储器栅极电极MG和控制栅极电极CG中的每一个上的硅化物层SL2。例如，可以使用主要包含氧化硅的基于氧化硅的绝缘膜作为绝缘膜IL6。
在形成绝缘膜IL6之后，通过CMP工艺抛光绝缘膜IL6的顶部，以改善绝缘膜IL6的顶部的平坦性。
在第一实施例中，形成绝缘膜IL6而不去除绝缘膜IL5。这允许简化半导体装置的制造工艺。在另一个可能的实施例中，在步骤S27中形成硅化物层SL2，然后在步骤S28中形成绝缘膜IL6之前去除绝缘膜IL5。
随后，使用通过光刻工艺在绝缘膜IL6上形成的未示出的光致抗蚀剂图案作为蚀刻掩模，对绝缘膜IL6、IL5和IL3进行干蚀刻，从而在绝缘膜IL6、IL5和IL3中形成接触孔(开口、通孔)CT(图3的步骤S29)。
在具有绝缘膜IL5(例如，外围电路区域1B)的区域中，形成接触孔CT以穿透绝缘膜IL6、绝缘膜IL5和绝缘膜IL3的堆叠膜。在没有绝缘膜IL5的存储器单元区域1A中，形成接触孔CT以穿透绝缘膜IL6和绝缘膜IL3的堆叠膜。
随后，如图21所示，形成由钨(W)等制成的导电插塞电极PG作为在接触孔CT中进行耦合的导体部分(图3的步骤S30)。
为了形成插塞电极PG，例如，在绝缘膜IL6上，包括接触孔CT的内部，即接触孔CT的底部和侧壁之上，形成阻挡导体膜(例如，钛膜、氮化钛膜或其堆叠膜)。随后，在阻挡导体膜上形成包括钨膜等的主导体膜，以便填充接触孔CT，然后通过CMP工艺、回蚀工艺等去除接触孔CT外部的不需要的主导体膜和不必要的阻挡导体膜，从而可以形成插塞电极PG。在图21中，为了简化附图，以集成的方式示出了构造插塞电极PG的阻挡导体膜和主导体膜(钨膜)。
接触孔CT和嵌入接触孔CT中的插塞电极PG形成在n+型半导体区域SD1、SD2和SD3之上，形成控制栅极电极CG之上，形成在存储器栅极电极MG之上，并形成在栅极电极GE之上。在接触孔CT的底部处，存在半导体衬底SB的主表面的露出部分，例如，n+型半导体区域SD1、SD2或SD3(的表面上的硅化物层SL1)的部分、控制栅极电极CG(的表面上的硅化物层SL2)的部分、存储器栅极电极MG(的表面上的硅化物层SL2)的部分或栅极电极GE的部分。
图21的截面图示出了n+型半导体区域SD2和SD3的接触孔CT和填充这种接触孔CT的插塞电极PG。
随后，在嵌入有插塞电极PG的绝缘膜IL6上形成作为第一层互连的互连(互连层)M1(图3的步骤S31)。现在描述使用镶嵌技术(在这种情况下，单镶嵌技术)形成互连M1的情况。
首先，如图21所示，在嵌入有插塞电极PG的绝缘膜IL6上形成绝缘膜IL7。绝缘膜IL7可以由多个绝缘膜的堆叠膜形成。随后，通过用未示出的光致抗蚀剂图案作为蚀刻掩模的干蚀刻，在绝缘膜IL7的预定区域中形成互连沟槽(用于互连的沟槽)，然后在绝缘膜IL7上，包括互连沟槽的底部和侧壁之上，形成阻挡导体膜(例如，氮化钛膜、钽膜、氮化钽膜等)。随后，通过CVD工艺、溅射工艺等在阻挡导体膜上形成铜籽层，然后通过电解镀敷工艺等在籽层上形成铜镀敷膜，使得互连沟槽填充有铜镀敷膜。随后，通过CMP工艺去除除了互连沟槽以外的区域中的主导体膜(铜镀敷膜和籽层)和阻挡导体膜，以形成包括嵌入在互连沟槽中作为主导电材料的铜的第一层互连M1。图21以为了简化附图而以集成的方式示出阻挡导体膜、籽层和铜镀敷膜的方式示出了互连(金属互连)M1。
如图21所示，互连M1经由插塞电极PG电耦合到控制晶体管的漏极区域(n+型半导体区域SD2)或外围电路区域1B中的MISFET的源极/漏极区域(n+型半导体区域SD3)。随后，虽然未示出和描述，但是通过双镶嵌工艺等形成第二层和随后层的互连(金属互连)。互连M1和上层的互连中的每一个不限于镶嵌互连，并且可以通过图案化用于互连的导体膜来形成。例如，这种互连可以各自是钨互连或铝互连。
以这种方式，制造了第一实施例的半导体装置。
半导体装置的结构
现在参考图21和图22描述第一实施例的半导体装置的非易失性存储器的存储器单元的构造。
图22是第一实施例的半导体装置的存储器单元区域的主要部分平面图。图21包括沿着图22中的线X-X的存储器单元区域1A的主要部分截面图。
参考图21和图22描述存储器单元区域1A的结构。
如图21所示，在半导体衬底SB之上形成存储器单元MC，每个存储器单元MC包括包含存储器晶体管和控制晶体管的非易失性存储器。在每个存储器单元MC中，具有包括电荷累积部分(电荷累积层)的栅极绝缘膜和存储器栅极电极MG的MISFET被称为存储器晶体管，并且具有栅极绝缘膜和控制栅极电极CG的MISFET被称为控制晶体管。
如图21所示，非易失性存储器的存储器单元MC包括形成在半导体衬底SB的p阱PW1中用于源极和漏极的n型半导体区域MS和MD、形成在半导体衬底SB(p阱PW1)之上的控制栅极电极CG以及形成在半导体衬底SB(p阱PW1)之上并与控制栅极电极CG相邻的存储器栅极电极MG。非易失性存储器的存储器单元MC还包括形成在控制栅极电极CG和半导体衬底SB(p阱PW1)之间的绝缘膜(栅极绝缘膜)GI以及形成在存储器栅极电极MG和半导体衬底SB(p阱PW1)之间的绝缘膜MZ。
控制栅极电极CG和存储器栅极电极MG并排布置并且沿着半导体衬底SB的主表面延伸，同时绝缘膜MZ介于它们的相对侧面之间。控制栅极电极CG和存储器栅极电极MG中的每一个的延伸方向是图21的纸平面的垂直方向(图22中的Y方向)。控制栅极电极CG和存储器栅极电极MG形成在半导体区域MS和MD之间的半导体衬底SB(p阱PW1)之上，同时相应的绝缘膜GI设置控制栅极电极CG和半导体衬底SB之间以及绝缘膜MZ设置在存储器栅极电极MG和半导体衬底SB之间，其中存储器栅极电极MG位于靠近半导体区域MS的一侧，并且控制栅极电极CG位于靠近半导体区域MD的一侧。控制栅极电极CG设置在半导体衬底SB之上，其间具有绝缘膜GI，而存储器栅极电极MG设置在半导体衬底SB之上，其间具有绝缘膜MZ。
控制栅极电极CG和存储器栅极电极MG彼此相邻，其间具有绝缘膜MZ。绝缘膜MZ在存储器栅极电极MG和半导体衬底SB(p阱PW1)之间的区域以及存储器栅极电极MG和控制栅极电极CG之间的区域两者之上延伸。
半导体区域MS和半导体区域MD分别是用于源极和漏极的半导体区域。具体来说，用于源极的半导体区域MS包括n-型半导体区域EX1(延伸区域)和杂质浓度比n-型半导体区域EX1的高的n+型半导体区域SD1(源极区域)。用于漏极的半导体区域MD包括n-型半导体区域EX2(延伸区域)和杂质浓度比n-型半导体区域EX2的高的n+型半导体区域SD2(漏极区域)。
硅化物层SL1通过硅化物技术等设置在n+型半导体区域SD1和SD2的上部部分的每一个中。硅化物层SL2由硅化物技术等提供在存储器栅极电极MG和控制栅极电极CG的上部部分的每一个中。
如图22所示，多个存储器单元MC在存储器单元区域1A中在X和Y方向上以矩阵的形式布置，并且各存储器单元MC在Y方向上被相邻的元件隔离膜ST电隔离。在X方向上彼此相邻的两个存储器单元MC共享用于公共漏极的半导体区域MD，并且用于公共漏极的半导体区域MD经由插塞电极PG耦合到在X方向上延伸的位线BL。位线BL由例如第一层互连M1构造。相对于控制栅极电极CG和存储器栅极电极MG设置在与用于公共漏极的半导体区域MD相对的一侧的用于源极的半导体区域MS在Y方向上被连续地设置，并且经由存储器单元1A的端部处的插塞电极PG耦合到源极线SL。源极线SL例如由第一层互连M1构造，并在X方向上延伸。
对于在Y方向上布置的存储器单元MC，控制栅极电极CG被共同(一个)地设置，并且在Y方向上延伸。对于在Y方向上布置的存储器单元MC，存储器栅极电极MG被共同(一个)地设置，并且在Y方向上延伸。
在X方向上相邻的两个存储器单元MC相对于通过半导体区域MS或半导体区域MD的在Y方向上延伸的虚拟线轴对称地设置。因此，两个相邻的存储器单元MC的两个存储器栅极电极MG或两个控制栅极电极CG跨越半导体区域MS或半导体区域MD彼此相邻。
为了减小存储器单元区域1A的尺寸，即半导体装置的尺寸，需要缩窄两个相邻的存储器栅极电极MG之间或两个控制栅极电极CG之间的间隔。尽管两个相邻的存储器栅极电极MG之间的空间和两个控制栅极电极CG之间的空间各自填充有绝缘膜IL3，如图21所示，但是由于存储器单元区域1A的尺寸减小，每个空间的纵横比增加，因此使用具有良好间隙填充特性的O3-TEOS膜作为绝缘膜IL3。此外，形成在控制栅极电极CG和存储器栅极电极MG的侧壁中的每一个上的侧壁间隔物SW增加了空间的纵横比。
主要特性和效果
现在描述第一实施例的主要特性和效果。
第一实施例的制造半导体装置的方法包括以下步骤。
在半导体衬底SB的存储器单元区域1A中，提供了存储器单元，所述存储器单元包括形成在半导体衬底SB的主表面上的控制栅极电极CG，半导体衬底SB的主表面和控制栅极电极CG之间具有绝缘膜GI；形成在半导体衬底SB的主表面上的存储器栅极电极MG，半导体衬底SB的主表面和存储器栅极电极MG之间具有绝缘膜MZ，绝缘膜MZ包括电荷累积区域；以及形成在半导体衬底SB的主表面中以便将控制栅极电极CG和存储器栅极电极MG夹在中间的半导体区域EX1和SD1以及半导体区域EX2和SD2。在半导体衬底SB的外围电路区域1B中，提供了MISFET，所述MISFET包括形成在半导体衬底SB的主表面上的栅极电极DG，半导体衬底SB的主表面和栅极电极DG之间具有绝缘膜GI；以及形成在半导体衬底SB的主表面中以将栅极电极DG夹在其间的半导体区域EX3和SD3以及半导体区域EX3和SD3。
随后，在半导体衬底SB的主表面之上以第一温度形成包括O3-TEOS膜的绝缘膜IL3，以覆盖存储器单元和MISFET。
随后，在氧化气氛中，以第二温度对绝缘膜IL3进行热处理。
随后，对绝缘膜IL3执行第一抛光以露出控制栅极电极CG、存储器栅极电极MG和栅极电极DG的顶部。
随后，去除栅极电极DG，以在外围电路区域1B中的绝缘膜IL3中形成沟槽TR1。
随后，在绝缘膜IL3上形成金属膜ME，以填充沟槽TR1。
随后，对金属膜ME执行第二抛光以选择性地将金属膜ME留在沟槽TR1中，从而在沟槽TR1中形成MISFET的栅极电极GE。
根据上述制造方法，使用具有高间隙填充特性的O3-TEOS膜用于填充在存储器单元区域1A中的相邻的控制栅极电极CG之间和相邻的存储器栅极电极MG之间，并用于填充在外围电路区域1B中的相邻的栅极电极DG之间。这使得可以减少或防止在相邻的控制栅极电极CG之间、相邻的存储器栅极电极MG之间和相邻的栅极电极DG之间的绝缘膜IL3中“缝”的形成。
如图22所示，耦合到位线BL的多个插塞电极PG在Y方向上、在相邻的控制栅极电极CG之间以预定间隔布置。在绝缘膜IL3中形成“缝”可能导致在Y方向上相邻的插塞电极PG之间的短路。然而，在第一实施例中，具有高间隙填充特性的O3-TEOS膜设置在相邻的控制栅极电极CG之间，这使得可以防止插塞电极PG之间的短路。
绝缘膜IL3在氧化气氛中经受热处理，这允许绝缘膜IL3的热处理温度(第二温度)低于绝缘膜IL3的成膜温度(第一温度)。这使得可以减少或防止存储器单元或MISFET的特性劣化。例如，如果热处理温度(第二温度)高于成膜温度(第一温度)，则形成在半导体区域SD1、SD2和SD3的顶部中的每一个上的硅化物层SL1在热处理步骤期间生长，导致半导体区域SD1或SD2与P阱区域PW1之间以及半导体区域SD3与P阱区域PW2之间的泄漏电流增加。然而，在第一实施例中，由于可以将热处理温度(第二温度)设定得较低，所以可以减小泄漏电流。此外，由于可以将热处理温度(第二温度)设定得较低，所以可以使用镍硅化物层或含铂的镍硅化物层作为硅化物层SL1。
使用具有10％或更大的硅烷醇(Si-O-H)基团与硅氧烷(Si-O-Si)基团的比率的O3-TEOS膜覆盖存储器单元和MISFET，由此可以改善间隙填充特性。
形成O3-TEOS膜然后经受热处理，从而可以减小绝缘膜IL3(O3-TEOS膜)的相对介电常数，因此可以减小控制栅极电极CG、存储器栅极电极MG或位线BL的寄生电容，导致存储器单元MC的高速操作。
在第一抛光步骤和去除栅极电极DG的步骤之前使绝缘膜IL3经受热处理，从而可以降低绝缘膜IL3的湿蚀刻速率。因此，在第一抛光步骤中去除栅极电极DG的步骤中，可以减少绝缘膜IL3的凹陷(凹陷的出现)和绝缘膜IL3的表面刮擦。因此，在对金属膜ME执行的第二抛光步骤中，可以减少或防止外围电路区域1B中的相邻栅极电极GE之间由于保留在绝缘膜IL3的凹陷部分或刮擦部分上的金属膜ME而导致的短路。
第二实施例
第二实施例是第一实施例的变型例。第二实施例与第一实施例的不同之处在于，存储器单元和MISFET形成在具有鳍型元件形成区域(有源区域)的半导体衬底上。因此，对于与第一实施例共同的部分给出相同的附图标记。
图25是第二实施例的半导体装置的主要部分平面图。图26至图31分别是在半导体装置的制造工艺期间第二实施例的半导体装置的主要部分截面图。图26对应于第一实施例的图4，图27对应于第一实施例的图14，图28对应于第一实施例的图15，图29对应于第一实施例的图16，图30对应于第一实施例的图19，以及图31对应于第一实施例的图20。
如图25所示，多个存储器单元MC以矩阵形式设置在存储器单元区域1A中，并且构造外围电路(逻辑电路)的多个晶体管Tr设置在外围电路区域1B中。图25仅示出了晶体管Tr中的一个。虽然晶体管Tr包括n型MISFET和p型MISFET，但是这里示出了n型MISFET。图26和图27分别示出了沿着图25中的A1-A1'、沿着A2-A2'、沿着A3-A3'、沿着B1-B1'以及沿着B2-B2'的截面图。图28至图31分别示出了沿着图25中的A1-A1'和沿着B1-B1'的截面图。
如图25所示，在X方向上延伸的多个鳍FA在Y方向上以等间隔布置在存储器单元区域1A中。鳍FA例如是从半导体衬底SB的主表面选择性地突出的长方体的突出部分(突出)，并且鳍FA的下端部分被覆盖半导体衬底SB的主表面的元件隔离膜ST围绕。鳍FA，半导体衬底SB的一部分用作半导体衬底SB的有源极区域。因此，在平面图中，相邻鳍FA之间的空间被元件隔离膜ST填充，并且鳍FA的外围被元件隔离膜ST围绕。鳍FA用作形成存储器单元MC的有源极区域。
在Y方向(与X方向正交的方向)上延伸的多个控制栅极电极CG和多个存储器栅极电极MG设置在鳍FA上。例如，在靠近控制栅极电极CG的一侧设置作为漏极的半导体区域MD，并且例如在靠近存储器栅极电极MG的一侧设置作为源极的半导体区域MS，以使得半导体区域MD和MS夹着控制栅极电极CG和存储器栅极电极MG。半导体区域MD和MS各自是通过将n型杂质引入鳍FA中并且沿着鳍FA的相应外围设置外延层EP2和EP1而形成的半导体区域。也就是说，半导体区域MD是通过将n型杂质引入鳍FA和外延层EP2中而形成的n型半导体区域。半导体区域MS是通过将n型杂质引入鳍FA和外延层EP1中而形成的n型半导体区域。半导体区域MD设置在两个相邻的控制栅极电极CG之间。半导体区域MS设置在两个相邻的存储器栅极电极MG之间。存储器单元MC包括控制栅极电极CG、存储器栅极电极MG、半导体区域MD和半导体区域MS。
在X方向上相邻的两个存储器单元MC共享半导体区域MD或MS。共享半导体区域MD的两个存储器单元MC在X方向上相对于半导体区域MD是镜像对称的。共享半导体区域MS的两个存储器单元MC在X方向上相对于半导体区域MS是镜像对称的。
每个鳍FA具有在X方向上设置的三个或更多个存储器单元MC。在X方向上布置的存储器单元MC的半导体区域MD经由形成在接触孔CT中的插塞电极PG耦合到包括在X方向上延伸的金属互连MW的源极线SL。在Y方向上布置的存储器单元MC的半导体区域MS耦合到包括在Y方向上延伸的金属互连MW的位线BL。优选地，对于源极线SL使用与位线BL不同的层中的金属互连。例如，源极线SL优选地由比位线BL高的层中的金属互连来构造。
例如，在外围电路区域1B中设置在X方向上延伸的鳍FB。鳍FB与鳍FA一样用作半导体衬底SB的有源极区域。鳍FB的下端部被覆盖半导体衬底SB的主表面的元件隔离膜ST围绕。在Y方向上延伸的栅极电极GE设置在鳍FB上。例如，作为漏极的半导体区域LD和例如作为源极的半导体区域LS设置在鳍FB中，使得半导体区域LD和LS夹着栅极电极GE。半导体区域LD和半导体区域LS分别是通过将n型杂质引入鳍FB中并且沿着鳍FB的外围设置外延层EP3而形成的半导体区域。也就是说，半导体区域LD和半导体区域LS分别是通过将n型杂质引入鳍FB和外延层EP3中而形成的n型半导体区域。晶体管Tr包括栅极电极GE、半导体区域LD和半导体区域LS。栅极电极GE、半导体区域LD和半导体区域LS分别经由形成在接触孔CT中的插塞电极PG耦合到金属互连MW。鳍FB用作用于形成晶体管Tr的有源极区域。
鳍FA和FB例如是在垂直于主表面的方向上从半导体衬底SB的主表面突出的长方体突出。鳍FA和FB各自在长边方向上具有合适的长度，在短边方向上具有合适的宽度，并且在高度方向上具有合适的高度。鳍FA和FB各自不一定具有长方体形状，而是在短边方向上、在截面图中可以具有包括圆角的矩形形状。鳍FA和FB在平面图中延伸的方向对应于长边方向，并且与长边方向正交的方向是短边方向。换句话说，长度大于宽度。鳍FA和FB可以各自具有任何形状，只要鳍是具有长度、宽度和高度的突出。例如，该形状还包括平面图中的弯曲图案。
第二实施例的半导体装置也根据图1至图3所示的工艺流程图的制造工艺来制造。
图26是对应于第一实施例的图4的截面图，示出了执行图1的工艺流程图的步骤S1和S2的状态。
如图26所示，鳍FA和FB分别设置在存储器单元区域1A和外围电路区域1B中。鳍FA和FB从半导体衬底SB的主表面选择性地突出通过元件隔离膜ST。
随后，执行图1的步骤S3至图2的步骤S18，以产生图27所示的结构。该结构在以下几点上与第一实施例的结构不同。在存储器单元区域1A中，绝缘膜GI、控制栅极电极CG、绝缘膜MZ以及存储器栅极电极MG分别沿着鳍FA的顶部和侧面设置。在外围电路区域1B中，绝缘膜GI和栅极电极DG分别沿着鳍FB的顶部和侧面设置。相应的半导体区域MS和MD由n-型半导体区域EX1和EX2以及作为n+型半导体区域的外延层EP1和EP2构造。半导体区域LS和LD分别由n-型半导体区域EX3和作为n+型半导体区域的外延层EP3构造。
随后，如图28所示，执行图2的步骤S19。图28对应于第一实施例的图15，示出了如第一实施例中那样执行步骤S19。具体地说，绝缘膜IL3为O3-TEOS膜，并且在图2的抛光步骤(步骤S20)之前在氧化气氛中经受热处理。
随后，如图29所示，执行图2的步骤S20。图29对应于第一实施例的图16，示出了如第一实施例中那样执行步骤S20。
随后，如图30所示，执行图3的步骤S21至步骤S25。图30对应于第一实施例的图19，示出了如第一实施例中那样执行步骤S20至步骤S25。
随后，如图31所示，执行图3的步骤S26至步骤S27。图31对应于第一实施例的图20，示出了如第一实施例中那样执行步骤S26至步骤S27。
尽管未示出，但是进一步执行图3的步骤S28至步骤S31以形成第二实施例的半导体装置。
第二实施例也可以提供与第一实施例中类似的效果。
尽管已经根据本发明的前述实施例详细描述了发明人获得的本发明，但是本发明不限于此，并且应当理解，在不脱离本发明的要点的范围内，可以对本发明进行各种修改或替换。

Claims (14)

1.一种制造半导体装置的方法，包括以下步骤：
(a)提供半导体衬底，所述半导体衬底在所述半导体衬底的主表面中具有存储器单元区域和外围电路区域；
(b)在所述存储器单元区域中，形成存储器单元，所述存储器单元包括：第一栅极电极，形成在所述半导体衬底的所述主表面之上，所述半导体衬底的所述主表面与所述第一栅极电极之间具有第一栅极绝缘膜；第二栅极电极，在所述半导体衬底的所述主表面之上与所述第一栅极电极相邻地形成，所述半导体衬底的所述主表面与所述第二栅极电极之间具有第二栅极绝缘膜，所述第二栅极绝缘膜包括电荷累积区域；以及第一源极区域和第一漏极区域，形成在所述半导体衬底的所述主表面中以将所述第一栅极电极和所述第二栅极电极夹在之间，以及在所述外围电路区域中形成MISFET，所述MISFET包括：第三栅极电极，形成在所述半导体衬底的所述主表面之上，所述半导体衬底的所述主表面与所述第三栅极电极之间具有第三栅极绝缘膜；以及第二源极区域和第二漏极区域，形成在所述半导体衬底的所述主表面之上以将所述第三栅极电极夹在之间；
(c)在所述半导体衬底的所述主表面之上形成包含在第一温度形成的O3-TEOS膜的第一绝缘膜以覆盖所述存储器单元和所述MISFET；
(d)在氧化气氛中以第二温度对所述第一绝缘膜执行热处理；
(e)在步骤(d)之后，对所述第一绝缘膜执行第一抛光以露出所述第一栅极电极、所述第二栅极电极和所述第三栅极电极的顶部；
(f)在所述外围电路区域中，去除所述第三栅极电极以在所述第一绝缘膜中形成沟槽；
(g)在所述第一绝缘膜之上形成金属膜以填充所述沟槽；以及
(h)对所述金属膜执行第二抛光以选择性地将所述金属膜留在所述沟槽中，从而在所述沟槽中形成所述MISFET的第四栅极电极；
其中所述第二温度低于所述第一温度。
2.根据权利要求1所述的方法，其中所述氧化气氛包括O2、O3、H2O和H2O2中的一种。
3.根据权利要求1所述的方法，其中步骤(c)中的O3-TEOS膜的硅烷醇(Si-O-H)基团与硅氧烷(Si-O-Si)基团的比率为10％或更大。
4.根据权利要求1所述的方法，其中在所述热处理之后的所述第一绝缘膜的相对介电常数低于在所述热处理之前所述第一绝缘膜的相对介电常数。
5.根据权利要求1所述的方法，
其中在步骤(f)中，通过湿蚀刻工艺去除所述第三栅极电极，以及
其中在所述热处理之后的所述第一绝缘膜的湿蚀刻速率低于在所述热处理之前的所述第一绝缘膜的湿蚀刻速率。
6.根据权利要求5所述的方法，其中所述第三栅极电极包括多晶硅膜。
7.根据权利要求1所述的方法，在步骤(b)和步骤(c)之间还包括以下步骤，
(i)在所述第一源极区域、所述第一漏极区域、所述第二源极区域和所述第二漏极区域的顶部之上形成第一硅化物层。
8.根据权利要求7所述的方法，其中所述第一硅化物层包含Ni。
9.根据权利要求1所述的方法，在步骤(h)之后还包括以下步骤，
(j)在所述第一栅极电极和所述第二栅极电极的顶部之上形成第二硅化物层。
10.根据权利要求1所述的方法，还包括以下步骤：
在步骤(h)之后，
(k)在所述第一绝缘膜之上形成第二绝缘膜以覆盖所述第一栅极电极、所述第二栅极电极和所述第四栅极电极；
(l)形成穿过所述第二绝缘膜和所述第一绝缘膜的接触孔，以露出所述第一源极区域和所述第一漏极区域中的一个的顶部；以及
(m)在所述接触孔中形成插塞电极。
11.根据权利要求1所述的方法，
其中在步骤(b)中，在所述第一栅极电极、所述第二栅极电极和所述第三栅极电极中的每一个的侧壁之上形成包括绝缘膜的侧壁间隔物，以及
其中，在步骤(f)中，在所述沟槽的侧面上露出所述侧壁间隔物。
12.一种制造半导体装置的方法，包括以下步骤：
(a)提供半导体衬底，所述半导体衬底在所述半导体衬底的主表面中具有存储器单元区域和外围电路区域，并且包括从所述主表面突出通过元件隔离膜的第一突出和从所述主表面突出通过所述元件隔离膜的第二突出；
(b)在所述存储器单元区域中，形成存储器单元，所述存储器单元包括：第一栅极电极，形成在所述第一突出之上，所述第一栅极电极与所述第一突出之间具有第一栅极绝缘膜；第二栅极电极，在所述第一突出之上与所述第一栅极电极相邻地形成，所述第二栅极电极与所述第一突出之间具有第二栅极绝缘膜，所述第二栅极绝缘膜包括电荷累积区域；以及第一源极区域和第一漏极区域，形成在所述第一突出之上以将所述第一栅极电极和所述第二栅极电极夹在之间，以及在所述外围电路区域中形成MISFET，所述MISFET包括：第三栅极电极，形成在所述第二突出之上，所述第三栅极电极与所述第二突出之间具有第三栅极绝缘膜；以及第二源极区域和第二漏极区域，形成在所述第二突出之上以将所述第三栅极电极夹在之间；
(c)在所述半导体衬底之上形成包含在第一温度形成的O3-TEOS膜的第一绝缘膜以覆盖所述存储器单元和所述MISFET；
(d)在氧化气氛中以第二温度对所述第一绝缘膜执行热处理；
(e)在步骤(d)之后，对所述第一绝缘膜执行第一抛光以露出所述第一栅极电极、所述第二栅极电极和所述第三栅极电极的顶部；
(f)在所述外围电路区域中，去除所述第三栅极电极以在所述第一绝缘膜中形成沟槽；
(g)在所述第一绝缘膜之上形成金属膜以填充所述沟槽；以及
(h)对所述金属膜执行第二抛光以选择性地将所述金属膜留在所述沟槽中，从而在所述沟槽中形成所述MISFET的第四栅极电极；
其中所述第二温度低于所述第一温度。
13.根据权利要求12所述的方法，其中所述氧化气氛包括O2、O3、H2O和H2O2中的一种。
14.根据权利要求12所述的方法，其中步骤(c)中的O3-TEOS膜的硅烷醇(Si-O-H)基团与硅氧烷(Si-O-Si)基团的比率为10％或更大。
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