JP2006041107A - 半導体装置及びその製造方法 - Google Patents

Abstract

【課題】 微細化された半導体装置において、半導体素子相互間及び配線相互間に層間絶縁膜が十分に埋め込む。
【解決手段】半導体基板１に形成された半導体素子と、半導体素子上及び半導体基板１上に位置し、下地膜としての第１の絶縁膜９ａと、第１の絶縁膜９ａ上に位置し、Ｏ_３とＴＥＯＳを反応させるＣＶＤ法により形成された第２の絶縁膜９ｂと、第２の絶縁膜９ｂ上に位置し、プラズマＣＶＤ法により形成され、表面がＣＭＰ法により平坦化された第３の絶縁膜９ｃと、第１乃至第３の絶縁膜に形成され、半導体素子上に位置する接続孔１０ａ，１０ｂと、接続孔１０ａ，１０ｂに埋め込まれた導電体１１ａ，１１ｂと、第３の絶縁膜９ｃ上に形成され、導電体１１ａ，１１ｂを介して半導体素子に接続する配線１２ａ，１２ｂとを具備する。
【選択図】 図２

Description

本発明は、半導体装置及びその製造方法に関する。特に本発明は、半導体素子相互間及び配線相互間が狭くなっても、層間絶縁膜が十分に埋め込まれている半導体装置及びその製造方法に関する。

図６の各図は、従来の半導体装置の製造方法を説明するための断面図である。まず、図６（Ａ）に示すように、シリコン基板１０１に溝を形成し、この溝に、酸化シリコンからなる素子分離膜１０２を埋め込む。そして、シリコン基板１０１を熱酸化することにより、ゲート酸化膜１０３を形成する。次いで、ゲート酸化膜１０３上にゲート電極１０４を形成し、さらに低濃度不純物領域１０６ａ，１０６ｂを形成する。次いで、ゲート電極１０４の側壁にサイドウォール１０５を形成し、さらにソース及びドレインとなる不純物領域１０７ａ，１０７ｂを形成する。次いで、ゲート電極１０４の表面及び不純物領域１０７ａ，１０７ｂそれぞれの表面に、チタンシリサイド膜１０４ａ，１０８ａ，１０８ｂを形成する。
このようにして、シリコン基板１０１にはトランジスタが形成される。なお、本図ではトランジスタを一つのみ図示しているが、実際には複数のトランジスタがシリコン基板１０１上に形成される。

次いで、トランジスタの相互間を含む全面上に、ＢＰＳＧ（Boro-Phospho Silicate Glass）膜からなる層間絶縁膜１０９を、ＣＶＤ法により形成する。次いで、層間絶縁膜１０９に、不純物領域１０７ａ，１０７ｂそれぞれの上に位置するコンタクトホール１０９ａ，１０９ｂを形成する。このとき、ゲート電極１０４上に位置するコンタクトホール（図示せず）も形成される。

次いで、図６（Ｂ）に示すように、コンタクトホール１０９ａ，１０９ｂそれぞれの中にＷプラグ１１０ａ，１１０ｂを埋め込む。このとき、ゲート電極１０４上に位置するコンタクトホールにもＷプラグ（図示せず）が埋め込まれる。次いで、層間絶縁膜１０９上に、Ａｌ合金配線１１１ａ，１１１ｂ，１１１ｃを形成する。Ａｌ合金配線１１１ａ，１１１ｂそれぞれはＷプラグ１１０ａ，１１０ｂに接続しており、Ａｌ合金配線１１１ｃはゲート電極１０４上のＷプラグに接続している。
上述した技術に類似する技術が、特許文献１に記載されている。
特開２００１−０３６０７７号公報（図１、第１６段落乃至第１８段落）

近年、半導体装置の微細化が進み、トランジスタ等の半導体素子相互間及び配線相互間の間隔も狭くなっている。このため、半導体素子上の層間絶縁膜や配線層上の層間絶縁膜としてＢＰＳＧ膜を用いていると、層間絶縁膜が半導体素子相互間や配線相互間に十分に埋め込まれなくなることが予想される。
本発明は上記のような事情を考慮してなされたものであり、その目的は、半導体素子相互間及び配線相互間が狭くなっても、これら相互間に層間絶縁膜が十分に埋め込まれた半導体装置及びその製造方法を提供することにある。

上記課題を解決するため、本発明に係る半導体装置は、
半導体基板に形成された半導体素子と、
前記半導体素子上及び前記半導体基板上に形成された第１の絶縁膜と、
前記第１の絶縁膜上に位置し、Ｏ_３とＴＥＯＳを反応させるＣＶＤ法により形成された第２の絶縁膜と、
前記第２の絶縁膜上に形成され、表面がＣＭＰ法により平坦化された第３の絶縁膜と、
前記第１乃至第３の絶縁膜に形成され、前記半導体素子上に位置する接続孔と、
前記接続孔に埋め込まれた導電体と、
を具備する。

この半導体装置によれば、第１の絶縁膜上には、Ｏ_３とＴＥＯＳを反応させるＣＶＤ法により形成された第２の絶縁膜が形成されている。この第２の絶縁膜は埋め込み性がよいため、半導体素子の相互間が狭くなっても、この相互間に十分に埋め込まれる。

また、第２の絶縁膜上に第３の絶縁膜を形成し、この第３の絶縁膜を層間絶縁膜の表層としたため、層間絶縁膜の表面をＣＭＰ法により平坦化しても、ＣＭＰ研磨時に、第２の絶縁膜が水分を吸収することを抑制できる。これにより、接続孔の底面において半導体素子の表面が、水分により変質することが抑制される。

第１の絶縁膜は、半導体素子を水分から保護するバリア膜であるのが好ましい。第２の絶縁膜を形成するときには水分が生成することがある。また、第２の絶縁膜を加熱して水分を脱ガスことがある。しかし、半導体素子は、第１の絶縁膜によって水分から保護されている。従って、半導体素子が水分から受ける悪影響を少なくすることができる。第１の絶縁膜は、例えば窒化シリコン膜である。

第３の絶縁膜は、例えば酸化シリコン膜又は窒化シリコン膜である。このようにすると、半導体素子上に形成された絶縁膜の表層をＣＭＰ法により平坦化しても、第２の層間絶縁膜が水分を再吸収することを防止できる。また、半導体装置がウェット処理される場合においても、第２の層間絶縁膜が水分を再吸収することを防止できる。このため、第２の絶縁膜の結晶性をよくすることができる。第３の絶縁膜は、例えばプラズマＣＶＤ法により形成される。半導体基板上に位置する第２の絶縁膜の上面が、半導体素子上面より、１０ｎｍ以上３００ｎｍ以下ほど高くしてもよい。

本発明に係る他の半導体装置は、
半導体基板に形成された半導体素子と、
前記半導体素子上及び前記半導体基板上に位置し、Ｏ_３とＴＥＯＳを反応させるＣＶＤ法により形成された第１の絶縁膜と、
前記第１の絶縁膜上に形成され、表面がＣＭＰ法により平坦化された第２の絶縁膜と、
前記第１及び第２の絶縁膜に形成され、前記半導体素子上に位置する接続孔と、
前記接続孔に埋め込まれた導電体と、
を具備する。

本発明に係る他の半導体装置は、
半導体基板に形成された半導体素子と、
前記半導体素子上及び前記半導体基板上に位置し、Ｏ_３とＴＥＯＳを反応させるＣＶＤ法により形成された層間絶縁膜と、
前記層間絶縁膜に形成され、前記半導体素子上に位置する接続孔と、
前記接続孔に埋め込まれた導電体と、
前記層間絶縁膜上に形成され、前記導電体を介して前記半導体素子に接続する配線と、
を具備する。

上記した各半導体装置において、半導体素子が、表層にシリサイドを有する電極を具備している場合、接続孔は、シリサイド上に位置している。

本発明に係る他の半導体装置は、
第１の絶縁膜上に形成された第１の導電層と、
前記絶縁膜上及び前記第１の導電層上に形成された第２の絶縁膜と、
前記第２の絶縁膜上に位置し、Ｏ_３とＴＥＯＳを反応させるＣＶＤ法により形成された第３の絶縁膜と、
前記第３の絶縁膜上に形成され、ＣＭＰ法により平坦化された第４の絶縁膜と、
前記第２乃至第４の絶縁膜に形成され、前記第１の導電層上に位置する接続孔と、
前記接続孔に埋め込まれた導電体と、
を具備する。
第１及び第２の導電層は、例えば配線又はパッドである。

本発明に係る半導体装置の製造方法は、
半導体基板に半導体素子を形成する工程と、
前記半導体素子上及び前記半導体基板上に第１の絶縁膜を形成する工程と、
前記第１の絶縁膜上に、第２の絶縁膜を、Ｏ_３とＴＥＯＳを反応させるＣＶＤ法により形成する工程と、
前記第１及び第２の絶縁膜を加熱処理する工程と、
前記第２の絶縁膜上に第３の絶縁膜を形成する工程と、
前記第３の絶縁膜の表面を、ＣＭＰ法を用いて平坦化する工程と、
前記第１乃至第３の絶縁膜に、前記半導体素子上に位置する接続孔を形成する工程と、
前記接続孔に導電体を埋め込む工程と、
を具備する。

接続孔を形成する工程の後、かつ、接続孔に導電体を埋め込む工程の前に、第第１乃至第３の絶縁膜を加熱処理する工程をさらに具備してもよい。

本発明に係る他の半導体装置の製造方法は、
半導体基板に半導体素子を形成する工程と、
前記半導体素子上及び前記半導体基板上に、第1の絶縁膜を、Ｏ_３とＴＥＯＳを反応させるＣＶＤ法により形成する工程と、
前記第１の絶縁膜を加熱する工程と、
前記第1の絶縁膜上に第２の絶縁膜を形成する工程と、
前記第２の絶縁膜の表面を、ＣＭＰ法により平坦化する工程と、
前記第１及び第２の絶縁膜に、前記半導体素子上に位置する接続孔を形成する工程と、
前記接続孔に導電体を埋め込む工程と、
を具備する。

本発明に係る他の半導体装置の製造方法は、
半導体基板に半導体素子を形成する工程と、
前記半導体素子上及び前記半導体基板上に、絶縁膜を、Ｏ_３とＴＥＯＳを反応させるＣＶＤ法により形成する工程と、
前記絶縁膜に、前記半導体素子上に位置する接続孔を形成する工程と、
前記接続孔に導電体を埋め込む工程と、
を具備する。

本発明に係る他の半導体装置の製造方法は、
絶縁膜上に第１の導電層を形成する工程と、
前記絶縁膜上及び前記第１の導電層上に、第２の絶縁膜を、Ｏ_３とＴＥＯＳを反応させるＣＶＤ法により形成する工程と、
前記第２の絶縁膜を加熱する工程と、
前記第２の絶縁膜上に第３の絶縁膜を形成する工程と、
前記第３の絶縁膜の表面を、ＣＭＰ法により平坦化する工程と、
前記第２及び第３の絶縁膜に、前記第１の導電層上に位置する接続孔を形成する工程と、
前記接続孔に導電体を埋め込む工程と、
を具備する。

発明を実施するための形態

以下、図面を参照して本発明の実施形態について説明する。図１、図２及び図３の各図は、第１の実施形態に係る半導体装置を製造する方法を説明するための断面図である。
まず、図１（Ａ）に示すように、シリコン基板１に溝を形成し、この溝に酸化シリコンからなる素子分離膜２を埋め込む。これにより、複数の素子形成領域は、トレンチアイソレーション法により相互に分離される。

次いで、シリコン基板１を熱酸化する。これにより、素子形成領域に位置するシリコン基板１の表面には、ゲート酸化膜３が形成される。次いで、ゲート酸化膜３を含む全面上にポリシリコン膜を堆積し、このポリシリコン膜をパターニングする。これにより、ゲート酸化膜３上にはゲート電極４が形成される。そして、素子分離膜２及びゲート電極４をマスクとして、シリコン基板１に不純物イオンを注入する。これにより、素子形成領域に位置するシリコン基板１には、低濃度不純物領域６ａ，６ｂが形成される。

次いで、ゲート酸化膜３のうちゲート電極４に被覆されていない部分を、エッチングにより除去する。次いで、ゲート電極４上を含む全面上に酸化シリコン膜を形成し、この酸化シリコン膜をエッチバックする。これにより、ゲート電極４の側壁にはサイドウォール５が形成される。次いで、ゲート電極４及びサイドウォール５をマスクとして、シリコン基板１に不純物イオンを注入する。これにより、シリコン基板１には、ソース及びドレインとなる不純物領域７ａ，７ｂが形成される。

次いで、不純物領域７ａ，７ｂ及びゲート電極４を含む全面上にチタン膜を堆積し、その後、熱処理を行う。これにより、不純物領域７ａ，７ｂ上、及びゲート電極４上それぞれには、チタンシリサイド膜８ａ，８ｂ，４ａが自己整合的に形成される。その後、チタン膜のうちシリサイド化されなかった部分（例えば素子分離膜２上及びサイドウォール５上の部分）をエッチングにより除去する。
このようにして、素子形成領域にはトランジスタが形成される。なお、図示していないが、この状態において、複数の素子形成領域それぞれには、トランジスタが形成されている。

次いで、図１（Ｂ）に示すように、トランジスタ上を含む全面上に窒化シリコン膜９ａを形成する。窒化シリコン膜９ａは、例えばＳｉＨ_４、ＮＨ_３及びＮ_２を原料ガスとしたプラズマＣＶＤ法により形成される。窒化シリコン膜９ａの厚さは、例えば３０ｎｍ以上１００ｎｍ以下である。なお、窒化シリコン膜９ａは、下層を水分から保護するバリア膜として形成される。水分が透過しにくく、バリア膜として機能する膜であれば、窒化シリコン膜以外の膜を用いてもよい。

次いで、窒化シリコン膜９ａ上にＯ_３−ＴＥＯＳ膜９ｂを形成する。Ｏ_３−ＴＥＯＳ膜９ｂは酸化シリコンを主成分とする絶縁膜であり、Ｏ_３とＴＥＯＳ（tetraethylorthosilicate）を反応させる熱ＣＶＤ法により形成される。Ｏ_３−ＴＥＯＳ膜９ｂの厚さは、埋め込み性が悪い部分（例えばトランジスタのゲート電極４の相互間）が十分に埋まる程度の厚さである。Ｏ_３−ＴＥＯＳ膜９ｂは埋め込み性がよいため、トランジスタの相互間隔が狭くても、十分にトランジスタの相互間に埋め込まれる。Ｏ_３−ＴＥＯＳ膜９ｂの厚さは、例えば１５０ｎｍであるが、シリコン基板１上に位置する部分の上面が、ゲート電極４の上面より、１０ｎｍ以上３００ｎｍ以下ほど高くなるように形成されてもよい。

なお、窒化シリコン膜９ａ上にＯ_３−ＴＥＯＳ膜９ｂを形成することにより、Ｏ_３−ＴＥＯＳ膜９ｂを緻密化することができる。また、Ｏ_３−ＴＥＯＳ膜９ｂ形成時に水分が生成するが、窒化シリコン膜９ａでトランジスタを被覆しているため、生成した水分がトランジスタに悪影響を与えることを抑制できる。ただし、形成直後の状態において、Ｏ_３−ＴＥＯＳ膜９ｂは水分を含んでいる。

次いで、Ｏ_３−ＴＥＯＳ膜９ｂを含む半導体装置の全体を、熱処理する。これにより、Ｏ_３−ＴＥＯＳ膜９ｂに含まれる水分は外部に放出される。なお、熱処理は、例えばシリコン基板１の底面が４５０℃となる状態を、２０分ほど維持することで行われる。このとき、Ｏ_３−ＴＥＯＳ膜９ｂとトランジスタの間には、水分のバリア膜として機能する窒化シリコン膜９ａが形成されているため、放出された水分がトランジスタに悪影響を与えることを抑制できる。

次いで、図１（Ｃ）に示すように、Ｏ_３−ＴＥＯＳ膜９ｂ上に酸化シリコン膜９ｃを形成する。酸化シリコン膜９ｃは、例えばＴＥＯＳとＯ_２を原料ガスとしたプラズマＣＶＤ法により形成され、その膜厚は、例えば１４００〜１５００ｎｍである。酸化シリコン膜９ｃが形成されることにより、後の工程（例えばＣＭＰ工程、又は説明していない複数のウェット処理工程それぞれ）においてＯ_３−ＴＥＯＳ膜９ｂが水分を再吸収することを抑制できる。
このようにして、窒化シリコン膜９ａ、Ｏ_３−ＴＥＯＳ膜９ｂ及び酸化シリコン膜９ｃをこの順に積層した第１の層間絶縁膜９が形成される。

次いで、図２（Ａ）に示すように、第１の層間絶縁膜９の上層である酸化シリコン膜９ｃの表面を、ＣＭＰ法により研磨し、平坦化する。ＣＭＰ法において第１の層間絶縁膜９の表面は水に晒される。しかし、第１の層間絶縁膜９の表層は酸化シリコン膜９ｃであり、その下にＯ_３−ＴＥＯＳ膜９ｂ上が形成されているため、平坦化の工程において、Ｏ_３−ＴＥＯＳ膜９ｂが水分を再吸収することを抑制できる。

次いで、図２（Ｂ）に示すように、第１の層間絶縁膜９上にフォトレジスト膜（図示せず）を塗布し、このフォトレジスト膜を露光及び現像する。これにより、第１の層間絶縁膜９上にはレジストパターンが形成される。次いで、このレジストパターンをマスクとして第１の層間絶縁膜９の酸化シリコン膜９ｃ及びＯ_３−ＴＥＯＳ膜９ｂをエッチングし、さらに窒化シリコン膜９ａをエッチングする。これにより、第１の層間絶縁膜９には、不純物領域７ａ，７ｂそれぞれの上に位置するコンタクトホール１０ａ，１０ｂが形成される。また、ゲート電極４上に位置するコンタクトホール（図示せず）も同時に形成される。

このとき、Ｏ_３−ＴＥＯＳ膜９ｂに水分が含まれていると、この水分と、コンタクトホールの底部に位置するチタンシリサイド膜４ａ，８ａ，８ｂとが反応し、チタンシリサイド膜それぞれの表面に絶縁層が形成される。これに対し、本実施形態では、Ｏ_３−ＴＥＯＳ膜９ｂを形成した後にＯ_３−ＴＥＯＳ膜９ｂを加熱処理することにより、水分を放出させ、さらに、ＣＭＰにおいてＯ_３−ＴＥＯＳ膜９ｂには水分が再吸収されていない。このため、チタンシリサイド膜４ａ，８ａ，８ｂの表面に絶縁層が形成されることを抑制できる。その後、レジストパターンを除去する。

次いで、図２（Ｃ）に示すように、コンタクトホールそれぞれの中、及び第１の層間絶縁膜９上に、バリアメタルとなるＴｉ膜及びＴｉＮ膜を、スパッタリング法を用いて連続堆積し、更にその上に、タングステン（Ｗ）膜を堆積する。次いで、第１の層間絶縁膜９上のタングステン膜、ＴｉＮ膜及びＴｉ膜を、ＣＭＰ（Chemical Mechanical Polishing）法又はエッチバックにより除去する。これにより、コンタクトホール１０ａ，１０ｂそれぞれにはＷプラグ１１ａ，１１ｂが埋め込まれる。また、ゲート電極４上に位置するコンタクトホールにもＷプラグ（図示せず）が埋め込まれる。

上述したように、本実施形態では、チタンシリサイド膜４ａ，８ａ，８ｂの表面に絶縁層が形成されることを抑制できる。このため、チタンシリサイド膜４ａ，８ａ，８ｂそれぞれとＷプラグの間の抵抗を低い状態に維持することができる。

次いで、Ｗプラグそれぞれの上及び第１の層間絶縁膜上を含む全面上に導電膜を形成する。この導電膜は、例えば、バリア膜であるＴｉＮ膜、Ａｌ合金膜、ならびに反射防止膜であるＴｉ膜及びＴｉＮ膜を、この順に積層した積層膜である。次いで、この導電膜の上にフォトレジスト膜（図示せず）を塗布し、このフォトレジスト膜を露光及び現像する。これにより、導電膜の上にはレジストパターンが形成される。次いで、このレジストパターンをマスクとして導電膜をエッチングする。これにより、第１の層間絶縁膜上には、Ａｌ合金配線１２ａ，１２ｂ，１２ｃが形成される。Ａｌ合金配線１２ａ，１２ｂそれぞれはＷプラグ１１ａ，１１ｂに接続し、Ａｌ合金配線１２ｃはゲート電極４上のＷプラグに接続する。
その後、レジストパターンを除去する。

次いで、図３（Ａ）に示すように、Ａｌ合金配線１２ａ〜１２ｃそれぞれの上及び第１の層間絶縁膜９上に、窒化シリコン膜１３ａを形成する。窒化シリコン膜１３ａの形成方法は窒化シリコン膜９ａの形成方法と略同一である。窒化シリコン膜１３ａの厚さは、例えば３０ｎｍ以上１００ｎｍ以下である。なお、窒化シリコン膜１３ａは、下層を水分から保護するバリア膜として形成される。水分が透過しにくく、バリア膜として機能する膜であれば、窒化シリコン膜以外の膜を用いてもよい。

次いで、窒化シリコン膜１３ａ上にＯ_３−ＴＥＯＳ膜１３ｂを形成する。Ｏ_３−ＴＥＯＳ膜１３ｂの形成方法はＯ_３−ＴＥＯＳ膜９ｂの形成方法と略同一である。Ｏ_３−ＴＥＯＳ膜１３ｂの厚さは、埋め込み性が悪い部分（例えばＡｌ合金配線の相互間）が、十分に埋まる程度の厚さである。Ｏ_３−ＴＥＯＳ膜１３ｂは埋め込み性がよいため、Ａｌ合金配線１２ａ〜１２ｃの相互間隔が狭くても、十分にＡｌ合金配線の相互間に埋め込まれる。Ｏ_３−ＴＥＯＳ膜１３ｂは、例えば厚さが１５０ｎｍであるが、第１の層間絶縁膜９上に位置する部分の上面が、Ａｌ合金配線１２ａ〜１２ｃの上面より、１０ｎｍ以上３００ｎｍ以下ほど高くなるように形成されてもよい。なお、Ｏ_３−ＴＥＯＳ膜１３ｂを形成する際に水分が生成するが、Ｏ_３−ＴＥＯＳ膜１３ｂの下には、窒化シリコン膜１３ａが形成されているため、生成した水分が下層（例えばＡｌ合金配線１２ａ〜１２ｃなど）に与える悪影響が抑制される。

次いで、Ｏ_３−ＴＥＯＳ膜１３ｂを含む半導体装置の全体を、熱処理する。このとき、熱処理の温度を、Ａｌ合金配線１２ａ〜１２ｃが溶融しない程度にする。この熱処理により、Ｏ_３−ＴＥＯＳ膜１３ｂに含まれる水分は外部に放出される。このとき、Ｏ_３−ＴＥＯＳ膜１３ｂの下には窒化シリコン膜１３ａが形成されているため、放出された水分が下層（例えばＡｌ合金配線１２ａ〜１２ｃなど）に与える悪影響が抑制される。

次いで、Ｏ_３−ＴＥＯＳ膜１３ｂ上に、酸化シリコン膜１３ｃを形成する。酸化シリコン膜１３ｃの形成方法は酸化シリコン膜９ｃの形成方法と略同一であり、その膜厚は、例えば１４００〜１５００ｎｍである。酸化シリコン膜１３ｃが形成されることにより、後のＣＭＰ工程や説明しないウェット処理工程でＯ_３−ＴＥＯＳ膜１３ｂが水分を再吸収することが抑制される。
このようにして、窒化シリコン膜１３ａ、Ｏ_３−ＴＥＯＳ膜１３ｂ、酸化シリコン膜１３ｃをこの順に積層した第２の層間絶縁膜１３が形成される。

次いで、第２の層間絶縁膜１３の上層である酸化シリコン膜１３ｃの表面を、ＣＭＰ法により研磨し、平坦化する。ＣＭＰ法において酸化シリコン膜１３ｃの表面は水に晒される。しかし、Ｏ_３−ＴＥＯＳ膜１３ｂ上には酸化シリコン膜１３ｃが形成されているため、平坦化の工程において、Ｏ_３−ＴＥＯＳ膜１３ｂが水分を再吸収することを抑制できる。

次いで、図３（Ｂ）に示すように、第２の層間絶縁膜１３上にフォトレジスト膜（図示せず）を塗布し、このフォトレジスト膜を露光及び現像する。これにより、第２の層間絶縁膜１３上にはレジストパターンが形成される。次いで、このレジストパターンをマスクとして第２の層間絶縁膜１３をエッチングする。これにより、第２の層間絶縁膜１３には、Ａｌ合金配線１２ａ，１２ｂそれぞれの上に位置するビアホール１４ａ，１４ｂが形成される。

このとき、Ｏ_３−ＴＥＯＳ膜１３ｂに水分が含まれていると、ビアホール１４ａ，１４ｂの底部に位置するＡｌ合金配線１２ａ，１２ｂの表面が変質する可能性もある。これに対し、本実施形態では、Ｏ_３−ＴＥＯＳ膜１３ｂを形成した後にＯ_３−ＴＥＯＳ膜１３ｂが加熱されて水分が外部に放出されている。また、ＣＭＰにおいてＯ_３−ＴＥＯＳ膜１３ｂには水分が再吸収されていない。従って、Ａｌ合金配線１２ａ，１２ｂの表面が変質することを抑制できる。
その後、レジストパターンを除去する。

次いで、図３（Ｃ）に示すように、ビアホール１４ａ，１４ｂそれぞれの中、及び第２の層間絶縁膜１３上に、バリアメタルとなるＴｉ膜及びＴｉＮ膜を、スパッタリング法を用いて連続堆積し、更にその上に、タングステン（Ｗ）膜を堆積する。次いで、第２の層間絶縁膜１３上のタングステン膜、ＴｉＮ膜及びＴｉ膜を、ＣＭＰ（Chemical Mechanical Polishing）法又はエッチバックにより除去する。これにより、ビアホール１４ａ，１４ｂそれぞれにはＷプラグ１５ａ，１５ｂが埋め込まれる。

上述したように、本実施形態では、Ａｌ合金配線１２ａ，１２ｂの表面が変質することを抑制できる。このため、Ｗプラグ１５ａ，１５ｂとＡｌ合金配線１２ａ，１２ｂの間の抵抗を低い状態に維持することができる。

次いで、Ｗプラグ１５ａ，１５ｂそれぞれの上及び第２の層間絶縁膜１３上を含む全面上に、導電膜を形成する。この導電膜は、例えば、バリア膜であるＴｉＮ膜、Ａｌ合金膜、ならびに反射防止膜であるＴｉ膜及びＴｉＮ膜を、この順に積層した積層膜である。次いで、この導電膜の上にフォトレジスト膜（図示せず）を塗布し、このフォトレジスト膜を露光及び現像する。これにより、導電膜の上にはレジストパターンが形成される。次いで、このレジストパターンをマスクとして導電膜をエッチングする。これにより、第２の層間絶縁膜１３上には、Ｗプラグ１５ａに接続するＡｌ合金配線１６ａ、及びＷプラグ１５ｂに接続するＡｌ合金配線１６ｂが形成される。
その後、レジストパターンを除去する。

以上、本実施形態によれば、トランジスタ上の第１の層間絶縁膜９において、下層にＯ_３−ＴＥＯＳ膜９ｂを用いたため、トランジスタの相互間が狭くなっても、この相互間に第１の層間絶縁膜９を埋め込むことができる。また、Ｏ_３−ＴＥＯＳ膜９ｂの下地膜として窒化シリコン膜９ａを形成したため、Ｏ_３−ＴＥＯＳ膜９ｂを緻密化できると共に、Ｏ_３−ＴＥＯＳ膜９ｂを形成するときに生成する水分、及びＯ_３−ＴＥＯＳ膜９ｂから放出された水分それぞれがトランジスタに与える影響を、小さくすることができる。

また、Ｏ_３−ＴＥＯＳ膜９ｂを熱処理して水分を放出させた後、Ｏ_３−ＴＥＯＳ膜９ｂ上に、第１の層間絶縁膜９の上層である酸化シリコン膜９ｃを形成したため、第１の層間絶縁膜９の表面をＣＭＰ処理するときに、Ｏ_３−ＴＥＯＳ膜９ｂが水分を再吸収することを抑制できる。従って、第１の層間絶縁膜９にコンタクトホール１０ａ，１０ｂを形成するときに、チタンシリサイド膜４ａ，８ａ，８ｂの表面に絶縁層が形成されることを抑制できる。このため、コンタクトホール１０ａ，１０ｂ内のＷプラグ１１ａ，１１ｂと、チタンシリサイド膜８ａ，８ｂとの間の抵抗を、低い状態に維持することができる。

また、第２の層間絶縁膜１３において、下層としてＯ_３−ＴＥＯＳ膜１３ｂを用いたため、Ａｌ合金配線１２ａ，１２ｂの相互間が狭くなっても、第２の層間絶縁膜１３をトランジスタの相互間に埋め込むことができる。
また、Ｏ_３−ＴＥＯＳ膜１３ｂを熱処理した後、第２の層間絶縁膜１３の上層である酸化シリコン膜１３ｃを形成している。このため、第２の層間絶縁膜１３にビアホール１４ａ，１４ｂを形成するときに、Ａｌ合金配線１２ａ，１２ｂの表面が変質することを抑制できる。従って、ビアホール１４ａ，１４ｂ内のＷプラグ１５ａ，１５ｂとＡｌ合金配線１２ａ，１２ｂとの間の抵抗を、低い状態に維持することができる。

なお、第１の層間絶縁膜９にコンタクトホールを形成した後、Ｗプラグのバリア層であるＴｉ膜及びＴｉＮ膜を形成する前に、第１の層間絶縁膜９を含む半導体装置の全体を熱処理することにより、再度Ｏ_３−ＴＥＯＳ膜９ｂから水分を除去させてもよい。このようにすると、Ｏ_３−ＴＥＯＳ膜９ｂを形成した直後に行う熱処理の温度を低くしても（例えば４００℃）、また短時間化しても、Ｏ_３−ＴＥＯＳ膜９ｂ内の水分を十分に外部に放出させることができる。

図４は、本発明の第２の実施形態に係る半導体装置を製造する方法を説明するための断面図である。本実施形態は、トランジスタ上の第１及び第２の層間絶縁膜９，１３それぞれに、下地膜としての窒化シリコン膜９ａ，１３ａが形成されていない点を除けば、第１の実施形態と同一である。

まず、図４（Ａ）に示すように、シリコン基板１に素子分離膜２を形成し、さらに、ゲート酸化膜３、ゲート電極４、低濃度不純物領域６ａ，６ｂ、サイドウォール５、不純物領域７ａ，７ｂ、チタンシリサイド膜４ａ，８ａ，８ｂを形成する。これにより、シリコン基板１にトランジスタが形成される。このトランジスタの形成方法は第１の実施形態と同一である。

次いで、トランジスタ上を含む全面上に、Ｏ_３−ＴＥＯＳ膜９ｂを形成する。Ｏ_３−ＴＥＯＳ膜９ｂの厚さは、埋め込み性が悪い部分（例えばトランジスタのゲート電極４の相互間）が十分に埋まる程度の厚さである。Ｏ_３−ＴＥＯＳ膜９ｂは埋め込み性がよいため、トランジスタの相互間隔が狭くても、十分にトランジスタの相互間に埋め込まれる。Ｏ_３−ＴＥＯＳ膜９ｂの厚さは、例えば１５０ｎｍであるが、シリコン基板１上に位置する部分の上面が、ゲート電極４の上面より、１０ｎｍ以上３００ｎｍ以下ほど高くなるように形成されてもよい。なお、Ｏ_３−ＴＥＯＳ膜９ｂの形成方法は第１の実施形態と同一である。

その後、Ｏ_３−ＴＥＯＳ膜９ｂを熱処理し、水分を外部に放出させる。次いで、酸化シリコン膜９ｃを、第１の実施形態と同一の方法で形成し、さらに酸化シリコン膜９ｃの表層をＣＭＰ法で平坦化する。このようにして、Ｏ_３−ＴＥＯＳ膜９ｂ及び酸化シリコン膜９ｃからなる第１の層間絶縁膜９が形成される。

次いで、図４（Ｂ）に示すように、コンタクトホール１０ａ，１０ｂ、ゲート電極４上に位置するコンタクトホール（図示せず）、Ｗプラグ１１ａ，１１ｂ、ゲート電極上のコンタクトホールに埋め込まれたＷプラグ（図示せず）、Ａｌ合金配線１２ａ，１２ｂ，１２ｃそれぞれを形成する。これらの形成方法は第１の実施形態と同一である。

このとき、第１の実施形態と同様に、コンタクトホール１０ａ，１０ｂを形成するときにチタンシリサイド膜８ａ，８ｂ、４ａの表面に絶縁層が形成されないため、これらチタンシリサイド膜とＷプラグとの間の抵抗は低いままである。

次いで、図４（Ｃ）に示すように、Ｏ_３−ＴＥＯＳ膜１３ｂ及び酸化シリコン膜１３ｃからなる第２の層間絶縁膜１３を形成する。次いで、ビアホール１４ａ，１４ｂ、Ｗプラグ１５ａ，１５ｂ、Ａｌ合金配線１６ａ，１６ｂそれぞれを形成する。これらの形成方法も第１の実施形態と同一である。

このとき、第１の実施形態と同様に、Ａｌ合金配線１２ａ〜１２ｃ相互間の間隔が狭くても、これらの相互間には第２の層間絶縁膜１３が十分に埋め込まれる。また、ビアホール１４ａ，１４ｂを形成するときにＡｌ合金配線１２ａ，１２ｂの表面が変質しないため、これらＡｌ合金配線１２ａ，１２ｂとＷプラグ１５ａ，１５ｂとの間の抵抗は低いままである。

以上、第２の実施形態によれば、トランジスタの相互間が狭くなっても、第１の層間絶縁膜９をトランジスタの相互間に埋め込むことができる。また、コンタクトホール１０ａ，１０ｂ内のＷプラグ１１ａ，１１ｂと、チタンシリサイド膜８ａ，８ｂとの間の抵抗を、低い状態に維持することができる。
また、Ａｌ合金配線１２ａ，１２ｂの相互間が狭くなっても、第２の層間絶縁膜１３をＡｌ合金配線１２ａ，１２ｂの相互間に埋め込むことができる。さらに、ビアホール１４ａ，１４ｂ内のＷプラグ１５ａ，１５ｂとＡｌ合金配線１２ａ，１２ｂとの間の抵抗を、低い状態に維持することができる。

図５は、第３の実施形態に係る半導体装置を製造する方法を説明するための断面図である。本実施形態は、第１の層間絶縁膜９、第２の層間絶縁膜１３それぞれが、Ｏ_３−ＴＥＯＳ膜９ｂ，１３ａの一層構造になっている点を除けば、第１の実施形態と同一である。

まず、図５（Ａ）に示すように、シリコン基板１に素子分離膜２を形成し、さらに、ゲート酸化膜３、ゲート電極４、低濃度不純物領域６ａ，６ｂ、サイドウォール５、不純物領域７ａ，７ｂ、チタンシリサイド膜４ａ，８ａ，８ｂを形成する。これにより、シリコン基板１にトランジスタが形成される。このトランジスタの形成方法は第１の実施形態と同一である。

次いで、トランジスタ上を含む全面上に、第１の層間絶縁膜９としてＯ_３−ＴＥＯＳ膜９ｂを形成する。本実施形態において、Ｏ_３−ＴＥＯＳ膜９ｂの厚さは、層間絶縁膜として機能させるために十分な厚さ（例えば１５００ｎｍ〜１７００ｎｍ）にする。Ｏ_３−ＴＥＯＳ膜９ｂは埋め込み性がよいため、トランジスタの相互間隔が狭くても、十分にトランジスタの相互間に埋め込まれる。なお、Ｏ_３−ＴＥＯＳ膜９ｂの形成方法は第１の実施形態と同一である。
次いで、Ｏ_３−ＴＥＯＳ膜９ｂを熱処理して水分を放出させた後、ＣＭＰ法によりＯ_３−ＴＥＯＳ膜９ｂの表面を平坦化する。

次いで、図５（Ｂ）に示すように、コンタクトホール１０ａ，１０ｂ、ゲート電極４上に位置するコンタクトホール（図示せず）、Ｗプラグ１１ａ，１１ｂ、ゲート電極上のコンタクトホールに埋め込まれたＷプラグ（図示せず）、Ａｌ合金配線１２ａ，１２ｂ，１２ｃそれぞれを形成する。これらの形成方法は第１の実施形態と同一である。

次いで、図５（Ｃ）に示すように、第２の層間絶縁膜１３としてＯ_３−ＴＥＯＳ膜１３ｂを形成する。本実施形態において、Ｏ_３−ＴＥＯＳ膜１３ｂの厚さは、層間絶縁膜として機能させるために十分な厚さにする。Ｏ_３−ＴＥＯＳ膜１３ｂは埋め込み性がよいため、Ａｌ合金配線１２ａ〜１２ｃの相互間隔が狭くても、十分にＡｌ合金配線の相互間に埋め込まれる。なお、Ｏ_３−ＴＥＯＳ膜１３ｂの形成方法は第１の実施形態と同一である。
次いで、ビアホール１４ａ，１４ｂ、Ｗプラグ１５ａ，１５ｂ、Ａｌ合金配線１６ａ，１６ｂそれぞれを形成する。これらの形成方法も第１の実施形態と同一である。

以上、第３の実施形態によれば、トランジスタの相互間が狭くなっても、第１の層間絶縁膜９をトランジスタの相互間に埋め込むことができる。また、Ａｌ合金配線１２ａ，１２ｂの相互間が狭くなっても、第２の層間絶縁膜１３をＡｌ合金配線１２ａ，１２ｂの相互間に埋め込むことができる。

尚、本発明は上述した実施形態に限定されるものではなく、本発明の主旨を逸脱しない範囲内で種々変更して実施することが可能である。例えば、第１の実施形態において、第２の層間絶縁膜１３の下に、下地膜としての窒化シリコン膜を形成し、この窒化シリコン膜上にＯ_３−ＴＥＯＳ膜１３ｂを形成してもよい。また、チタンシリサイド膜の代わりにＣｏシリサイド膜やＮｉシリサイド膜を形成してもよい。

また、第１及び第２の実施形態において、第２の層間絶縁膜１３を構成するＯ_３−ＴＥＯＳ膜１３ｂの代わりに、ＳｉＨ_４とＯ_２を原料ガスに用いた高密度プラズマＣＶＤ法により形成される酸化シリコン膜を形成してもよい。この酸化シリコン膜を下層に用いても、第２の層間絶縁膜１３をＡｌ合金配線１２ａ，１２ｂの相互間に埋め込むことができる。また、第１及び第２の実施形態において、酸化シリコン膜９ｃ，１３ｃそれぞれの代わりに、窒化シリコン膜９ａと同様の工程により窒化シリコン膜を形成しても、同様の効果を得ることができる。

また、上記した各実施形態において、Ａｌ合金配線１２ａ〜１２ｃ，１６ａ，１６ｂそれぞれの代わりに、Ｃｕ合金配線をダマシン法により形成してもよい。
また、各コンタクトホール及び各ビアホールにＷプラグを埋め込まずに、これらコンタクトホール及びビアホールの中及び層間絶縁膜上に、Ａｌ合金配線となる積層膜を形成してもよい。この場合、Ａｌ合金配線は、一部がコンタクトホール及びビアホールに埋め込まれることにより、トランジスタや下層のＡｌ合金配線に接続される。

（Ａ）は第１の実施形態に係る半導体装置を製造する方法を説明するための断面図、（Ｂ）は（Ａ）の次の工程を説明するための断面図、（Ｃ）は（Ｂ）の次の工程を説明するための断面図。 （Ａ）は図１（Ｃ）の次の工程を説明するための断面図、（Ｂ）は（Ａ）の次の工程を説明するための断面図、（Ｃ）は（Ｂ）の次の工程を説明するための断面図。 （Ａ）は図２（Ｃ）の次の工程を説明するための断面図、（Ｂ）は（Ａ）の次の工程を説明するための断面図、（Ｃ）は（Ｂ）の次の工程を説明するための断面図。 （Ａ）は第２の実施形態に係る半導体装置を製造する方法を説明するための断面図、（Ｂ）は（Ａ）の次の工程を説明するための断面図、（Ｃ）は（Ｂ）の次の工程を説明するための断面図。 （Ａ）は第３の実施形態に係る半導体装置を製造する方法を説明するための断面図、（Ｂ）は（Ａ）の次の工程を説明するための断面図、（Ｃ）は（Ｂ）の次の工程を説明するための断面図。 （Ａ）は従来の半導体装置を製造する方法を説明するための断面図、（Ｂ）は（Ａ）の次の工程を説明するための断面図。

符号の説明

１，１０１…シリコン基板、２，１０２…素子分離膜、３，１０３…ゲート酸化膜、４，１０４…ゲート電極、４ａ，１０４ａ，８ａ，８ｂ，１０８ａ，１０８ｂ…チタンシリサイド膜、５，１０５…サイドウォール、６ａ，６ｂ，１０６ａ，１０６ｂ…低濃度不純物領域、７ａ，７ｂ，１０７ａ，１０７ｂ…不純物領域、９…第１の層間絶縁膜、９ａ、１３ａ…窒化シリコン膜、９ｂ，１３ｂ…Ｏ_３−ＴＥＯＳ膜、９ｃ，１３ｃ…酸化シリコン膜、１０ａ，１０ｂ，１０９ａ，１０９ｂ…コンタクトホール、１１ａ，１１ｂ，１５ａ，１５ｂ，１１０ａ，１１０ｂ…Ｗプラグ、１２ａ，１２ｂ，１２ｃ，１６ａ，１６ｂ，１１１ａ，１１１ｂ，１１１ｃ…Ａｌ合金配線、１３…第２の層間絶縁膜、１４ａ，１４ｂ…ビアホール、１０９…層間絶縁膜

Claims (15)

1. 半導体基板に形成された半導体素子と、
   前記半導体素子上及び前記半導体基板上に形成された第１の絶縁膜と、
   前記第１の絶縁膜上に位置し、Ｏ_３とＴＥＯＳを反応させるＣＶＤ法により形成された第２の絶縁膜と、
   前記第２の絶縁膜上に形成され、表面がＣＭＰ法により平坦化された第３の絶縁膜と、
   前記第１乃至第３の絶縁膜に形成され、前記半導体素子上に位置する接続孔と、
   前記接続孔に埋め込まれた導電体と、
   を具備する半導体装置。
2. 前記第１の絶縁膜は、前記半導体素子を水分から保護するバリア膜である請求項１に記載の半導体装置。
3. 前記第１の絶縁膜は窒化シリコン膜である請求項２に記載の半導体装置。
4. 前記第３の絶縁膜は酸化シリコン膜又は窒化シリコン膜である請求項１〜３のいずれか一項に記載の半導体装置。
5. 前記第３の絶縁膜は、プラズマＣＶＤ法により形成されている請求項１〜４のいずれか一項に記載の半導体装置。
6. 前記半導体基板上に位置する前記第２の絶縁膜の上面が、前記半導体素子上面より、１０ｎｍ以上３００ｎｍ以下ほど高い請求項１〜５のいずれか一項に記載の半導体装置。
7. 半導体基板に形成された半導体素子と、
   前記半導体素子上及び前記半導体基板上に位置し、Ｏ_３とＴＥＯＳを反応させるＣＶＤ法により形成された第１の絶縁膜と、
   前記第１の絶縁膜上に形成され、表面がＣＭＰ法により平坦化された第２の絶縁膜と、
   前記第１及び第２の絶縁膜に形成され、前記半導体素子上に位置する接続孔と、
   前記接続孔に埋め込まれた導電体と、
   を具備する半導体装置。
8. 半導体基板に形成された半導体素子と、
   前記半導体素子上及び前記半導体基板上に位置し、Ｏ_３とＴＥＯＳを反応させるＣＶＤ法により形成された層間絶縁膜と、
   前記層間絶縁膜に形成され、前記半導体素子上に位置する接続孔と、
   前記接続孔に埋め込まれた導電体と、
   を具備する半導体装置。
9. 前記半導体素子は、表層にシリサイドを有する電極を具備しており、
   前記接続孔は、前記シリサイド上に位置している請求項１〜８のいずれか一項に記載の半導体装置。
10. 第１の絶縁膜上に形成された第１の導電層と、
    前記絶縁膜上及び前記第１の導電層上に形成された第２の絶縁膜と、
    前記第２の絶縁膜上に位置し、Ｏ_３とＴＥＯＳを反応させるＣＶＤ法により形成された第３の絶縁膜と、
    前記第３の絶縁膜上に形成され、ＣＭＰ法により平坦化された第４の絶縁膜と、
    前記第２乃至第４の絶縁膜に形成され、前記第１の導電層上に位置する接続孔と、
    前記接続孔に埋め込まれた導電体と、
    を具備する半導体装置。
11. 半導体基板に半導体素子を形成する工程と、
    前記半導体素子上及び前記半導体基板上に第１の絶縁膜を形成する工程と、
    前記第１の絶縁膜上に、第２の絶縁膜を、Ｏ_３とＴＥＯＳを反応させるＣＶＤ法により形成する工程と、
    前記第１及び第２の絶縁膜を加熱処理する工程と、
    前記第２の絶縁膜上に第３の絶縁膜を形成する工程と、
    前記第３の絶縁膜の表面を、ＣＭＰ法を用いて平坦化する工程と、
    前記第１乃至第３の絶縁膜に、前記半導体素子上に位置する接続孔を形成する工程と、
    前記接続孔に導電体を埋め込む工程と、
    を具備する半導体装置の製造方法。
12. 前記接続孔を形成する工程の後、かつ、前記接続孔に前記導電体を埋め込む工程の前に、前記第第１乃至第３の絶縁膜を加熱処理する工程をさらに具備する請求項１１に記載の半導体装置の製造方法。
13. 半導体基板に半導体素子を形成する工程と、
    前記半導体素子上及び前記半導体基板上に、第1の絶縁膜を、Ｏ_３とＴＥＯＳを反応させるＣＶＤ法により形成する工程と、
    前記第１の絶縁膜を加熱する工程と、
    前記第1の絶縁膜上に第２の絶縁膜を形成する工程と、
    前記第２の絶縁膜の表面を、ＣＭＰ法により平坦化する工程と、
    前記第１及び第２の絶縁膜に、前記半導体素子上に位置する接続孔を形成する工程と、
    前記接続孔に導電体を埋め込む工程と、
    を具備する半導体装置の製造方法。
14. 半導体基板に半導体素子を形成する工程と、
    前記半導体素子上及び前記半導体基板上に、絶縁膜を、Ｏ_３とＴＥＯＳを反応させるＣＶＤ法により形成する工程と、
    前記絶縁膜に、前記半導体素子上に位置する接続孔を形成する工程と、
    前記接続孔に導電体を埋め込む工程と、
    前記絶縁膜上に、前記導電体を介して前記半導体素子に接続する配線を形成する工程と
    を具備する半導体装置の製造方法。
15. 絶縁膜上に第１の導電層を形成する工程と、
    前記絶縁膜上及び前記第１の導電層上に、第２の絶縁膜を形成する工程と、
    前記第２の絶縁膜上に、第３の絶縁膜を、Ｏ_３とＴＥＯＳを反応させるＣＶＤ法により形成する工程と、
    前記第３の絶縁膜を加熱する工程と、
    前記第３の絶縁膜上に第４の絶縁膜を形成する工程と、
    前記第４の絶縁膜の表面を、ＣＭＰ法により平坦化する工程と、
    前記第２乃至第４の絶縁膜に、前記第１の導電層上に位置する接続孔を形成する工程と、
    前記接続孔に導電体を埋め込む工程と、
    を具備する半導体装置の製造方法。

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