JP5686056B2 - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法 Download PDFInfo
- Publication number
- JP5686056B2 JP5686056B2 JP2011147634A JP2011147634A JP5686056B2 JP 5686056 B2 JP5686056 B2 JP 5686056B2 JP 2011147634 A JP2011147634 A JP 2011147634A JP 2011147634 A JP2011147634 A JP 2011147634A JP 5686056 B2 JP5686056 B2 JP 5686056B2
- Authority
- JP
- Japan
- Prior art keywords
- film
- formation region
- semiconductor
- forming
- region
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Fee Related
Links
Images
Landscapes
- Semiconductor Memories (AREA)
- Non-Volatile Memory (AREA)
- Semiconductor Integrated Circuits (AREA)
Description
の酸化膜を下側のポリシリコン膜の上に形成する方法では、下側のポリシリコン膜表面のラフネスや酸化膜の膜質等によってリーク電流が発生することが知られている。また、燐を含むポリシリコン膜の表面は増速酸化し易いので、その上に単一の酸化膜を形成する場合には、酸化膜の厚さの制御が難しい。
実施形態の別の観点によれば、トランジスタ形成領域及びコンデンサ形成領域、メモリセル形成領域を有する半導体基板の上方に第1の半導体膜を形成する工程と、前記トランジスタ形成領域内の前記第1の半導体膜をエッチングする工程と、前記トランジスタ形成領域内の前記半導体基板の上方と前記コンデンサ形成領域及び前記メモリセル形成領域内の前記第1の半導体膜の上方に、第1酸化膜、窒化膜、第2酸化膜を順に積層し、複数層構造の第1の誘電体膜を形成する工程と、前記トランジスタ形成領域内の前記第1の誘電体膜の前記第2酸化膜、前記窒化膜をエッチングし、前記第1酸化膜を残す工程と、前記トランジスタ形成領域及び前記コンデンサ形成領域に開口部を有し、さらに前記メモリセル形成領域内の前記第1の誘電体膜を覆う形状を有するマスクを前記半導体基板の上方に形成する工程と、前記マスクの開口部を通して前記トランジスタ形成領域内の前記第1酸化膜と前記コンデンサ形成領域内の前記第1の誘電体膜の前記第2酸化膜をエッチングすることにより、前記コンデンサ形成領域内で薄層化された前記第1の誘電体膜を第2の誘電体膜として使用する工程と、前記マスクを除去する工程と、前記トランジスタ形成領域内の前記半導体基板の上に第1絶縁膜を形成する工程と、前記第1絶縁膜、前記第1の誘電体膜及び前記第2の誘電体膜の上に第2の半導体膜を形成する工程と、前記メモリセル形成領域において、前記第2の半導体膜、前記第1の誘電体膜及び前記第1の半導体膜をパターニングすることにより、前記第1の誘電体膜を挟むフローティングゲート電極とコントロールゲート電極を形成する工程と、前記コンデンサ形成領域において、前記第2の半導体膜、前記第2の誘電体膜及び前記第1の半導体膜をパターニングすることにより、前記第2の誘電体膜を挟む第1、第2の電極を有するコンデンサを形成する工程と、前記トランジスタ形成領域において前記第2の半導体膜をパターニングすることによりMOSトランジスタのゲート電極を形成する工程と、を有することを特徴とする半導体装置の製造方法が提供される。
発明の目的および利点は、請求の範囲に具体的に記載された構成要素および組み合わせによって実現され達成される。前述の一般的な説明および以下の詳細な説明は、典型例および説明のためのものであって、本発明を限定するためのものではない、と理解される。
このため、複数層構造誘電体膜の上側の酸化膜の除去のための独立したエッチング処理は不要になるので、コンデンサの誘電体膜として使用される複数層構造誘電体膜の面積当たりのコンデンサ容量を高めることが容易になる。しかも、半導体基板表面の酸化膜をエッチングする際に使用されるマスクを使用してメモリセル領域の複数層構造誘電体膜も覆うようにしている。従って、フラッシュメモリセルの2つの電極の間に挟まれる酸化膜/窒化膜/酸化膜の電気的特性を劣化させることはない。
n型不純物をイオン注入してもよい。
まず、第1ゲート絶縁膜25及びONO膜21の上にフォトレジストを塗布した後に、これを露光、現像することによりレジストパターン26を形成する。レジストパターン26は、シリコン基板1において、第2のn型MOSトランジスタ形成領域Vの上に開口部26aを有する一方、第1、第3のn型MOSトランジスタ形成領域IV、VI、メモリセルアレイ領域II、コンデンサ形成領域IIIを覆う形状を有する。
を約1nm〜3nmの厚さに形成する。その熱酸化によれば、第1、第2のn型MOSトランジスタ形成領域IV、V内のシリコン基板1表面も酸化されるので、シリコン酸化膜である第1、第2のゲート絶縁膜25、27の厚さが増加する。その増加量は、例えば約1nm〜3nmである。この場合、ONO膜21は殆ど酸化されない。
33aがサイドウォール41fにより覆われる。このオーバーエッチングにより、コンタクトホール33dの底の誘電体膜33c、即ちNO膜21aは除去される。
り形成し、そのカバー絶縁膜47により第1〜第3のゲート電極30a〜30c、コバルトシリサイド層47a〜47o、サイドウォール41a〜41f等を覆う。
膜21aのシリコン窒化膜19の表面も酸化されてシリコン窒化酸化膜19aが形成される。しかし、その厚さは、ONO膜21の上側のシリコン酸化膜20よりも薄く、例えば1nmより小さい値、即ち数Åと極めて薄く、酸化前後のNO膜21aの静電容量は、実質的に同じ、又はONO膜21よりも大きい。
図10A〜図10Cは、第2実施形態に係る半導体装置の製造工程の一例を示す断面図であり、図1A〜図1Yと同じ符号は同じ要素を示している。また、図10A〜図10Cでは、第1実施形態と同様に、周辺トランジスタ領域I、メモリセルアレイ領域II、コンデンサ形成領域IIIの一部が示されている。特に図示しないが、周辺トランジスタ領域Iは、p型MOSトランジスタ形成領域、その他の領域もさらに有している。
酸により除去する。その後に、レジストパターン52を除去する。
図11A〜図11Fは、第3実施形態に係る半導体装置の製造工程の一例を示す断面図であり、図1A〜図1Yと同じ符号は同じ要素を示している。また、図11A〜図11Fでは、第1実施形態と同様に、周辺トランジスタ領域I、メモリセルアレイ領域II、コンデンサ形成領域IIIの一部が示されている。特に図示しないが、周辺トランジスタ領域Iは、p型MOSトランジスタ形成領域、その他の領域もさらに有している。
1の上にシリコン酸化膜7、アモルファスシリコン膜16を順に形成する。この場合のシリコン酸化膜7はトンネル絶縁膜として機能する条件で形成される。
熱酸化法により酸化し、第2のn型MOSトランジスタ形成領域Vに第2のゲート絶縁膜27を形成するとともに、第1のゲート絶縁膜25の厚さを増加させる。
念を読者が理解するのを助けるためのものであり、ここで具体的に挙げたそのような例および条件に限定することなく解釈され、また、明細書におけるそのような例の編成は本発明の優劣を示すこととは関係ない。本発明の実施形態を詳細に説明したが、本発明の精神および範囲から逸脱することなく、それに対して種々の変更、置換および変形を施すことができると理解される。
(付記1)半導体基板の上方に第1の半導体膜を形成する工程と、第1領域の前記第1の半導体膜をエッチングする工程と、前記第1領域の前記半導体基板の上方と第2領域及び第3領域の前記第1の半導体膜の上方に、第1酸化膜、窒化膜、第2酸化膜を順に積層し、複数層構造の第1の誘電体膜を形成する工程と、前記第1領域内の前記第1の誘電体膜をエッチングする工程と、前記第1領域内の前記半導体基板の上に第3酸化膜を形成する工程と、前記第1領域及び前記第2領域に開口部を有し、さらに前記第3領域内の前記第1の誘電体膜を覆う形状を有するマスクを前記半導体基板の上方に形成する工程と、前記マスクの前記開口部を通して、前記第1領域内の前記第3酸化膜と前記第2領域内の前記第1の誘電体膜の前記第2酸化膜を同時にエッチングすることにより、前記第1領域で前記半導体基板の表面を露出し、さらに前記第2領域内で薄層化された前記第1の誘電体膜を第2の誘電体膜として使用する工程と、前記マスクを除去する工程と、前記半導体基板のうち前記第1領域の上に第1絶縁膜を形成する工程と、を有することを特徴とする半導体装置の製造方法。
(付記2)半導体基板の上方に第1の半導体膜を形成する工程と、第1領域内の前記第1の半導体膜をエッチングする工程と、前記第1領域内の前記半導体基板の上方と第2領域及び第3領域内の前記第1の半導体膜の上方に、第1酸化膜、窒化膜、第2酸化膜を順に積層し、複数層構造の第1の誘電体膜を形成する工程と、前記第1領域内の前記第1の誘電体膜の前記第2酸化膜、前記窒化膜をエッチングし、前記第1酸化膜を残す工程と、前記第1領域及び前記第2領域に開口部を有し、さらに前記第3領域内の前記第1の誘電体膜を覆う形状を有するマスクを前記半導体基板の上方に形成する工程と、前記マスクの開口部を通して前記第1領域内の前記第1酸化膜と前記第2領域内の前記第1の誘電体膜の前記第2酸化膜をエッチングすることにより、前記第2領域内で薄層化された前記第1の誘電体膜を第2の誘電体膜として使用する工程と、前記マスクを除去する工程と、前記第1領域内の前記半導体基板の上に第1絶縁膜を形成する工程と、を有することを特徴とする半導体装置の製造方法。
(付記3)前記第1領域はトランジスタ形成領域であり、前記第2領域はコンデンサ形成領域であり、前記第3領域はメモリセル形成領域であることを特徴とする付記1又は付記2に記載の半導体装置の製造方法。
(付記4)前記第1絶縁膜、前記第1の誘電体膜及び前記第2の誘電体膜の上に第2の半導体膜を形成する工程と、前記メモリセル形成領域において、前記第2の半導体膜、前記第1の誘電体膜及び前記第1の半導体膜をパターニングすることにより、前記第1の誘電体膜を挟むフローティングゲート電極とコントロールゲート電極を形成する工程と、前記コンデンサ形成領域において、前記第2の半導体膜、前記第2の誘電体膜及び前記第1の半導体膜をパターニングすることにより、前記第2の誘電体膜を挟む第1、第2の電極を有するコンデンサを形成する工程と、前記第1トランジスタ形成領域において前記第2の半導体膜をパターニングすることによりMOSトランジスタのゲート電極を形成する工程と、有することを特徴とする付記3に記載の半導体装置の製造方法。
(付記5)前記第1の絶縁膜は、前記半導体基板の表面を熱酸化することにより形成されることを特徴とする付記1乃至付記4のいずれか1つに記載の半導体装置の製造方法。
(付記6)前記半導体基板の表面を熱酸化して前記第1の絶縁膜を形成すると同時に、前記第2の誘電体膜の前記窒化膜の表面を熱酸化し、前記第2の酸化膜よりも薄い窒化酸化膜を前記窒化膜の上に形成することを特徴とする付記1乃至付記5のいずれかに記載の半導体装置の製造方法。
(付記7)前記第1の絶縁膜は、前記第2領域内の前記第2酸化膜をエッチングする前に、前記半導体基板の表面を熱酸化することにより形成されることを特徴とする付記1又は付記3に記載の半導体装置の製造方法。
(付記8)前記第1の絶縁膜を前記半導体基板の第4領域にも形成する工程と、前記第4領域の前記第1の絶縁膜を除去した後に、前記半導体基板を熱酸化して前記第4領域に第2の絶縁膜を形成し、同時に前記第1領域の前記半導体基板の上の前記第1の絶縁膜の厚さを増やす工程と、を有することを特徴とする付記5に記載の半導体装置の製造方法。
(付記9)前記第1の誘電体膜を通して前記第1領域の前記半導体基板内に不純物をイオン注入し、第1の一導電型ウェルを形成する工程を有することを特徴とする付記1乃至付記8のいずれか1つに記載の半導体装置の製造方法。
(付記10)前記第1の半導体膜を形成する前に、前記半導体基板の上に第3の絶縁膜を形成する工程を有することを特徴とする付記1乃至付記9のいずれか1つに記載の半導体装置の製造方法。
(付記11)前記第2領域内の前記半導体基板の中に第2の一導電型ウェルを形成する工程と、前記一導電型ウェルと前記第1の半導体膜の間にコンデンサ用誘電体膜として第4の絶縁膜を形成する工程と、を有することを特徴とする付記1乃至付記10のいずれか1つに記載の半導体装置の製造方法。
5 素子分離絶縁膜
7 シリコン酸化膜
9〜11、22、23 Pウェル
16 アモルファスシリコン膜
18 シリコン酸化膜
19 シリコン窒化膜
20 シリコン酸化膜
21 ONO膜
21a NO膜
25、26、27 ゲート絶縁膜
30 ポリシリコン膜
30a、30b、30c ゲート電極
33a 第1の電極
33b 第2の電極
33c 誘電体膜
33d コンタクトホール
FG フローティングゲート電極
CG コントロールゲート電極
Q1、Q2 コンデンサ
Claims (3)
- トランジスタ形成領域及びコンデンサ形成領域、メモリセル形成領域を有する半導体基板の上方に第1の半導体膜を形成する工程と、
前記トランジスタ形成領域の前記第1の半導体膜をエッチングする工程と、
前記トランジスタ形成領域の前記半導体基板の上方と前記コンデンサ形成領域及び前記メモリセル形成領域の前記第1の半導体膜の上方に、第1酸化膜、窒化膜、第2酸化膜を順に積層し、複数層構造の第1の誘電体膜を形成する工程と、
前記トランジスタ形成領域内の前記第1の誘電体膜をエッチングする工程と、
前記トランジスタ形成領域内の前記半導体基板の上に第3酸化膜を形成する工程と、
前記トランジスタ形成領域及び前記コンデンサ形成領域に開口部を有し、さらに前記メモリセル形成領域内の前記第1の誘電体膜を覆う形状を有するマスクを前記半導体基板の上方に形成する工程と、
前記マスクの前記開口部を通して、前記トランジスタ形成領域内の前記第3酸化膜と前記コンデンサ形成領域内の前記第1の誘電体膜の前記第2酸化膜を同時にエッチングすることにより、前記トランジスタ形成領域で前記半導体基板の表面を露出し、さらに前記コンデンサ形成領域内で薄層化された前記第1の誘電体膜を第2の誘電体膜として使用する工程と、
前記マスクを除去する工程と、
前記半導体基板のうち前記トランジスタ形成領域の上に第1絶縁膜を形成する工程と、
前記第1絶縁膜、前記第1の誘電体膜及び前記第2の誘電体膜の上に第2の半導体膜を形成する工程と、
前記メモリセル形成領域において、前記第2の半導体膜、前記第1の誘電体膜及び前記第1の半導体膜をパターニングすることにより、前記第1の誘電体膜を挟むフローティングゲート電極とコントロールゲート電極を形成する工程と、
前記コンデンサ形成領域において、前記第2の半導体膜、前記第2の誘電体膜及び前記第1の半導体膜をパターニングすることにより、前記第2の誘電体膜を挟む第1、第2の電極を有するコンデンサを形成する工程と、
前記トランジスタ形成領域において前記第2の半導体膜をパターニングすることによりMOSトランジスタのゲート電極を形成する工程と、
を有することを特徴とする半導体装置の製造方法。 - トランジスタ形成領域及びコンデンサ形成領域、メモリセル形成領域を有する半導体基板の上方に第1の半導体膜を形成する工程と、
前記トランジスタ形成領域内の前記第1の半導体膜をエッチングする工程と、
前記トランジスタ形成領域内の前記半導体基板の上方と前記コンデンサ形成領域及び前記メモリセル形成領域内の前記第1の半導体膜の上方に、第1酸化膜、窒化膜、第2酸化膜を順に積層し、複数層構造の第1の誘電体膜を形成する工程と、
前記トランジスタ形成領域内の前記第1の誘電体膜の前記第2酸化膜、前記窒化膜をエッチングし、前記第1酸化膜を残す工程と、
前記トランジスタ形成領域及び前記コンデンサ形成領域に開口部を有し、さらに前記メモリセル形成領域内の前記第1の誘電体膜を覆う形状を有するマスクを前記半導体基板の上方に形成する工程と、
前記マスクの開口部を通して前記トランジスタ形成領域内の前記第1酸化膜と前記コンデンサ形成領域内の前記第1の誘電体膜の前記第2酸化膜をエッチングすることにより、前記コンデンサ形成領域内で薄層化された前記第1の誘電体膜を第2の誘電体膜として使用する工程と、
前記マスクを除去する工程と、
前記トランジスタ形成領域内の前記半導体基板の上に第1絶縁膜を形成する工程と、
前記第1絶縁膜、前記第1の誘電体膜及び前記第2の誘電体膜の上に第2の半導体膜を形成する工程と、
前記メモリセル形成領域において、前記第2の半導体膜、前記第1の誘電体膜及び前記第1の半導体膜をパターニングすることにより、前記第1の誘電体膜を挟むフローティングゲート電極とコントロールゲート電極を形成する工程と、
前記コンデンサ形成領域において、前記第2の半導体膜、前記第2の誘電体膜及び前記第1の半導体膜をパターニングすることにより、前記第2の誘電体膜を挟む第1、第2の電極を有するコンデンサを形成する工程と、
前記トランジスタ形成領域において前記第2の半導体膜をパターニングすることによりMOSトランジスタのゲート電極を形成する工程と、
を有することを特徴とする半導体装置の製造方法。 - 前記半導体基板の表面を熱酸化して前記第1の絶縁膜を形成すると同時に、前記第2の誘電体膜の前記窒化膜の表面を熱酸化し、前記第2の酸化膜よりも薄い窒化酸化膜を前記窒化膜の上に形成することを特徴とする請求項1又は請求項2に記載の半導体装置の製造方法。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2011147634A JP5686056B2 (ja) | 2011-07-01 | 2011-07-01 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2011147634A JP5686056B2 (ja) | 2011-07-01 | 2011-07-01 | 半導体装置の製造方法 |
Publications (2)
Publication Number | Publication Date |
---|---|
JP2013016598A JP2013016598A (ja) | 2013-01-24 |
JP5686056B2 true JP5686056B2 (ja) | 2015-03-18 |
Family
ID=47688997
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2011147634A Expired - Fee Related JP5686056B2 (ja) | 2011-07-01 | 2011-07-01 | 半導体装置の製造方法 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JP5686056B2 (ja) |
Families Citing this family (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP6194684B2 (ja) * | 2013-08-05 | 2017-09-13 | 富士通セミコンダクター株式会社 | 半導体装置の製造方法 |
JP7462389B2 (ja) * | 2019-07-18 | 2024-04-05 | ローム株式会社 | 不揮発性半導体記憶装置 |
Family Cites Families (6)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPH0521808A (ja) * | 1991-07-09 | 1993-01-29 | Hitachi Ltd | 半導体集積回路装置の製造方法 |
JP4536180B2 (ja) * | 1999-03-12 | 2010-09-01 | 富士通セミコンダクター株式会社 | 半導体集積回路装置の製造方法 |
JP4076725B2 (ja) * | 2001-01-29 | 2008-04-16 | セイコーインスツル株式会社 | 半導体装置及びその製造方法 |
JP3947135B2 (ja) * | 2003-05-30 | 2007-07-18 | 株式会社東芝 | 不揮発性半導体記憶装置 |
JP2009295781A (ja) * | 2008-06-05 | 2009-12-17 | Toshiba Corp | 半導体装置及びその製造方法 |
JP5381350B2 (ja) * | 2009-06-03 | 2014-01-08 | 富士通セミコンダクター株式会社 | 半導体装置及びその製造方法 |
-
2011
- 2011-07-01 JP JP2011147634A patent/JP5686056B2/ja not_active Expired - Fee Related
Also Published As
Publication number | Publication date |
---|---|
JP2013016598A (ja) | 2013-01-24 |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
JP5556490B2 (ja) | 半導体装置の製造方法 | |
JP5013050B2 (ja) | 半導体装置の製造方法 | |
US10510767B1 (en) | Integrated circuit and method for manufacturing the same | |
US20040178470A1 (en) | Semiconductor memory device and method of manufacturing the same | |
US9673210B1 (en) | Semiconductor structure including a nonvolatile memory cell having a charge trapping layer and method for the formation thereof | |
CN107785377B (zh) | 制造半导体装置的方法 | |
JP2007305711A (ja) | 半導体装置およびその製造方法 | |
JP2003031684A (ja) | 半導体集積回路装置およびその製造方法 | |
US9583502B2 (en) | Method of manufacturing a semiconductor device | |
JP2014179361A (ja) | 不揮発性半導体記憶装置およびその製造方法 | |
US6962840B2 (en) | Method of forming MOS transistor | |
JP2010283127A (ja) | 半導体装置およびその製造方法 | |
CN110164865B (zh) | 一种嵌入式闪存的制作方法 | |
JP2009272565A (ja) | 半導体記憶装置、及びその製造方法 | |
JP2008251570A (ja) | 半導体装置及びその製造方法 | |
CN113078159B (zh) | 具有去耦电容的集成电路芯片及其制造方法 | |
JP5686056B2 (ja) | 半導体装置の製造方法 | |
JP2014187132A (ja) | 半導体装置 | |
US9048328B2 (en) | Semiconductor device having plural memory cells with cavities formed therein, and method of manufacturing the same | |
JP2012129453A (ja) | 半導体装置および半導体装置の製造方法 | |
US7405123B2 (en) | Electrically erasable programmable read-only memory cell and memory device and manufacturing method thereof | |
JP2013065775A (ja) | 半導体装置および半導体装置の製造方法 | |
US7408221B2 (en) | Electrically erasable programmable read-only memory cell and memory device and manufacturing method thereof | |
JP2010129740A (ja) | 不揮発性半導体記憶装置およびその製造方法 | |
US20130240974A1 (en) | Semiconductor device and method of manufacturing the same |
Legal Events
Date | Code | Title | Description |
---|---|---|---|
A621 | Written request for application examination |
Free format text: JAPANESE INTERMEDIATE CODE: A621 Effective date: 20140327 |
|
A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20141024 |
|
A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20141104 |
|
A521 | Request for written amendment filed |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20141202 |
|
TRDD | Decision of grant or rejection written | ||
A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20141224 |
|
A61 | First payment of annual fees (during grant procedure) |
Free format text: JAPANESE INTERMEDIATE CODE: A61 Effective date: 20150106 |
|
R150 | Certificate of patent or registration of utility model |
Ref document number: 5686056 Country of ref document: JP Free format text: JAPANESE INTERMEDIATE CODE: R150 |
|
S531 | Written request for registration of change of domicile |
Free format text: JAPANESE INTERMEDIATE CODE: R313531 |
|
R350 | Written notification of registration of transfer |
Free format text: JAPANESE INTERMEDIATE CODE: R350 |
|
LAPS | Cancellation because of no payment of annual fees |