JP6194684B2 - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法 Download PDFInfo
- Publication number
- JP6194684B2 JP6194684B2 JP2013162489A JP2013162489A JP6194684B2 JP 6194684 B2 JP6194684 B2 JP 6194684B2 JP 2013162489 A JP2013162489 A JP 2013162489A JP 2013162489 A JP2013162489 A JP 2013162489A JP 6194684 B2 JP6194684 B2 JP 6194684B2
- Authority
- JP
- Japan
- Prior art keywords
- film
- insulating film
- gate
- forming
- semiconductor substrate
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Fee Related
Links
- 239000004065 semiconductor Substances 0.000 title claims description 71
- 238000004519 manufacturing process Methods 0.000 title claims description 30
- 239000000758 substrate Substances 0.000 claims description 59
- 230000001681 protective effect Effects 0.000 claims description 40
- KRHYYFGTRYWZRS-UHFFFAOYSA-N Fluorane Chemical compound F KRHYYFGTRYWZRS-UHFFFAOYSA-N 0.000 claims description 36
- 238000005530 etching Methods 0.000 claims description 26
- 229910052581 Si3N4 Inorganic materials 0.000 claims description 22
- HQVNEWCFYHHQES-UHFFFAOYSA-N silicon nitride Chemical compound N12[Si]34N5[Si]62N3[Si]51N64 HQVNEWCFYHHQES-UHFFFAOYSA-N 0.000 claims description 22
- 238000000034 method Methods 0.000 claims description 21
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 claims description 20
- 229910052814 silicon oxide Inorganic materials 0.000 claims description 20
- 238000001039 wet etching Methods 0.000 claims description 16
- 230000003647 oxidation Effects 0.000 claims description 15
- 238000007254 oxidation reaction Methods 0.000 claims description 15
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 claims description 14
- 229910052710 silicon Inorganic materials 0.000 claims description 14
- 239000010703 silicon Substances 0.000 claims description 14
- 230000008033 biological extinction Effects 0.000 claims description 4
- 238000000059 patterning Methods 0.000 claims description 3
- 229920002120 photoresistant polymer Polymers 0.000 description 64
- 238000000206 photolithography Methods 0.000 description 17
- 238000004528 spin coating Methods 0.000 description 17
- 238000004380 ashing Methods 0.000 description 12
- 229910004298 SiO 2 Inorganic materials 0.000 description 11
- 238000005229 chemical vapour deposition Methods 0.000 description 10
- 230000000052 comparative effect Effects 0.000 description 10
- 239000012535 impurity Substances 0.000 description 9
- 150000004767 nitrides Chemical class 0.000 description 9
- 239000011229 interlayer Substances 0.000 description 8
- 230000015572 biosynthetic process Effects 0.000 description 7
- 238000009792 diffusion process Methods 0.000 description 7
- 230000004888 barrier function Effects 0.000 description 5
- 238000001312 dry etching Methods 0.000 description 5
- 239000000463 material Substances 0.000 description 5
- 229910021332 silicide Inorganic materials 0.000 description 5
- FVBUAEGBCNSCDD-UHFFFAOYSA-N silicide(4-) Chemical compound [Si-4] FVBUAEGBCNSCDD-UHFFFAOYSA-N 0.000 description 5
- IJGRMHOSHXDMSA-UHFFFAOYSA-N Atomic nitrogen Chemical compound N#N IJGRMHOSHXDMSA-UHFFFAOYSA-N 0.000 description 4
- 238000002955 isolation Methods 0.000 description 4
- 239000010410 layer Substances 0.000 description 4
- QPJSUIGXIBEQAC-UHFFFAOYSA-N n-(2,4-dichloro-5-propan-2-yloxyphenyl)acetamide Chemical compound CC(C)OC1=CC(NC(C)=O)=C(Cl)C=C1Cl QPJSUIGXIBEQAC-UHFFFAOYSA-N 0.000 description 4
- 229910021417 amorphous silicon Inorganic materials 0.000 description 3
- 238000010438 heat treatment Methods 0.000 description 3
- 238000001020 plasma etching Methods 0.000 description 3
- 229910021420 polycrystalline silicon Inorganic materials 0.000 description 3
- 229920005591 polysilicon Polymers 0.000 description 3
- WFKWXMTUELFFGS-UHFFFAOYSA-N tungsten Chemical compound [W] WFKWXMTUELFFGS-UHFFFAOYSA-N 0.000 description 3
- 229910052721 tungsten Inorganic materials 0.000 description 3
- 239000010937 tungsten Substances 0.000 description 3
- QGZKDVFQNNGYKY-UHFFFAOYSA-N Ammonia Chemical compound N QGZKDVFQNNGYKY-UHFFFAOYSA-N 0.000 description 2
- ZOXJGFHDIHLPTG-UHFFFAOYSA-N Boron Chemical compound [B] ZOXJGFHDIHLPTG-UHFFFAOYSA-N 0.000 description 2
- 239000006117 anti-reflective coating Substances 0.000 description 2
- 229910052796 boron Inorganic materials 0.000 description 2
- 239000010941 cobalt Substances 0.000 description 2
- 229910017052 cobalt Inorganic materials 0.000 description 2
- GUTLYIVDDKVIGB-UHFFFAOYSA-N cobalt atom Chemical compound [Co] GUTLYIVDDKVIGB-UHFFFAOYSA-N 0.000 description 2
- 229910052751 metal Inorganic materials 0.000 description 2
- 239000002184 metal Substances 0.000 description 2
- 239000000203 mixture Substances 0.000 description 2
- 229910052757 nitrogen Inorganic materials 0.000 description 2
- 229910019001 CoSi Inorganic materials 0.000 description 1
- BLRPTPMANUNPDV-UHFFFAOYSA-N Silane Chemical compound [SiH4] BLRPTPMANUNPDV-UHFFFAOYSA-N 0.000 description 1
- ATJFFYVFTNAWJD-UHFFFAOYSA-N Tin Chemical compound [Sn] ATJFFYVFTNAWJD-UHFFFAOYSA-N 0.000 description 1
- NRTOMJZYCJJWKI-UHFFFAOYSA-N Titanium nitride Chemical compound [Ti]#N NRTOMJZYCJJWKI-UHFFFAOYSA-N 0.000 description 1
- 229910021529 ammonia Inorganic materials 0.000 description 1
- 238000000137 annealing Methods 0.000 description 1
- 239000007864 aqueous solution Substances 0.000 description 1
- 229910052785 arsenic Inorganic materials 0.000 description 1
- RQNWIZPPADIBDY-UHFFFAOYSA-N arsenic atom Chemical compound [As] RQNWIZPPADIBDY-UHFFFAOYSA-N 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
- 239000007789 gas Substances 0.000 description 1
- 230000012447 hatching Effects 0.000 description 1
- BHEPBYXIRTUNPN-UHFFFAOYSA-N hydridophosphorus(.) (triplet) Chemical compound [PH] BHEPBYXIRTUNPN-UHFFFAOYSA-N 0.000 description 1
- 239000012528 membrane Substances 0.000 description 1
- 230000003287 optical effect Effects 0.000 description 1
- 230000001590 oxidative effect Effects 0.000 description 1
- 230000002093 peripheral effect Effects 0.000 description 1
- 238000005498 polishing Methods 0.000 description 1
- 229910000077 silane Inorganic materials 0.000 description 1
- 239000005368 silicate glass Substances 0.000 description 1
- 239000000243 solution Substances 0.000 description 1
- 238000004544 sputter deposition Methods 0.000 description 1
- 239000000126 substance Substances 0.000 description 1
Landscapes
- Semiconductor Memories (AREA)
- Non-Volatile Memory (AREA)
Description
半導体装置の製造方法に関する。
従来、不揮発性メモリとロジック回路を含む半導体装置は知られている（例えば、特許文献１参照）。この半導体装置のチップには、不揮発性メモリと不揮発性メモリを制御するためのトランジスタ、ロジック回路に含まれるトランジスタが集積される。例えば、不揮発性メモリのメモリセルは、フローティングゲートとコントロールゲートとが積層されたスタック構造のゲート電極を有する。
ところで、ロジック部に含まれるトランジスタのゲート電極は、メモリセルのゲート電極を形成する工程の影響を受ける。この影響により、トランジスタに不具合が生じるおそれがある。
本発明の一観点によれば、半導体基板上に、トランジスタのゲート絶縁膜及びゲート電極と、不揮発性メモリのコントロールゲート，フローティングゲート，前記半導体基板と前記フローティングゲートの間の第１のゲート絶縁膜，及び前記フローティングゲートと前記コントロールゲートの間の第２のゲート絶縁膜を形成する工程と、前記トランジスタの前記ゲート絶縁膜及び前記ゲート電極を被覆し、シリコン酸化膜よりも耐酸化性が高く、且つシリコン酸化膜よりもフッ酸を含むエッチング液に対するエッチングレートが高い保護膜を形成する工程と、前記半導体基板を熱処理し、前記不揮発性メモリの前記第１のゲート絶縁膜並びに前記第２のゲート絶縁膜及び前記コントロールゲート並びに前記フローティングゲートの側面に酸化膜を形成する工程と、フッ酸を含むエッチング液を用いたウェットエッチングにより、前記保護膜を除去する工程と、を有し、前記保護膜は、０．９よりも低い消衰係数を有するシリコン窒化膜である。
本発明の一観点によれば、不揮発性メモリとロジック回路を半導体装置に混載し、ロジック回路に含まれるトランジスタに対する不具合の発生を抑制することができる。
以下、一実施形態を説明する。
なお、添付図面は、部分的に拡大して示している場合があり、寸法，比率などは実際と異なる場合がある。また、断面図では、各部材の断面構造を分かりやすくするために、ハッチングを省略している。
なお、添付図面は、部分的に拡大して示している場合があり、寸法，比率などは実際と異なる場合がある。また、断面図では、各部材の断面構造を分かりやすくするために、ハッチングを省略している。
図１に示すように、半導体装置１０はロジック混載メモリであり、半導体基板１１上には、ロジック部１２，１３、メモリ部１４、入出力部１５，１６，１７，１８が形成されている。ロジック部１２，１３は例えばＣＰＵや所定の処理を行う処理回路を含み、メモリ部１４をアクセスする。また、ロジック部１２，１３は、入出力部１５〜１８を介して半導体装置１０に接続された外部装置とアクセスする。メモリ部１４は例えば不揮発性メモリであり、複数のメモリセルを含む。各メモリセルは、フローティングゲートとコントロールゲートとが積層されたスタック構造のゲート電極を有する。
図２は、半導体装置１０の一部断面を示す。なお、図２の左側には、図１に示すロジック部１２，１３とメモリ部１４の周辺回路（デコーダ等）に含まれるトランジスタＱ１を示し、図２の右側には、図１に示すメモリ部１４に含まれるメモリセルＭＣ（メモリセル部）を示す。なお、図２は、トランジスタＱ１について、ＮチャネルＭＯＳトランジスタを例示する。
まず、トランジスタＱ１を説明する。
図２に示すように、半導体基板１１の所定領域に素子分離領域２２が形成されている。素子分離領域２２は、例えばＳＴＩ（Shallow Trench Isolation）である。半導体基板１１は、素子分離領域２２により半導体基板１１のＰ型ウェル領域２３に活性領域が区画される。活性領域にトランジスタＱ１が形成されている。活性領域において、ウェル領域２３には、エクステンション領域２４、ポケット２５、拡散領域２６が形成されている。拡散領域２６の表面には、シリサイド２７が形成されている。シリサイド２７は、例えばコバルトシリサイド（ＣｏＳｉ２）である。Ｐ型ウェル領域２３のチャネル上には、ゲート絶縁膜２８が形成されている。ゲート絶縁膜２８は、例えば酸化膜（ゲート酸化膜：ＧＯＸ）である。そのゲート絶縁膜２８の上にはゲート電極２９が形成されている。ゲート電極２９は例えばポリシリコンである。ゲート絶縁膜２８及びゲート電極２９の両側にはサイドウォール３０，３１が形成されている。１層目のサイドウォール３０は例えばシリコン窒化膜（Ｓｉ３Ｎ４）である。２層目のサイドウォール３１は、シリコン酸化膜（ＳｉＯ２）である。
図２に示すように、半導体基板１１の所定領域に素子分離領域２２が形成されている。素子分離領域２２は、例えばＳＴＩ（Shallow Trench Isolation）である。半導体基板１１は、素子分離領域２２により半導体基板１１のＰ型ウェル領域２３に活性領域が区画される。活性領域にトランジスタＱ１が形成されている。活性領域において、ウェル領域２３には、エクステンション領域２４、ポケット２５、拡散領域２６が形成されている。拡散領域２６の表面には、シリサイド２７が形成されている。シリサイド２７は、例えばコバルトシリサイド（ＣｏＳｉ２）である。Ｐ型ウェル領域２３のチャネル上には、ゲート絶縁膜２８が形成されている。ゲート絶縁膜２８は、例えば酸化膜（ゲート酸化膜：ＧＯＸ）である。そのゲート絶縁膜２８の上にはゲート電極２９が形成されている。ゲート電極２９は例えばポリシリコンである。ゲート絶縁膜２８及びゲート電極２９の両側にはサイドウォール３０，３１が形成されている。１層目のサイドウォール３０は例えばシリコン窒化膜（Ｓｉ３Ｎ４）である。２層目のサイドウォール３１は、シリコン酸化膜（ＳｉＯ２）である。
次に、メモリセルＭＣを説明する。
図２に示すように、半導体基板１１のＰ型ウェル領域４１には拡散領域４２が形成されている。Ｐ型ウェル領域４１のチャネル上には、第１のゲート絶縁膜４３が形成されている。第１のゲート絶縁膜４３は、例えばトンネル酸化膜（ＴＮ−ＯＸ）である。第１のゲート絶縁膜４３の上には、ゲート電極４４が形成されている。ゲート電極４４は、フローティングゲート４５、第２のゲート絶縁膜４６、コントロールゲート４７を含む。第１のゲート絶縁膜４３の上にフローティングゲート４５が形成されている。フローティングゲート４５は、例えば所定の濃度の導電不純物（例えば隣（Ｐ））を含有するアモルファスシリコン膜（ドープトアモルファスシリコン膜：ＤＡＳｉ膜）である。フローティングゲート４５の上には第２のゲート絶縁膜４６が形成されている。第２のゲート絶縁膜４６は、例えばＯＮＯ膜（シリコン酸化膜、窒化膜、シリコン酸化膜）である。第２のゲート絶縁膜４６の上にはコントロールゲート４７が形成されている。コントロールゲート４７は、例えばポリシリコン膜である。ゲート電極４４の両側には、サイドウォール４８，４９が形成されている。１層目のサイドウォール４８は例えばシリコン酸化膜（ＳｉＯ２）である。２層目のサイドウォール４９は例えばシリコン窒化膜（Ｓｉ３Ｎ４）である。
図２に示すように、半導体基板１１のＰ型ウェル領域４１には拡散領域４２が形成されている。Ｐ型ウェル領域４１のチャネル上には、第１のゲート絶縁膜４３が形成されている。第１のゲート絶縁膜４３は、例えばトンネル酸化膜（ＴＮ−ＯＸ）である。第１のゲート絶縁膜４３の上には、ゲート電極４４が形成されている。ゲート電極４４は、フローティングゲート４５、第２のゲート絶縁膜４６、コントロールゲート４７を含む。第１のゲート絶縁膜４３の上にフローティングゲート４５が形成されている。フローティングゲート４５は、例えば所定の濃度の導電不純物（例えば隣（Ｐ））を含有するアモルファスシリコン膜（ドープトアモルファスシリコン膜：ＤＡＳｉ膜）である。フローティングゲート４５の上には第２のゲート絶縁膜４６が形成されている。第２のゲート絶縁膜４６は、例えばＯＮＯ膜（シリコン酸化膜、窒化膜、シリコン酸化膜）である。第２のゲート絶縁膜４６の上にはコントロールゲート４７が形成されている。コントロールゲート４７は、例えばポリシリコン膜である。ゲート電極４４の両側には、サイドウォール４８，４９が形成されている。１層目のサイドウォール４８は例えばシリコン酸化膜（ＳｉＯ２）である。２層目のサイドウォール４９は例えばシリコン窒化膜（Ｓｉ３Ｎ４）である。
次に、上記のトランジスタＱ１のゲート電極２９とメモリセルＭＣのゲート電極４４の製造方法を説明する。
先ず、図３（ａ）に示す構造を形成するまでの工程を説明する。
先ず、図３（ａ）に示す構造を形成するまでの工程を説明する。
半導体基板１１の全面に、第１の絶縁膜１０１を形成する。第１の絶縁膜１０１は例えば酸化膜であり、例えば熱酸化により形成される。第１の絶縁膜１０１の膜厚は例えば１０ｎｍ（ナノメートル）である。次に、全面に第１の導電膜１０２を形成する。第１の導電膜１０２は例えばドープトアモルファスシリコン膜であり、例えば化学気相成長法（ＣＶＤ法）により形成される。第１の導電膜１０２の膜厚は、例えば１００ｎｍである。次に、全面に第２の絶縁膜１０３を形成する。第２の絶縁膜１０３は例えばＯＮＯ膜であり、その膜厚は例えば１０〜３０ｎｍである。
次に、全面にレジスト膜を形成し、そのレジスト膜をフォトリソグラフィ法にてパターニングする。レジストパターンをマスクとして例えばドライエッチングにて第２の絶縁膜１０３，第１の導電膜１０２を順にパターニングし、メモリセル部に絶縁膜１０３及び第１の導電膜１０２を選択的に残す。そして、例えばウェットエッチングにより、ロジック部の絶縁膜１０１を除去し、レジスト膜を例えばアッシングにより除去する。
次に、半導体基板１１を熱酸化し、ロジック部に絶縁膜１０４を形成する。絶縁膜１０４は例えばシリコン酸化膜であり、膜厚は数ｎｍ（例えば、１〜１０ｎｍ）である。次に、半導体基板１１の全面に第２の導電膜１０５を形成する。第２の導電膜１０５は例えばポリシリコン膜であり、例えばＣＶＤ法により形成される。第２の導電膜１０５の膜厚は、例えば１００ｎｍである。次いで、第２の導電膜１０５の上に、反射防止膜（ＡＲＣ（Anti-Reflective Coating ）膜）１０６を例えばスピンコート法により形成する。反射防止膜１０６の膜厚は、例えば３０ｎｍである。
次に、図３（ｂ）に示すように、反射防止膜１０６を覆うフォトレジスト膜１１０を例えばスピンコート法により形成する。そして、フォトリソグラフィ法によりフォトレジスト膜１１０をパターニングし、図３（ｃ）に示すように、ロジック部のフォトレジスト膜１１０ａとメモリセル部のフォトレジスト膜１１０ｂを形成する。フォトレジスト膜１１０ａはメモリセル部及びロジック部のトランジスタのゲート電極形成領域を覆い、フォトレジスト膜１１０ｂはメモリセル部のゲート電極形成領域を覆う。なお、ロジック部と同様に、メモリセル部に含まれるトランジスタのゲート電極ゲート領域を覆うフォトレジスト膜が形成される。
次いで、フォトレジスト膜１１０ａ，１１０ｂをマスクとして、例えば異方性エッチングにより、反射防止膜１０６、第２の導電膜１０５、絶縁膜１０４をパターニングする。このパターニングにより、図３（ｄ）に示すように、ロジック部のゲート電極２９及びゲート絶縁膜２８と、メモリセル部のコントロールゲート４７を形成する。ゲート電極２９の上面は反射防止膜１０６ａにより覆われ、コントロールゲート４７の上面は反射防止膜１０６ｂにより覆われている。次に、図３（ｅ）に示すように、半導体基板１１の全面を覆うフォトレジスト膜１１１を例えばスピンコート法により形成する。
次に、図４（ａ）に示すように、例えばフォトリソグラフィ法によりフォトレジスト膜１１１をパターニングして開口部１１１ａを形成し、メモリセル部を露出する。そして、反射防止膜１０６ｂをマスクとして、例えば異方性エッチングにより、第２の絶縁膜１０３、第１の導電膜１０２、絶縁膜１０１をエッチングする。これにより、図４（ｂ）に示すように、メモリセル部の第２のゲート絶縁膜４６、フローティングゲート４５、第１のゲート絶縁膜４３を形成する。そして、図４（ａ）に示すフォトレジスト膜１１１を例えばアッシングにより除去する。
次に、図４（ｃ）に示すように、半導体基板１１の全面に保護膜１１２を例えばＣＶＤ法により成膜する。この保護膜１１２は、例えばシリコン酸化膜（ＳｉＯ２）よりも耐酸化性が高い材料であることが好ましい。また、保護膜１１２の材料としては、例えばシリコン窒化膜（Ｓｉ３Ｎ４）やシリコン酸化膜（ＳｉＯ２）よりもフッ酸（フッ化水素酸：ＨＦ）で除去（溶解）しやすい材料であることが好ましい。すなわち、保護膜１１２の材料としては、例えばシリコン窒化膜（Ｓｉ３Ｎ４）やシリコン酸化膜（ＳｉＯ２）よりもフッ酸を含むエッチング液に対するエッチングレートが高い材料であることが好ましい。このような特性を実現するための保護膜１１２は、通常のシリコン窒化膜（Ｓｉ３Ｎ４）よりもシリコンリッチ（Ｓｉ−ｒｉｃｈ）なシリコン窒化膜を用いることができる。シリコン窒化膜（Ｓｉ３Ｎ４）よりもシリコンリッチなシリコン窒化膜のことをシリコンリッチ窒化膜（ＳｉＲＮ：シリコンリッチナイトライド）とも称する。
保護膜１１２（ＳｉＲＮ）は、例えばシラン（ＳｉＨ４）とアンモニア（ＮＨ３）を成膜ガスとして得られ、シリコン（Ｓｉ）と窒素（Ｎ）の組成比は、例えば５０％：５０％である。なお、シリコン窒化膜（Ｓｉ３Ｎ４）におけるシリコンと窒素の組成比（理論値）は、４３％：５７％である。
次に、図４（ｄ）に示すように、保護膜１１２を覆うフォトレジスト膜１１３を例えばスピンコート法により形成する。次いで、図４（ｅ）に示すように、例えばフォトリソグラフィ法によりフォトレジスト膜１１３をパターニングして開口部１１３ａを形成し、メモリセル部を露出する。
次に、図５（ａ）に示すように、フォトレジスト膜１１３（図４（ｅ）参照）をマスクとし、開口部１１３ａから露出する保護膜１１２を除去する。このとき、フッ酸（ＨＦ）を含むエッチング液を用いたウェットエッチングにより、露出する保護膜１１２を除去する。フッ酸を含むエッチング液による保護膜１１２のエッチングレートは、メモリセル部に形成されたゲート絶縁膜４３，４６のエッチングレートよりも高い。また、Ｋ値を操作することで、ウェットエッチングにおいて極めて高いエッチングレートを示す。Ｋ値は、光学定数の１つで、消衰係数と呼ばれる。
例えば、図１１は、フッ酸を含むエッチング液（希フッ化水素酸水溶液（ＤＨＦ））を用いたエッチング処置におけるシリコン窒化膜とシリコンリッチ窒化膜のエッチング特性を示す。図１１において、横軸は、エッチングにより除去されるシリコン窒化膜の膜厚、縦軸は、エッチングにより除去されるシリコンリッチ窒化膜の膜厚である。直線Ｌ１は、Ｋ値が「０．３」の保護膜におけるエッチングレートを示す。また、直線Ｌ２は、Ｋ値が「０．９」の保護膜におけるエッチングレートを示す。直線Ｌ３は、通常のシリコン窒化膜（Ｓｉ３Ｎ４）におけるエッチングレートを示す。例えば、Ｋ＝０．３のシリコンリッチ窒化膜のエッチングレートは、シリコン酸化膜（ＳｉＯ２）のエッチングレートの約３０倍である。なお、Ｋ＝０．９のシリコンリッチ窒化膜のエッチングレートは、シリコン酸化膜（ＳｉＯ２）のエッチングレートとほぼ等しい。また、Ｋ＝０．３のシリコンリッチ窒化膜エッチングレートは、理論値のシリコン窒化膜（Ｓｉ３Ｎ４）のエッチングレートの約４８０倍である。したがって、Ｋ値（消衰係数）が「０．９」より低い保護膜は、フッ酸を含むエッチング液によるウェットエッチングにおいて、トランジスタのゲート絶縁膜２８に対するウェットエッチングの影響は少ない。
次に、図５（ｂ）に示すように、半導体基板１１の表面を熱酸化し、スクリーン酸化膜１１４を形成する。このとき、ロジック部の保護膜１１２の表面に酸化膜１１２ａが形成される。保護膜１１２は、耐酸化性が例えばシリコン酸化膜よりも高い。したがって、熱酸化の処理雰囲気に半導体基板１１を曝した場合、保護膜１１２により被覆されたゲート絶縁膜２８等が酸化され難い。つまり、保護膜１１２は、選択酸化性のよい膜である。
次に、図５（ｃ）に示すように、半導体基板１１の全面にフォトレジスト膜１１５を例えばスピンコート法により形成する。次いで、図５（ｄ）に示すように、例えばフォトリソグラフィ法によりフォトレジスト膜１１５をパターニングして開口部１１５ａを形成し、ロジック部を露出する。
次に、図５（ｅ）に示すように、ロジック部の保護膜１１２を例えばウェットエッチングにより除去する。このとき、上記と同様に、フッ酸（ＨＦ）を含むエッチング液を用いてウェットエッチングを行う。したがって、ゲート絶縁膜２８に対するウェットエッチングの影響を少なくして保護膜１１２を除去することができる。
このように、ロジック部に含まれるトランジスタのゲート絶縁膜２８とゲート電極２９を形成する。また、メモリセル部に含まれるメモリセルのゲート絶縁膜４３、フローティングゲート４５、ゲート絶縁膜４６、及びコントロールゲート４７を形成する。
次に、第１の比較例の製造方法を説明する。
なお、以下の説明において、上記の製造方法における部材と同じ部材については同じ符号を付す。また、同じ部材について、説明の一部または全てを省略することがある。
なお、以下の説明において、上記の製造方法における部材と同じ部材については同じ符号を付す。また、同じ部材について、説明の一部または全てを省略することがある。
図６（ａ）に示すように、ロジック部において、半導体基板１１の上に、絶縁膜１０４、第２の導電膜１０５、反射防止膜１０６を形成する。また、メモリセル部において、半導体基板１１の上に、第１の絶縁膜１０１、第１の導電膜１０２、第２の絶縁膜１０３、第２の導電膜１０５、反射防止膜１０６を形成する。次に、図６（ｂ）に示すように、反射防止膜１０６を覆うフォトレジスト膜１１０を例えばスピンコート法により形成する。そして、例えばフォトリソグラフィ法によりフォトレジスト膜１１０をパターニングし、図６（ｃ）に示すように、メモリセル部のゲート電極形成領域を覆うフォトレジスト膜１１０ｂを形成する。
次いで、フォトレジスト膜１１０，１１０ｂをマスクとして、メモリセル部の反射防止膜１０６、第２の導電膜１０５、絶縁膜１０３、第１の導電膜１０２を順次エッチングし、図６（ｄ）に示すように、メモリセル部のゲート電極４４を形成する。そして、図６（ｃ）に示すフォトレジスト膜１１０，１１０ｂを例えばアッシングにより除去する。次に、図６（ｅ）に示すように、半導体基板１１を熱酸化し、ゲート電極４４の側面にサイドウォール４８を形成する。
次に、図７（ａ）に示すように、半導体基板１１の全面にシリコン窒化膜１２０を形成する。そして、このシリコン窒化膜１２０を例えば異方性ドライエッチングによりエッチングし、図７（ｂ）に示すように、ゲート電極４４の両側のサイドウォール４９を形成する。次いで、図７（ｃ）に示すように、半導体基板１１の全面にハードマスク１２１を形成する。このハードマスク１２１は、例えばシリコン酸化膜である。
次に、図７（ｄ）に示すように、ハードマスク１２１を覆うフォトレジスト膜１２２を例えばスピンコート法により形成する。そして、例えばフォトリソグラフィ法によりフォトレジスト膜１２２をパターニングし、図７（ｅ）に示すように、ロジック部のトランジスタのゲート電極形成領域を覆うフォトレジスト膜１２２ａを形成する。次いで、フォトレジスト膜１２２，１２２ａをマスクとして、ロジック部のハードマスク１２１、第２の導電膜１０５を順次エッチングし、図８（ａ）に示すように、ロジック部のゲート電極２９を形成する。そして、図７（ｅ）に示すフォトレジスト膜１２２，１２２ａを例えばアッシングにより除去する。次に、ロジック部の絶縁膜１０４とメモリセル部の絶縁膜１０１を例えば異方性エッチングによりエッチングし、図８（ｂ）に示すように、ロジック部のゲート絶縁膜２８と、メモリセル部のゲート絶縁膜４３を形成する。
この第１の比較例の製造方法では、３回のゲート加工が行われる。これらの加工のための位置合せが極めて難しい。したがって、このような製造方法は、半導体装置の製造工程におけるマージンを少なくし、半導体装置の製造を困難にする。
次に、第２の比較例の製造方法を説明する。
図９（ａ）に示すように、ロジック部において、半導体基板１１の上に、絶縁膜１０４、第２の導電膜１０５、反射防止膜１０６を形成する。また、メモリセル部において、半導体基板１１の上に、第１の絶縁膜１０１、第１の導電膜１０２、第２の絶縁膜１０３、第２の導電膜１０５、反射防止膜１０６を形成する。次に、反射防止膜１０６を覆うフォトレジスト膜を例えばスピンコート法により形成する。そして、例えばフォトリソグラフィ法によりフォトレジスト膜をパターニングし、メモリセル部のゲート電極形成領域を覆うフォトレジスト膜１１０ｂと、ロジック部のトランジスタのゲート電極形成領域を覆うフォトレジスト膜１１０ａを形成する。次いで、フォトレジスト膜１１０ａ，１１０ｂをマスクとして、例えば異方性エッチングにより、反射防止膜１０６、第２の導電膜１０５をパターニングし、フォトレジスト膜１１０ａ，１１０ｂを除去する。このパターニングにより、図９（ｂ）に示すように、ロジック部のゲート電極２９と、メモリセル部のコントロールゲート４７を形成する。
図９（ａ）に示すように、ロジック部において、半導体基板１１の上に、絶縁膜１０４、第２の導電膜１０５、反射防止膜１０６を形成する。また、メモリセル部において、半導体基板１１の上に、第１の絶縁膜１０１、第１の導電膜１０２、第２の絶縁膜１０３、第２の導電膜１０５、反射防止膜１０６を形成する。次に、反射防止膜１０６を覆うフォトレジスト膜を例えばスピンコート法により形成する。そして、例えばフォトリソグラフィ法によりフォトレジスト膜をパターニングし、メモリセル部のゲート電極形成領域を覆うフォトレジスト膜１１０ｂと、ロジック部のトランジスタのゲート電極形成領域を覆うフォトレジスト膜１１０ａを形成する。次いで、フォトレジスト膜１１０ａ，１１０ｂをマスクとして、例えば異方性エッチングにより、反射防止膜１０６、第２の導電膜１０５をパターニングし、フォトレジスト膜１１０ａ，１１０ｂを除去する。このパターニングにより、図９（ｂ）に示すように、ロジック部のゲート電極２９と、メモリセル部のコントロールゲート４７を形成する。
次に、図９（ｃ）に示すように、半導体基板１１の全面を覆うフォトレジスト膜１１１を例えばスピンコート法により形成する。次に、図９（ｄ）に示すように、例えばフォトリソグラフィ法によりフォトレジスト膜１１１をパターニングして開口部１１１ａを形成し、メモリセル部を露出する。そして、反射防止膜１０６ｂをマスクとして、例えば異方性エッチングにより、第２の絶縁膜１０３、第１の導電膜１０２、第１の絶縁膜１０１をエッチングする。これにより、図９（ｅ）に示すように、メモリセル部の第２のゲート絶縁膜４６、フローティングゲート４５、第１のゲート絶縁膜４３を形成する。そして、図９（ｄ）に示すフォトレジスト膜１１１を例えばアッシングにより除去する。
次に、図１０（ａ）に示すように、半導体基板１１を熱酸化し、メモリセル部のゲート電極４４の側面に酸化膜（サイドウォール４８）を形成する。このとき、ロジック部のゲート電極２９及びゲート絶縁膜２８の側面にも酸化膜１２３が形成される。さらに、ロジック部の基板表面が酸化されて酸化膜１２４が形成される。また、上面にゲート絶縁膜２８が形成されている基板１１の部分が酸化され、ロジック部のゲート絶縁膜２８の膜厚が増加する。次に、図１０（ｂ）に示すように、半導体基板１１の全面を覆うフォトレジスト膜２２５を例えばスピンコート法により形成する。
次いで、図１０（ｃ）に示すように、例えばフォトリソグラフィ法によりフォトレジスト膜１２５をパターニングして開口部１２５ａを形成し、ロジック部を露出する。そして、フォトレジスト膜１２５をマスクとしてロジック部の酸化膜１２４を例えばウェットエッチングにより除去する。このウェットエッチングにより、ゲート電極２９の側面の酸化膜１２３が除去されるため、図１０（ｄ）に示すように、ゲート電極２９の幅（図に示す左右方向の長さであって、ゲート長）が設計値より短くなる。また、ウェットエッチングによりゲート絶縁膜２８もエッチングされ、ゲート絶縁膜２８の幅（図に示す左右方向の長さ）が短くなる。これらにより、トランジスタの特性が設計値からずれる、トランジスタの特性が変化する。
この第２の比較例の製造方法は、ゲート加工の回数が第１の比較例と比べすくない。しかし、メモリセル部のゲート電極４４に対する選択酸化（スクリーン酸化）のときにロジック部のゲート電極２９も酸化されてしまうため、トランジスタＱ１のゲート電極２９及びゲート絶縁膜２８の大きさが設計値からずれる。このため、設計どおりのトランジスタＱ１の性能を得ることが難しい。また、選択酸化，ウェットエッチングによりゲート絶縁膜２８の幅（ゲート長）が狭くなる。このため、細いゲート電極のトランジスタ（ゲート長が短いトランジスタ）を形成することが難しい。
次に、ゲート形成以降の工程を説明する。なお、ここでは、Ｐ型トランジスタとＮ型トランジスタについて説明する。
先ず、図１２（ａ）に示すように、Ｎウェル２０１ａ上のゲート絶縁膜２０２ａ及びゲート電極２０３ａと、Ｐウェル２０１ｂ上のゲート絶縁膜２０２ｂ及びゲート電極２０３ｂを形成する。ゲート電極２０３ａ，２０３ｂの上には反射防止膜２０４ａ，２０４ｂが積層されている。そして、半導体基板１１を覆う絶縁膜２０５を例えばＣＶＤ法により成膜する。絶縁膜２０５は、例えばシリコン窒化膜（Ｓｉ３Ｎ４）である。次に、絶縁膜２０５をドライエッチング（例えば反応性イオンエッチング（ＲＩＥ：Reactive Ion Etching）法）により垂直方向にエッチングする。
先ず、図１２（ａ）に示すように、Ｎウェル２０１ａ上のゲート絶縁膜２０２ａ及びゲート電極２０３ａと、Ｐウェル２０１ｂ上のゲート絶縁膜２０２ｂ及びゲート電極２０３ｂを形成する。ゲート電極２０３ａ，２０３ｂの上には反射防止膜２０４ａ，２０４ｂが積層されている。そして、半導体基板１１を覆う絶縁膜２０５を例えばＣＶＤ法により成膜する。絶縁膜２０５は、例えばシリコン窒化膜（Ｓｉ３Ｎ４）である。次に、絶縁膜２０５をドライエッチング（例えば反応性イオンエッチング（ＲＩＥ：Reactive Ion Etching）法）により垂直方向にエッチングする。
これにより、図１２（ｂ）に示すように、ゲート電極２０３ａ，２０３ｂの側面に１層目のサイドウォール２０６ａ，２０６ｂを形成する。次に、半導体基板１１を覆うフォトレジスト膜２０７を例えばスピンコート法により形成する。そのフォトレジスト膜２０７を例えばフォトリソグラフィ法によりパターニングして開口部２０７ａを形成し、Ｎ型トランジスタに対応する領域（以下、Ｎ型トランジスタ領域）を露出する。そして、開口部２０７ａからＮ型不純物、例えばヒ素（Ａｓ）を半導体基板１１にイオン注入し、図１２（ｃ）に示すエクステンション領域２０８ｂを形成する。そして、図１２（ｂ）に示すフォトレジスト膜２０７を例えばアッシングにより除去する。
次に、図１２（ｃ）に示すように、半導体基板１１を覆うフォトレジスト膜２０９を例えばスピンコート法により形成する。そのフォトレジスト膜２０９を例えばフォトリソグラフィ法によりパターニングして開口部２０９ａを形成し、Ｐ型トランジスタに対応する領域（以下、Ｐ型トランジスタ領域）を露出する。そして、開口部２０９ａからＰ型不純物、例えばホウ素（Ｂ）を半導体基板１１にイオン注入し、図１２（ｄ）に示すエクステンション領域２０８ａを形成する。そして、図１２（ｃ）に示すフォトレジスト膜２０９を例えばアッシングにより除去する。
次いで、図１２（ｄ）に示すように、半導体基板１１を覆うフォトレジスト膜２１０を例えばスピンコート法により形成する。そのフォトレジスト膜２１０を例えばフォトリソグラフィ法によりパターニングして開口部２１０ａを形成し、Ｎ型トランジスタ領域を露出する。そして、開口部２１０ａからＰ型不純物をＰウェル２０１ｂ内にイオン注入する。これにより、図１３（ａ）に示すように、エクステンション領域２０８ｂの下にポケット領域２１１ｂを形成する。そして、図１２（ｄ）に示すフォトレジスト膜２１０を例えばアッシングにより除去する。
次に、図１３（ａ）に示すように、半導体基板１１を覆うフォトレジスト膜２１２を例えばスピンコート法により形成する。そのフォトレジスト膜２１２を例えばフォトリソグラフィ法によりパターニングして開口部２１２ａを形成し、Ｐ型トランジスタ領域を露出する。そして、開口部２１２ａからＮ型不純物をＮウェル２０１ａ内にイオン注入する。これにより、図１３（ｂ）に示すように、エクステンション領域２０８ａの下のポケット領域２１１ａを形成する。そして、図１３（ａ）に示すフォトレジスト膜２１２を例えばアッシングにより除去する。
次いで、図１３（ｂ）に示すように、半導体基板１１を覆う絶縁膜２１３を例えばＣＶＤ法により形成する。絶縁膜２１３は、例えばシリコン酸化膜（ＳｉＯ２）である。この絶縁膜２１３をドライエッチング（例えばＲＩＥ法）により垂直方向にエッチングする。これにより、図１３（ｃ）に示すように、ゲート電極２０３ａ，２０３ｂの両側に２層目のサイドウォール２１４ａ，２１４ｂを形成する。このとき、図１３（ｂ）に示す反射防止膜２０４ａ，２０４ｂも除去する。
次に、図１３（ｄ）に示すように、半導体基板１１を覆うフォトレジスト膜２１５を例えばスピンコート法により形成する。そのフォトレジスト膜２１５を例えばフォトリソグラフィ法によりパターニングして開口部２１５ａを形成し、Ｐ型トランジスタ領域を露出する。そして、開口部２１５ａからＰ型不純物をＮウェル２０１ａ内にイオン注入し、図１４（ａ）に示すＰ型拡散領域（ソース／ドレイン領域）２１６ａを形成する。そして、図１３（ｄ）に示すフォトレジスト膜２１５を例えばアッシングにより除去する。
次に、図１４（ａ）に示すように、半導体基板１１を覆うフォトレジスト膜２１７を例えばスピンコート法により形成する。そのフォトレジスト膜２１７を例えばフォトリソグラフィ法によりパターニングして開口部２１７ａを形成し、Ｎ型トランジスタ領域を露出する。そして、開口部２１７ａからＮ型不純物をＰウェル２０１ｂ内にイオン注入し、図１４（ｂ）に示すＮ型拡散領域（ソース／ドレイン領域）２１６ｂを形成する。そして、図１４（ａ）に示すフォトレジスト膜２１７を例えばアッシングにより除去する。
次いで、図１４（ｂ）に示すように、半導体基板１１を例えばランプアニール装置２１８により加熱し、拡散領域２１６ａのＰ型不純物と拡散領域２１６ｂのＮ型不純物を活性化する。次に、図１４（ｃ）に示すように、シリサイド層２１９ａ，２１９ｂを形成する。例えば、半導体基板１１上に金属膜（例えばコバルト膜）を形成する。そして、半導体基板１１を加熱することにより、シリコンと金属を合金化し、シリサイド層２１９ａ，２１９ｂを形成する。
次いで、図１４（ｄ）に示すように、カバー絶縁膜２２１、第１の層間絶縁膜２２２、第２の層間絶縁膜２２３を形成する。カバー絶縁膜２２１は例えばシリコン窒化膜（Ｓｉ３Ｎ４）であり、例えばＣＶＤ法により形成される。第１の層間絶縁膜２２２は例えばシリコン酸化膜（ＳｉＯ２）であり、例えばＣＶＤ法により形成される。第２の層間絶縁膜２２３は例えばＢＰＳＧ（Boron Phosphorous Silicate Glass）膜であり、例えばＣＶＤ法により形成される。
次に、図１５（ａ）に示すように、第２の層間絶縁膜２２３を例えば化学機械研磨（ＣＭＰ：Chemical Mechanical Polishing）法により研磨し、表面を平坦化する。次いで、図１５（ｂ）に示すように、第２の層間絶縁膜２２３上に反射防止膜２２４を形成する。その反射防止膜２２４の上にフォトレジスト膜２２５を例えばスピンコート法により形成する。そして、例えばフォトリソグラフィ法によりフォトレジスト膜２２５に開口部２２５ａを形成する。次に、フォトレジスト膜２２５の開口部２２５ａから反射防止膜２２４、第２及び第１の層間絶縁膜２２３，２２２、カバー絶縁膜２２１を例えばドライエッチングにより順次エッチングし、図１５（ｃ）に示すコンタクトホール２２６を形成する。そして、図１５（ｂ）に示すフォトレジスト膜２２５を例えばアッシング法により除去する。
次に、図１６（ａ）に示すように、コンタクトホール２２６内及び反射防止膜２２４上にバリア膜２２７を例えばスパッタ法により形成する。バリア膜２２７は、例えばチタン窒化膜（ＴｉＮ）である。次いで、図１６（ｂ）に示すように、コンタクトホール２２６内及びバリア膜２２７上にタングステン（Ｗ）膜２２８を例えばＣＶＤ法により形成する。次に、第２の層間絶縁膜２２３の上のタングステン膜２２８、バリア膜２２７及び反射防止膜２２４を例えばＣＭＰ法により除去する。これにより、図１６（ｃ）に示すように、コンタクトホール２２６内に、バリア膜２２７とタングステン膜２２８によるコンタクトプラグ２２９が形成される。
以上記述したように、本実施形態によれば、以下の効果を奏する。
（１）半導体基板１１の上において、ロジック部にはトランジスタのゲート絶縁膜２８とゲート電極２９が形成され、メモリセル部には第１のゲート絶縁膜４３とゲート電極４４が形成されている。半導体基板１１のロジック部を覆う保護膜１１２が選択的に形成されている。保護膜１１２は、ロジック部のトランジスタのゲート絶縁膜２８とゲート電極２９を覆うように形成されている。そして、メモリセル部の第１のゲート絶縁膜４３とゲート電極４４は保護膜１１２から露出している。半導体基板１１の表面を熱酸化することにより、メモリセル部にスクリーン酸化膜１１４が形成される。
（１）半導体基板１１の上において、ロジック部にはトランジスタのゲート絶縁膜２８とゲート電極２９が形成され、メモリセル部には第１のゲート絶縁膜４３とゲート電極４４が形成されている。半導体基板１１のロジック部を覆う保護膜１１２が選択的に形成されている。保護膜１１２は、ロジック部のトランジスタのゲート絶縁膜２８とゲート電極２９を覆うように形成されている。そして、メモリセル部の第１のゲート絶縁膜４３とゲート電極４４は保護膜１１２から露出している。半導体基板１１の表面を熱酸化することにより、メモリセル部にスクリーン酸化膜１１４が形成される。
トランジスタのゲート絶縁膜２８及びゲート電極２９を覆う保護膜１１２は、例えばシリコン酸化膜（ＳｉＯ２）よりも耐酸化性が高い性質を有している。したがって、半導体基板１１を熱処理するとき、保護膜１１２により覆われたゲート絶縁膜２８とゲート電極２９に対して酸化膜が形成されない。したがって、製造工程（熱処理）におけるゲート絶縁膜２８とゲート電極２９の形状の変化を抑制することができる。このため、トランジスタの特性変化を抑制することができる。また、ゲート絶縁膜２８とゲート電極２９の形状が変化しないため、ゲート絶縁膜２８とゲート電極２９のシュリンク（短ゲート長化）を行うことが可能となる。
また、保護膜１１２は、ロジック部の表面を覆うように形成されている。従って、半導体基板１１を熱処理するとき、基板１１の表面に酸化膜が形成されない。このため、ゲート絶縁膜２８の増膜を抑制することができ、トランジスタの特性変化を抑制することができる。
（２）保護膜１１２は、例えばシリコン酸化膜（ＳｉＯ２）よりもフッ酸（フッ化水素酸：ＨＦ）で除去（溶解）しやすい性質を有している。したがって、保護膜１１２を除去する際に、トランジスタのゲート絶縁膜２８に対するウェットエッチングの影響は少なく、ゲート絶縁膜２８の形状変化を抑制することができる。これにより、トランジスタの特性変化を抑制することができる。
（３）半導体基板１１上に形成したフォトレジスト膜１１０をパターニングしてフォトレジスト膜１１０ａ，１１０ｂを形成する。それらのフォトレジスト膜１１０ａ，１１０ｂをマスクとして半導体基板１１上に形成した絶縁膜１０４と導電膜１０５をエッチングし、トランジスタのゲート絶縁膜２８及びゲート電極２９と、メモリセルのコントロールゲート４７を形成する。
そして、ゲート絶縁膜２８とゲート電極２９をフォトレジスト膜１１１にて覆う。そして、半導体基板１１上に形成した絶縁膜１０１，導電膜１０２及び絶縁膜１０３を、コントロールゲート４７上の反射防止膜１０６ｂをマスクとしてエッチングし、メモリセルのフローティングゲート４５と第１及び第２のゲート絶縁膜４３，４６を形成した。
このように、トランジスタのゲート電極２９とメモリセルのコントロールゲート４７を同時に形成することで、これらを別々の工程で形成する場合と比べて工数を少なくすることができる。また、ゲート電極２９とコントロールゲート４７を同時に形成することにより、製造に用いるマスクの位置合せの回数を少なくすることができ、マスクの位置ずれ等の発生を抑制することができる。これにより、高い精度でゲート電極２９とコントロールゲート４７を形成することができる。
尚、上記各実施形態は、以下の態様で実施してもよい。
尚、上記各実施形態は、以下の態様で実施してもよい。
・上記実施形態における反射防止膜１０６は、第２の導電膜１０５上に形成したシリコン窒化膜（Ｓｉ３Ｎ４）を含むものとしてもよい。
・上記実施形態では、熱処理（熱酸化）によりスクリーン酸化膜１１４を形成したが、他の酸化法、例えばラジカル酸化法により、酸化膜を形成してもよい。
・上記実施形態では、熱処理（熱酸化）によりスクリーン酸化膜１１４を形成したが、他の酸化法、例えばラジカル酸化法により、酸化膜を形成してもよい。
１１ 半導体基板
２２，２３ ロジック部
２４ メモリ部
２８ ゲート絶縁膜
２９ ゲート電極
４３ 第１のゲート絶縁膜
４４ ゲート電極
４５ フローティングゲート
４６ 第２のゲート絶縁膜
４７ コントロールゲート
１０６，１０６ａ，１０６ｂ 反射防止膜
１１２ 保護膜
Ｑ１ トランジスタ
ＭＣ メモリセル（不揮発性メモリ）
２２，２３ ロジック部
２４ メモリ部
２８ ゲート絶縁膜
２９ ゲート電極
４３ 第１のゲート絶縁膜
４４ ゲート電極
４５ フローティングゲート
４６ 第２のゲート絶縁膜
４７ コントロールゲート
１０６，１０６ａ，１０６ｂ 反射防止膜
１１２ 保護膜
Ｑ１ トランジスタ
ＭＣ メモリセル（不揮発性メモリ）
Claims (4)
- 半導体基板上に、トランジスタのゲート絶縁膜及びゲート電極と、不揮発性メモリのコントロールゲート，フローティングゲート，前記半導体基板と前記フローティングゲートの間の第１のゲート絶縁膜，及び前記フローティングゲートと前記コントロールゲートの間の第２のゲート絶縁膜を形成する工程と、
前記トランジスタの前記ゲート絶縁膜及び前記ゲート電極を被覆し、シリコン酸化膜よりも耐酸化性が高く、且つシリコン酸化膜よりもフッ酸を含むエッチング液に対するエッチングレートが高い保護膜を形成する工程と、
前記半導体基板を熱処理し、前記不揮発性メモリの前記第１のゲート絶縁膜並びに前記第２のゲート絶縁膜及び前記コントロールゲート並びに前記フローティングゲートの側面に酸化膜を形成する工程と、
フッ酸を含むエッチング液を用いたウェットエッチングにより、前記保護膜を除去する工程と、を有し、
前記保護膜は、０．９よりも低い消衰係数を有するシリコン窒化膜である、半導体装置の製造方法。 - 半導体基板上に、トランジスタのゲート絶縁膜及びゲート電極と、不揮発性メモリのコントロールゲート，フローティングゲート，前記半導体基板と前記フローティングゲートの間の第１のゲート絶縁膜，及び前記フローティングゲートと前記コントロールゲートの間の第２のゲート絶縁膜を形成する工程は、
前記半導体基板上に第１の絶縁膜を形成する工程と、
前記第１の絶縁膜上に第１の導電膜を形成する工程と、
前記第１の導電膜上に第２の絶縁膜を形成する工程と、
前記トランジスタを形成する領域の前記第１の絶縁膜と前記第２の絶縁膜と前記第１の導電膜を除去する工程と、
前記トランジスタを形成する領域に第３の絶縁膜を形成する工程と、
前記半導体基板の全面に第２の導電膜を形成する工程と、
前記第２の導電膜上に反射防止膜を形成する工程と、
前記第２の導電膜と前記第３の絶縁膜と前記反射防止膜をパターニングし、前記トランジスタの前記ゲート絶縁膜及び前記ゲート電極と、前記不揮発性メモリの前記コントロールゲートを形成する工程と、
パターニングした前記反射防止膜をマスクとして前記第１の絶縁膜，前記第２の絶縁膜，前記第１の導電膜をパターニングし、前記不揮発性メモリの前記フローティングゲート、前記第１のゲート絶縁膜、前記第２のゲート絶縁膜を形成する工程と、を有する、請求項１に記載の半導体装置の製造方法。 - 前記保護膜を形成する工程は、
前記半導体基板を被覆する前記保護膜を形成する工程と、
前記トランジスタに対応する領域の前記保護膜を被覆し、前記不揮発性メモリに対応する領域の前記保護膜を露出するレジスト膜を形成する工程と、
前記レジスト膜をマスクとして、フッ酸を含むエッチング液を用いたウェットエッチングにより、前記保護膜を除去する工程と、を有することを特徴とする請求項１又は２に記載の半導体装置の製造方法。 - 前記保護膜は、シリコン含有量が理論値に対して相対的に多いシリコン窒化膜であることを特徴とする請求項１〜３のいずれか一項に記載の半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2013162489A JP6194684B2 (ja) | 2013-08-05 | 2013-08-05 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2013162489A JP6194684B2 (ja) | 2013-08-05 | 2013-08-05 | 半導体装置の製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JP2015032741A JP2015032741A (ja) | 2015-02-16 |
| JP6194684B2 true JP6194684B2 (ja) | 2017-09-13 |
Family
ID=52517810
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2013162489A Expired - Fee Related JP6194684B2 (ja) | 2013-08-05 | 2013-08-05 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP6194684B2 (ja) |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP6518485B2 (ja) | 2015-03-30 | 2019-05-22 | ルネサスエレクトロニクス株式会社 | 半導体装置の製造方法 |
| JP7216502B2 (ja) | 2018-08-29 | 2023-02-01 | ローム株式会社 | 半導体装置 |
Family Cites Families (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH06318710A (ja) * | 1992-12-14 | 1994-11-15 | Nkk Corp | 不揮発性半導体記憶装置及びその製造方法 |
| US6235587B1 (en) * | 1999-10-13 | 2001-05-22 | Advanced Micro Devices, Inc. | Method of manufacturing a semiconductor device with reduced arc loss in peripheral circuitry region |
| DE10221884A1 (de) * | 2002-05-16 | 2003-11-27 | Infineon Technologies Ag | Verfahren zum Herstellen einer Schicht-Anordnung, Schicht-Anordnung und Speicher-Anordnung |
| JP4886021B2 (ja) * | 2008-12-16 | 2012-02-29 | エルピーダメモリ株式会社 | 半導体装置及びその製造方法 |
| JP5556490B2 (ja) * | 2010-08-06 | 2014-07-23 | 富士通セミコンダクター株式会社 | 半導体装置の製造方法 |
| JP5686056B2 (ja) * | 2011-07-01 | 2015-03-18 | 富士通セミコンダクター株式会社 | 半導体装置の製造方法 |
-
2013
- 2013-08-05 JP JP2013162489A patent/JP6194684B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JP2015032741A (ja) | 2015-02-16 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JP4850174B2 (ja) | 半導体装置及びその製造方法 | |
| JP5038633B2 (ja) | 半導体装置及びその製造方法 | |
| US8319273B2 (en) | Self-aligned charge storage region formation for semiconductor device | |
| JP5278320B2 (ja) | 半導体装置及びその製造方法 | |
| JP4551795B2 (ja) | 半導体装置の製造方法 | |
| JP2011049395A (ja) | 不揮発性半導体記憶装置および不揮発性半導体記憶装置の製造方法 | |
| JP2010267814A (ja) | 半導体装置及びその製造方法 | |
| JP2007165558A (ja) | 半導体装置およびその製造方法 | |
| JP2006140319A (ja) | 半導体装置およびその製造方法 | |
| JP6880595B2 (ja) | 半導体装置及びその製造方法 | |
| JP6194684B2 (ja) | 半導体装置の製造方法 | |
| JP4505349B2 (ja) | 半導体装置の製造方法 | |
| JP3648499B2 (ja) | 半導体装置の製造方法、及び、半導体装置 | |
| JP3746907B2 (ja) | 半導体装置の製造方法 | |
| JP5365054B2 (ja) | 半導体装置の製造方法 | |
| JP2003031702A (ja) | 不揮発性半導体記憶装置およびその製造方法 | |
| US11665896B2 (en) | Semiconductor device including nonvolatile memory device and logic device and manufacturing method of semiconductor device including nonvolatile memory device and logic device | |
| JP2008066725A (ja) | Ｅｅｐｒｏｍ装置及びその製造方法 | |
| JP2012028562A (ja) | 半導体装置の製造方法 | |
| JP4082280B2 (ja) | 半導体装置およびその製造方法 | |
| JP4444548B2 (ja) | 半導体装置の製造方法 | |
| JP2009049208A (ja) | 半導体装置およびその製造方法 | |
| JP2006216857A (ja) | 半導体装置の製造方法 | |
| JP4918367B2 (ja) | 半導体装置及びその製造方法 | |
| US20100176458A1 (en) | Semiconductor device and method of manufacturing the same |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A621 | Written request for application examination |
Free format text: JAPANESE INTERMEDIATE CODE: A621 Effective date: 20160425 |
|
| A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20170214 |
|
| A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20170216 |
|
| A521 | Request for written amendment filed |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20170330 |
|
| TRDD | Decision of grant or rejection written | ||
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20170718 |
|
| A61 | First payment of annual fees (during grant procedure) |
Free format text: JAPANESE INTERMEDIATE CODE: A61 Effective date: 20170731 |
|
| R150 | Certificate of patent or registration of utility model |
Ref document number: 6194684 Country of ref document: JP Free format text: JAPANESE INTERMEDIATE CODE: R150 |
|
| LAPS | Cancellation because of no payment of annual fees |