JP2006216857A - 半導体装置の製造方法 - Google Patents

半導体装置の製造方法 Download PDF

Info

Publication number
JP2006216857A
JP2006216857A JP2005029492A JP2005029492A JP2006216857A JP 2006216857 A JP2006216857 A JP 2006216857A JP 2005029492 A JP2005029492 A JP 2005029492A JP 2005029492 A JP2005029492 A JP 2005029492A JP 2006216857 A JP2006216857 A JP 2006216857A
Authority
JP
Japan
Prior art keywords
resistor
film
highvt
active region
lowvt
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
JP2005029492A
Other languages
English (en)
Inventor
Tomohiko Tsutsumi
智彦 堤
Taiji Ema
泰示 江間
Hideyuki Kojima
秀之 兒嶋
Toru Anezaki
徹 姉崎
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Fujitsu Ltd
Original Assignee
Fujitsu Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Fujitsu Ltd filed Critical Fujitsu Ltd
Priority to JP2005029492A priority Critical patent/JP2006216857A/ja
Priority to TW094117472A priority patent/TWI267895B/zh
Priority to US11/139,651 priority patent/US7135367B2/en
Priority to CNB2005100795955A priority patent/CN100405579C/zh
Publication of JP2006216857A publication Critical patent/JP2006216857A/ja
Pending legal-status Critical Current

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
    • H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body
    • H01L27/10—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including a plurality of individual components in a repetitive configuration
    • H01L27/105—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including a plurality of individual components in a repetitive configuration including field-effect components
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L28/00—Passive two-terminal components without a potential-jump or surface barrier for integrated circuits; Details thereof; Multistep manufacturing processes therefor
    • H01L28/20—Resistors
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B41/00—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates
    • H10B41/40—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by the peripheral circuit region
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B41/00—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates
    • H10B41/40—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by the peripheral circuit region
    • H10B41/42—Simultaneous manufacture of periphery and memory cells
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B41/00—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates
    • H10B41/40—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by the peripheral circuit region
    • H10B41/42—Simultaneous manufacture of periphery and memory cells
    • H10B41/49—Simultaneous manufacture of periphery and memory cells comprising different types of peripheral transistor

Landscapes

  • Engineering & Computer Science (AREA)
  • Power Engineering (AREA)
  • Manufacturing & Machinery (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
  • Semiconductor Memories (AREA)
  • Semiconductor Integrated Circuits (AREA)

Abstract

【課題】 抵抗素子の抵抗値について、接続抵抗成分のみならず抵抗素子本体の抵抗値を、工程数を増加させることなく容易且つ精緻に安定制御して、信頼性の高い抵抗素子を備えた半導体装置を実現する。
【解決手段】 レジストパターン５４を除去した直後に、例えば熱ＣＶＤ法により、抵抗素子８１の表面を含むシリコン基板１の全面を覆うように、絶縁膜としてシリコン酸化膜４９を堆積する。このシリコン酸化膜４９を加工して、抵抗素子８１上にはシリサイドブロック５０を、各トランジスタのゲート電極４２等の両側面にはサイドウォールスペーサ６１を同時形成する。
【選択図】 図１２

Description

本発明は、半導体材料からなる抵抗素子を有する半導体装置の製造方法に関する。
半導体装置におけるアナログ素子の１つとして、多結晶シリコン等からなる抵抗体を有する抵抗素子がある。この抵抗素子は所期の抵抗値に高精度に調節されることが要求されるため、抵抗値が所期の値に安定に規定された抵抗素子が得られる製造方法が求められている。
抵抗値が所期の値に安定に規定された抵抗素子としては、特許文献１，２に記載されているものがある。特許文献１，２では、抵抗体表面の電気的接続部位における抵抗値を低減して抵抗値が所期の値に制御するため、当該接続部位にシリサイド層を形成する技術が開示されている。ここで、特許文献１では抵抗体を形成した後にトランジスタのゲート電極等を形成する態様が、特許文献２では抵抗体とゲート電極を同時に形成して工程の煩雑化を防止する態様がそれぞれ記載されている。
特開２００３−１５８１９６号公報 特開平１０−１５０１５４号公報
上記の特許文献１，２のように、抵抗素子表面の電気的接続部位をシリサイド化することにより、抵抗素子の抵抗値全体のうち接続抵抗成分を低減させて制御性を向上させることは可能である。しかしながら、抵抗素子を備えた半導体装置の更なる微細化・高性能化の要請が高まる昨今では、接続抵抗成分のみなならず、抵抗素子本体の抵抗値を精緻に制御することが必要となっている。
本発明は、上記の課題に鑑みてなされたものであり、抵抗素子の抵抗値について、接続抵抗成分のみならず抵抗素子本体の抵抗値を、工程数を増加させることなく容易且つ精緻に安定制御して、信頼性の高い抵抗素子を備えた半導体装置を実現する半導体装置の製造方法を提供することを目的とする。
本発明の半導体装置の製造方法は、半導体基板上に第１及び第２の素子分離構造が形成され、前記第１の素子分離構造により画定された活性領域にトランジスタを、前記第２の素子分離構造上に抵抗素子をそれぞれ備えてなる半導体装置の製造方法であって、前記第２の素子分離構造上を含む前記半導体基板上に半導体膜を形成し、前記第２の素子分離構造上及び前記活性領域上にそれぞれ前記半導体膜が残るように前記半導体膜を加工し、抵抗体及びゲート電極を形成する工程と、前記活性領域を露出させる第１のマスクを形成し、前記活性領域における前記ゲート電極の両側に第１の不純物を導入した後、前記第１のマスクを除去する工程と、前記抵抗体を露出させる第２のマスクを形成し、前記抵抗体内に第２の不純物を導入した後、前記第２のマスクを除去する工程と、前記第２のマスクを除去した直後に、前記抵抗体及び前記ゲート電極を含む全面に絶縁膜を形成する工程と、
前記絶縁膜を加工して、前記抵抗体の上面の一部を覆うとともに、前記ゲート電極の側面を覆うように、前記絶縁膜を残す工程とを含む。
本発明の半導体装置の製造方法の別態様は、半導体基板上に第１及び第２の素子分離構造が形成され、前記第１の素子分離構造により画定された活性領域にトランジスタを、前記第２の素子分離構造上に抵抗素子をそれぞれ備えてなる半導体装置の製造方法であって、前記抵抗素子を形成するに際して、前記第２の素子分離構造上を含む前記半導体基板上に半導体膜を形成し、前記第２の素子分離構造上に前記半導体膜が残るように前記半導体膜を加工して抵抗体を形成する工程と、前記抵抗体を露出させるマスクを形成し、前記マスクを用いて前記抵抗体内に不純物を導入した後、前記マスクを除去する工程と、前記マスクを除去した直後に、前記抵抗体を覆うように絶縁膜を形成する工程と、前記絶縁膜を加工して、前記抵抗体の上面の一部を覆う形状に前記絶縁膜を残す工程とを含む
本発明によれば、抵抗素子の抵抗値について、接続抵抗成分のみならず抵抗素子本体の抵抗値を、工程数を増加させることなく容易且つ精緻に安定制御して、信頼性の高い抵抗素子を備えた半導体装置を実現することができる。
また、本発明によれば、上記した抵抗値の安定制御を実現させつつも、抵抗体とトランジスタのゲート電極とを同時に形成し、工程数の増加を可及的に抑えることができる。
−本発明の基本骨子−
本発明者は、抵抗素子の抵抗値について、接続抵抗成分のみならず抵抗素子本体の抵抗値を、工程数を増加させることなく容易且つ精緻に安定制御すべく、抵抗体への不純物導入工程を中心とした必須工程の順序等に着目した。
図１は、相異なる製造プロセスで形成した抵抗素子について、本発明者が調べた抵抗値の確率プロットを示す特性図である。ここで、横軸がシート抵抗値（Ω／ｓｑ）を、縦軸がσ（シグマ）をそれぞれ表している。
図１において、実験１では、（１）．抵抗体へ不純物を導入する工程（レジストを用いたリソグラフィー及びレジストの剥離を含む）、（２）．トランジスタの活性領域への２回の不純物導入の工程、（３）．導入した不純物を活性化する熱処理の工程、（４）．抵抗体を覆う絶縁膜（シリサイドブロック層となる）の形成工程の順序で実行した。
実験２では、（１）．抵抗体へ不純物を導入する工程（レジストを用いたリソグラフィー及びレジストの剥離を含む）、（２）．（１）の直後に、導入した不純物を活性化する熱処理の工程、（３）．抵抗体を覆う絶縁膜（シリサイドブロック層となる）の形成工程の順序で実行した。
実験３では、（１）．抵抗体へ不純物を導入する工程（レジストを用いたリソグラフィー及びレジストの剥離を含む）、（２）．（１）の直後に、抵抗体を覆う絶縁膜（シリサイドブロック層となる）の形成工程、（３）．導入した不純物を活性化する熱処理の工程の順序で実行した。
図１から明らかなように、実験１が最も抵抗値のバラツキが大きく、実験３が最も抵抗値のバラツキが少ないことが判る。実験３では、抵抗値の均一性が顕著であり、抵抗値のバラツキは殆ど見られず抵抗値が所望値に精緻に制御されている。
本発明者は、この実験結果から、工程数を増加させることなく、安定した抵抗値を有する抵抗素子を得るには、（Ａ）実験３の工程順序を実行することと、（Ｂ）抵抗体へ不純物を導入してからシリサイドブロック層の絶縁膜を形成するまでの間における作業（及びその時間）を可及的に少なくすることとを要するということに想到した。後者の条件（Ｂ）を満たすには、その前提として、全面形成された半導体膜（例えば多結晶シリコン膜）の状態で不純物導入するのではなく、半導体膜を抵抗体に加工してから不純物導入することを要する。そして、この場合の必要最小限の作業は、抵抗素子とトランジスタ（実際には導入不純物の異なる複数のトランジスタ）とが同一基板に形成されることに起因して、抵抗体への不純物導入のための（レジスト等の）マスクを形成することが必須であることから、当該マスクを除去する作業であると考えられる。即ち、条件（Ｂ）を満たすには、先ず半導体膜から抵抗体をパターン形成して、この抵抗体へマスクを用いて不純物を導入し、当該マスクを除去した直後に、シリサイドブロック層となる絶縁膜を形成すれば良い。
この点、上記した特許文献１，２では、本発明の如き各条件に関する記載・示唆は共に皆無である。即ち、特許文献１では、その請求項７で、「半導体材料にイオン注入することで抵抗素子を形成する工程と、上記抵抗素子上に層間膜を形成する工程と」が列挙されているものの、明細書内には、ポリシリコンに不純物をイオン注入した後に、このポリシリコンを加工して抵抗素子を形成し、その後にゲート絶縁膜と共に薄い酸化膜の形成等を経て、層間膜を形成する旨が明示されている。また、特許文献２では、その請求項１で、「多結晶シリコン膜をパターニングして抵抗体を形成する工程と、絶縁膜を形成する工程と」が列挙されているものの、明細書内には、多結晶シリコン膜へのイオン注入に関する正面からの具体的な記載はなく、抵抗体とゲート電極とで異なった不純物濃度にする場合には、多結晶シリコン膜を成長後、マスクを形成してイオン注入を打ち分ける旨が明記されている。即ち、特許文献１，２共に、基板全体に多結晶シリコン膜を成長した状態で不純物を導入し、その後に多結晶シリコン膜を加工して抵抗体をパターン形成するものである。
これに対して本発明は、上記した実験（１）〜（３）のように工程順序を変えた緻密な実験を踏まえた考察により、最適な工程順序の条件（Ａ）と、及び抵抗体への不純物導入と絶縁膜形成との間における作業の可及的な削減の条件（Ｂ）とに想到できたのであり、このような考察を経ず、上記の諸条件に全く頓着しない特許文献１，２と本発明とは別発明である。
また、本発明では、工程数を増加させないことを前提として、接続抵抗成分のみならず抵抗素子本体の抵抗値を容易且つ精緻に安定制御すべく、抵抗体とトランジスタのゲート電極とを同一の半導体膜から同時形成し、上記の条件（Ａ），（Ｂ）を実行する。この場合、半導体膜を加工して抵抗体とゲート電極とを同時形成した後、先ずゲート電極をマスクとして活性領域に不純物導入してＬＤＤ領域を形成し、次いで抵抗体に不純物導入する。そして、マスクを除去した直後に絶縁膜を形成し、この絶縁膜を加工して、抵抗体上に絶縁膜を残してシリサイドブロック層を形成するとともに、ゲート電極の側壁に絶縁膜を残してサイドウォールスペーサを形成する。
−本発明を適用した具体的な諸実施形態−
以下、本発明を適用した具体的な諸実施形態について、図面を参照しながら詳細に説明する。
（第１の実施形態）
本発明により製造される半導体装置は、抵抗素子と、例えば１１種類のトランジスタとが集積されてなるものである。ここで、各トランジスタとしては、不揮発性メモリである所謂フラッシュメモリ、Ｎチャネル高電圧（５Ｖ）・低閾値トランジスタ（5VN・LowVt）、Ｎチャネル高電圧（５Ｖ）・高閾値トランジスタ（5VN・HighVt）、Ｐチャネル高電圧（５Ｖ）・低閾値トランジスタ（5VP・LowVt）、Ｐチャネル高電圧（５Ｖ）・高閾値トランジスタ（5VP・HighVt）、Ｎチャネル中電圧（３．３Ｖ）（N-3.3）、Ｐチャネル中電圧（３．３Ｖ）（P-3.3）、Ｎチャネル低電圧（１．２Ｖ）・高閾値トランジスタ（1.2VN・HighVt）、Ｎチャネル低電圧（１．２Ｖ）・低閾値トランジスタ（1.2VN・LowVt）、Ｐチャネル低電圧（１．２Ｖ）・高閾値トランジスタ（1.2VP・HighVt）Ｐチャネル低電圧（１．２Ｖ）・低閾値トランジスタ（1.2VP・LowVt）である。
フラッシュメモリは、高電圧のフラッシュメモリ制御回路を構成し、例えば５Ｖで動作するトランジスタである。
低電圧トランジスタ（低閾値：1.2VN・LowVt，1.2VP・LowVt 高閾値：1.2VN・HighVt，1.2VP・HighVt）は、ロジック回路部を構成し、例えば１．２Ｖで動作するトランジスタである。これらのトランジスタには、ロジック回路部の性能向上のために、極薄のゲート絶縁膜が用いられる。
中電圧トランジスタは、入出力回路部を構成し、例えば２．５Ｖ又は３．３Ｖで動作するトランジスタである。２．５Ｖ動作のものと３．３Ｖ動作のものとでは、ゲート絶縁膜の膜厚や閾値電圧の制御条件、ＬＤＤ領域の形成条件等が相違するが、両方を搭載する必要はなく、いずれか一方のみが搭載される。本実施形態では、３．３Ｖ動作のトランジスタ（N-3.3，P-3.3）を搭載するものとして説明する。
高電圧トランジスタ（低閾値：5VN・LowVt，5VP・LowVt 高閾値：5VN・HighVt，5VP・HighVt）は、例えば５Ｖで動作するトランジスタである。
図２〜図１４は、第１の実施形態による半導体装置の製造方法を工程順に示す概略断面図である。各図において、左から順に、抵抗素子及び１１種類のトランジスタ（フラッシュメモリ、5VN・LowVt、5VN・HighVt、5VP・LowVt、5VP・HighVt、N-3.3、P-3.3、1.2VN・HighVt、1.2VN・LowVt、1.2VP・HighVt、1.2VP・LowVt）が形成される。ここで、各図の上部に抵抗素子の形成領域及び各トランジスタの活性領域を示す。
先ず、素子分離構造を形成して、抵抗素子の形成領域及び各トランジスタの活性領域を画定する。
図２（ａ）に示すように、シリコン基板１の表層に例えばＳＴＩ（Shallow Trench Isolation）法により、シリコン基板１の素子分離領域に、素子分離構造として各第１のＳＴＩ領域２及び第２のＳＴＩ領域３を形成する。ＳＴＩの代わりに、所謂ＬＯＣＯＳ法により素子分離構造としてフィールド酸化膜を形成するようにしても良い。各第１のＳＴＩ領域２により１１種類のトランジスタの各活性領域が、第２のＳＴＩ領域３により抵抗素子の形成領域が確定される。次に、各活性領域の表面を酸化して、膜厚１０ｎｍ程度の薄いシリコン酸化膜（不図示）を形成する。
続いて、フラッシュメモリ、5VN・LowVt、5VN・HighVtの各活性領域に不純物を導入する。
図２（ｂ）に示すように、シリコン基板１上にレジストを塗布し、リソグラフィーにより当該レジストを加工して、フラッシュメモリ、5VN・LowVt、5VN・HighVtの各活性領域を含む開口１１ａを形成し、レジストパターン１１を形成する。次に、このレジストパターン１１をマスクとして、フラッシュメモリ、5VN・LowVt、5VN・HighVtの各活性領域の深部にＮ型不純物、ここではリン（Ｐ+）を加速エネルギーが２ＭｅＶ、ドーズ量が２×１０13／ｃｍ2の条件でイオン注入する。注入された不純物を導入不純物４として示す。そして、灰化処理等によりレジストパターン１１を除去する。
続いて、フラッシュメモリ、5VN・LowVt、5VN・HighVt、N-3.3、1.2VN・HighVt、1.2VN・LowVtの各活性領域に不純物を導入する。
図２（ｃ）に示すように、シリコン基板１上にレジストを塗布し、リソグラフィーにより当該レジストを加工して、フラッシュメモリ、5VN・LowVt、5VN・HighVtの各活性領域、N-3.3の活性領域、1.2VN・HighVt、1.2VN・LowVtの各活性領域をそれぞれ含む各開口１２ａを形成し、レジストパターン１２を形成する。次に、このレジストパターン１２をマスクとして、フラッシュメモリ、5VN・LowVt、5VN・HighVt、N-3.3、1.2VN・HighVt、1.2VN・LowVtの各活性領域に、Ｐ型ウェルを形成するためのＰ型不純物、ここではホウ素（Ｂ+）を加速エネルギーが４００ｋｅＶ、ドーズ量が１．４×１０13／ｃｍ2の条件でイオン注入する。注入された不純物を導入不純物５として示す。更に、このレジストパターン１２をマスクとして、フラッシュメモリ、5VN・LowVt、5VN・HighVt、N-3.3、1.2VN・HighVt、1.2VN・LowVtの各活性領域に、チャネルストップ領域を形成するためのＰ型不純物、ここではホウ素（Ｂ+）を加速エネルギーが１００ｋｅＶ、ドーズ量が３×１０12／ｃｍ2の条件でイオン注入する。注入された不純物を導入不純物５として示す。そして、灰化処理等によりレジストパターン１２を除去する。
続いて、5VN・HighVt、N-3.3、1.2VN・HighVt、 1.2VN・LowVtの各活性領域に不純物を導入する。
図３（ａ）に示すように、シリコン基板１上にレジストを塗布し、リソグラフィーにより当該レジストを加工して、5VN・HighVtの活性領域、N-3.3の活性領域、1.2VN・HighVt、1.2VN・LowVtの各活性領域をそれぞれ含む各開口１３ａを形成し、レジストパターン１３を形成する。次に、このレジストパターン１３をマスクとして、5VN・HighVt、N-3.3、1.2VN・HighVt、1.2VN・LowVtの各活性領域にＰ型不純物、ここではホウ素（Ｂ+）を加速エネルギーが１００ｋｅＶ、ドーズ量が４×１０12／ｃｍ2の条件でイオン注入する。このイオン注入は、Ｎチャネル高電圧トランジスタの高閾値制御のためと、Ｎチャネル低電圧トランジスタのチャネルストップ領域を形成するためとの双方を兼ねるものである。注入された不純物を導入不純物７として示す。そして、灰化処理等によりレジストパターン１３を除去する。
続いて、5VP・LowVt、5VP・HighVt、P-3.3、1.2VP・HighVt、1.2VP・LowVtの各活性領域に不純物を導入する。
図３（ｂ）に示すように、シリコン基板１上にレジストを塗布し、リソグラフィーにより当該レジストを加工して、5VP・LowVt、5VP・HighVtの各活性領域、P-3.3の活性領域、1.2VP・HighVt、1.2VP・LowVtの各活性領域をそれぞれを含む各開口１４ａを形成し、レジストパターン１４を形成する。次に、このレジストパターン１４をマスクとして、5VP・LowVt、5VP・HighVt、P-3.3、1.2VP・HighVt、1.2VP・LowVtの各活性領域に、Ｎ型ウェルを形成するためのＮ型不純物、ここではリン（Ｐ+）を加速エネルギーが６００ｋｅＶ、ドーズ量が１．５×１０13／ｃｍ2の条件でイオン注入する。注入された不純物を導入不純物８として示す。更に、このレジストパターン１４をマスクとして、5VP・LowVt、5VP・HighVt、P-3.3、1.2VP・HighVt、1.2VP・LowVtの各活性領域に、チャネルストップ領域を形成するためのＮ型不純物、ここではリン（Ｐ+）を加速エネルギーが２４０ｋｅＶ、ドーズ量が９×１０11／ｃｍ2の条件でイオン注入する。なお、後者のイオン注入は、Ｐチャネル高電圧低閾値トランジスタの閾値制御のためのものであり、注入条件を適宜調整することができる。注入された不純物を導入不純物９として示す。そして、灰化処理等によりレジストパターン１４を除去する。
続いて、5VP・HighVt、P-3.3、1.2VP・HighVt、1.2VP・LowVtの各活性領域に不純物を導入する。
図３（ｃ）に示すように、5VP・HighVtの活性領域、P-3.3の活性領域、1.2VP・HighVt、1.2VP・LowVtの各活性領域をそれぞれを含む各開口１５ａを形成し、レジストパターン１５を形成する。次に、このレジストパターン１５をマスクとして、5VP・HighVt、P-3.3、1.2VP・HighVt、1.2VP・LowVtの各活性領域にＮ型不純物、ここではリン（Ｐ+）を加速エネルギーが２４０ｋｅＶ、ドーズ量が４×１０12／ｃｍ2の条件でイオン注入する。このイオン注入は、Ｐチャネル高電圧トランジスタの高閾値制御のためと、Ｐチャネル低電圧トランジスタのチャネルストップ領域を形成するためとの双方を兼ねるものである。注入された不純物を導入不純物１０として示す。そして、灰化処理等によりレジストパターン１５を除去する。
続いて、フラッシュメモリの活性領域に不純物を導入する。
図４（ａ）に示すように、シリコン基板１上にレジストを塗布し、リソグラフィーにより当該レジストを加工して、フラッシュメモリの活性領域を含む開口１６ａを形成し、レジストパターン１６を形成する。次に、このレジストパターン１６をマスクとして、フラッシュメモリの活性領域に、フラッシュメモリの閾値制御のためのＰ型不純物、ここではホウ素（Ｂ+）を加速エネルギーが４０ｋｅＶ、ドーズ量が６×１０13／ｃｍ2の条件でイオン注入する。注入された不純物を導入不純物２１として示す。そして、灰化処理等によりレジストパターン１６を除去する。
続いて、フラッシュメモリのトンネル酸化膜を形成する。
図４（ｂ）に示すように、各活性領域の表面のシリコン酸化膜をＨＦ溶液を用いたウェットエッチングにより除去した後、９００℃〜１０５０℃の温度で３０分間、各活性領域の表面を熱酸化アニールし、膜厚１０ｎｍ程度のトンネル酸化膜１７を形成する。
続いて、フローティングゲート電極及びＯＮＯ膜を形成する。
図４（ｃ）に示すように、例えばＣＶＤ法により、リン（Ｐ）をドープしたアモルファスシリコン膜を膜厚９０ｎｍ程度に基板全面に形成し、このアモルファスシリコン膜をリソグラフィー及びドライエッチングにより加工してフラッシュメモリの活性領域に島状に残し、フローティングゲート電極１８を形成する。次に、例えばＣＶＤ法により、ＳｉＯ膜を膜厚５ｎｍ程度、ＳｉＮ膜を膜厚１０ｎｍ程度にこの順で成長した後、ＳｉＮ膜の表面を例えば９５０℃で９０分間、熱酸化して、最上層に膜厚３０ｎｍ程度のＳｉＯ膜を形成する。このとき、ＳｉＯ膜、ＳｉＮ膜及びＳｉＯ膜が順次積層された３層構造のＯＮＯ膜１９が形成される。なお、図示の便宜上、ＯＮＯ膜１９を１層で示す。なお、トンネル酸化膜１７の形成時及びＳｉＮ膜表面の熱酸化時における熱処理により、各ウェルの導入不純物は０．１μｍ〜０．２μｍ程度以上拡散し、ブロード状態となる。
続いて、N-3.3の活性領域に不純物を導入する。
図５（ａ）に示すように、シリコン基板１上にレジストを塗布し、リソグラフィーにより当該レジストを加工して、N-3.3の活性領域を含む各開口２０ａを形成し、レジストパターン２０を形成する。次に、このレジストパターン２０をマスクとして、ＯＮＯ膜１９を介してN-3.3の活性領域にＰ型不純物、ここではホウ素（Ｂ+）を加速エネルギーが３５ｋｅＶ、ドーズ量が５×１０12／ｃｍ2の条件でイオン注入する。注入された不純物を導入不純物２２として示す。そして、灰化処理等によりレジストパターン２０を除去する。
続いて、P-3.3の活性領域に不純物を導入する。
図５（ｂ）に示すように、シリコン基板１上にレジストを塗布し、リソグラフィーにより当該レジストを加工して、P-3.3の活性領域を含む各開口３１ａを形成し、レジストパターン３１を形成する。次に、このレジストパターン３１をマスクとして、ＯＮＯ膜１９を介してP-3.3の活性領域にＮ型不純物、ここでは砒素（Ａｓ+）を加速エネルギーが１５０ｋｅＶ、ドーズ量が２×１０12／ｃｍ2の条件でイオン注入する。注入された不純物を導入不純物２３として示す。そして、灰化処理等によりレジストパターン３１を除去する。
続いて、1.2VN・HighVtの活性領域に不純物を導入する。
図５（ｃ）に示すように、シリコン基板１上にレジストを塗布し、リソグラフィーにより当該レジストを加工して、1.2VN・HighVtの活性領域を含む各開口３２ａを形成し、レジストパターン３２を形成する。次に、このレジストパターン３２をマスクとして、ＯＮＯ膜１９を介して1.2VN・HighVtの活性領域にＰ型不純物、ここではホウ素（Ｂ+）を加速エネルギーが１５ｋｅＶ、ドーズ量が７×１０12／ｃｍ2の条件でイオン注入する。注入された不純物を導入不純物２４として示す。そして、灰化処理等によりレジストパターン３２を除去する。
続いて、1.2VP・HighVtの活性領域に不純物を導入する。
図６（ａ）に示すように、シリコン基板１上にレジストを塗布し、リソグラフィーにより当該レジストを加工して、1.2VP・HighVtの活性領域を含む各開口３３ａを形成し、レジストパターン３３を形成する。次に、このレジストパターン３３をマスクとして、ＯＮＯ膜１９を介して1.2VP・HighVtの活性領域にＮ型不純物、ここでは砒素（Ａｓ+）を加速エネルギーが１５０ｋｅＶ、ドーズ量が６×１０12／ｃｍ2の条件でイオン注入する。注入された不純物を導入不純物２５として示す。そして、灰化処理等によりレジストパターン３３を除去する。
続いて、ＯＮＯ膜１９を加工する。
図６（ｂ）に示すように、ＯＮＯ膜１９上にレジストを塗布し、リソグラフィーにより当該レジストを加工して、ＯＮＯ膜１９上でフローティングゲート電極１８を含むようにレジストパターン３４を形成する。次に、このレジストパターン３４をマスクとして、ＯＮＯ膜１９をドライエッチングして、フラッシュメモリの活性領域上でフローティングゲート電極１８を覆う形状にＯＮＯ膜１９を加工する。そして、灰化処理等によりレジストパターン３４を除去する。
続いて、5VN・LowVt、5VN・HighVt、5VP・LowVt、5VP・HighVtの各活性領域にＳｉＯ膜を形成する。
図６（ｃ）に示すように、フラッシュメモリの活性領域を除く各活性領域に、ＳｉＯ膜２６を熱酸化法により８５０℃で膜厚１３ｎｍ程度に形成する。次に、ＳｉＯ膜２６上にレジストを塗布し、リソグラフィーにより当該レジストを加工して、ＳｉＯ膜２６上でフラッシュメモリ、5VN・LowVt、5VN・HighVt、5VP・LowVt、5VP・HighVtの各活性領域を含む形状のレジストパターン３５を形成する。そして、レジストパターン３５をマスクとしてＳｉＯ膜２６をドライエッチングして、5VN・LowVt、5VN・HighVt、5VP・LowVt、5VP・HighVtの各活性領域のみにＳｉＯ膜２６を残す。その後、灰化処理等によりレジストパターン３５を除去する。
続いて、N-3.3、P-3.3の各活性領域にＳｉＯ膜を形成する。
図７（ａ）に示すように、シリコン基板１の表面を熱酸化する。このとき、各活性領域のうち、表面が露出されたN-3.3、P-3.3、1.2VN・HighVt、1.2VN・LowVt、1.2VP・HighVt、1.2VP・LowVtの各活性領域に膜厚６ｎｍ程度のＳｉＯ膜２７が形成される。同時に、5VN・LowVt、5VN・HighVt、5VP・LowVt、5VP・HighVtの各活性領域におけるＳｉＯ膜２６の膜厚が増加する。次に、ＳｉＯ膜２６，２７上にレジストを塗布し、リソグラフィーにより当該レジストを加工して、ＳｉＯ膜２６，２７上でフラッシュメモリ、5VN・LowVt、5VN・HighVt、5VP・LowVt、5VP・HighVt、N-3.3、P-3.3の各活性領域を含む形状のレジストパターン３６を形成する。そして、レジストパターン３６をマスクとしてＳｉＯ膜２７をドライエッチングして、N-3.3、P-3.3の各活性領域のみにＳｉＯ膜２７を残す。その後、灰化処理等によりレジストパターン３６を除去する。
続いて、1.2VN・HighVt、1.2VN・LowVt、1.2VP・HighVt、1.2VP・LowVtの各活性領域にＳｉＯ膜を形成する。
図７（ｂ）に示すように、シリコン基板１の表面を熱酸化する。このとき、各活性領域のうち、表面が露出された1.2VN・HighVt、1.2VN・LowVt、1.2VP・HighVt、1.2VP・LowVtの各活性領域に膜厚２．２ｎｍ程度のＳｉＯ膜２８が形成される。同時に、5VN・LowVt、5VN・HighVt、5VP・LowVt、5VP・HighVtの各活性領域におけるＳｉＯ膜２６の膜厚と、N-3.3、P-3.3の各活性領域におけるＳｉＯ膜２７の膜厚とが増加する。ここで例えば、高電圧（５Ｖ）駆動の領域でＳｉＯ膜２６が膜厚１６ｎｍ程度に、中電圧（３．３Ｖ）駆動の領域でＳｉＯ膜２７が膜厚７ｎｍ程度に、低電圧（１．２Ｖ）駆動の領域でＳｉＯ膜２８が膜厚２．２ｎｍ程度となり、それぞれの領域でゲート絶縁膜として機能する。
続いて、フラッシュメモリの制御ゲート電極を形成する。
図７（ｃ）に示すように、シリコン基板１の全面に、ＣＶＤ法により多結晶シリコン膜４０を膜厚１８０ｎｍ程度に堆積した後、多結晶シリコン膜４０上に反射防止材及びエッチングマスク材としてシリコン窒化膜（不図示）を膜厚３０ｎｍ程度に堆積する。次に、レジストを塗布し、フォトリソグラフィーにより加工して、フラッシュメモリの活性領域を電極形状のレジストを残して露出させる開口３７ａを形成し、レジストパターン３７を形成する。次に、このレジストパターン３７をマスクとして用いてシリコン窒化膜をドライエッチングしてエッチングマスクとし、更に多結晶シリコン膜４０、ＯＮＯ膜１９及びフローティングゲート電極１８をドライエッチングする。多結晶シリコン膜４０は、フローティングゲート電極１８上でＯＮＯ膜１９を介して延在する制御ゲート電極８０として残るとともに、抵抗体の形成領域と、フラッシュメモリ以外の各活性領域全体とをそれぞれ覆うように残る。そして、灰化処理等によりレジストパターン３７を除去する。
続いて、フラッシュメモリの活性領域にＬＤＤ領域を形成する。
図８（ａ）に示すように、先ず、フローティングゲート電極１８、ＯＮＯ膜１９及び制御ゲート電極８０の両側面を熱酸化し、膜厚１０ｎｍ程度のシリコン酸化膜（不図示）を形成した後、リソグラフィーにより、フラッシュメモリの活性領域のみを開口する形状のレジストパターン（不図示）を形成する。次に、このレジストパターン及び制御ゲート電極８０をマスクとして、フラッシュメモリの活性領域における多結晶シリコン膜４０の両側にＮ型不純物、ここでは砒素（Ａｓ+）を加速エネルギーが５０ｋｅＶ、ドーズ量が６×１０14／ｃｍ2の条件でイオン注入し、ＬＤＤ（Lightly Doped Drain）領域２９を形成する。そして、灰化処理等により前記レジストパターンを除去する。
続いて、フラッシュメモリのフローティングゲート電極１８、ＯＮＯ膜１９及び制御ゲート電極８０の両側面にサイドウォールスペーサを形成する。
図８（ｂ）に示すように、先ず、フローティングゲート電極１８、ＯＮＯ膜１９及び制御ゲート電極８０の両側面を再び熱酸化し、膜厚１０ｎｍ程度のシリコン酸化膜（不図示）を形成する。次に、例えば熱ＣＶＤ法により全面にシリコン窒化膜を堆積し、このシリコン窒化膜の全面を例えばＲＩＥにより異方性エッチング（エッチバック）して、シリコン窒化膜をフローティングゲート電極１８、ＯＮＯ膜１９及び制御ゲート電極８０の両側面に残し、サイドウォールスペーサ３０を膜厚１００ｎｍ程度に形成する。
続いて、抵抗体及び各活性領域のゲート電極をパターン形成する。
図８（ｃ）に示すように、リソグラフィー及びドライエッチングにより、制御ゲート電極８０以外の多結晶シリコン膜４０を加工し、抵抗体の形成領域には抵抗体４１を、フラッシュメモリ以外の各活性領域にはそれぞれゲート電極４２をパターン形成する。そして、マスクに用いたレジストパターン（不図示）を灰化処理等により除去する。
続いて、N-3.3の活性領域にＬＤＤ領域を形成する。
図９（ａ）に示すように、シリコン基板１上にレジストを塗布し、リソグラフィーにより当該レジストを加工して、N-3.3の活性領域を露出させる開口３８ａを形成し、レジストパターン３８を形成する。次に、このレジストパターン３８及びN-3.3の活性領域のゲート電極４２をマスクとして、ＳｉＯ膜２７を介してN-3.3の活性領域におけるゲート電極４２の両側にＮ型不純物、ここではリン（Ｐ+）を加速エネルギーが３５ｋｅＶ、ドーズ量が４×１０13／ｃｍ2の条件でイオン注入し、ＬＤＤ領域４３を形成する。そして、灰化処理等によりレジストパターン３８を除去する。
続いて、P-3.3の活性領域にＬＤＤ領域を形成する。
図９（ｂ）に示すように、シリコン基板１上にレジストを塗布し、リソグラフィーにより当該レジストを加工して、P-3.3の活性領域を露出させる開口３９ａを形成し、レジストパターン３９を形成する。次に、このレジストパターン３９及びP-3.3の活性領域のゲート電極４２をマスクとして、ＳｉＯ膜２７を介してP-3.3の活性領域におけるゲート電極４２の両側にＰ型不純物、ここではＢＦ2 +を加速エネルギーが１０ｋｅＶ、ドーズ量が４×１０13／ｃｍ2の条件でイオン注入し、ＬＤＤ領域４４を形成する。そして、灰化処理等によりレジストパターン３９を除去する。
続いて、1.2VN・HighVt、1.2VN・LowVtの各活性領域にＬＤＤ領域を形成する。
図１０（ａ）に示すように、シリコン基板１上にレジストを塗布し、リソグラフィーにより当該レジストを加工して、1.2VN・HighVt、1.2VN・LowVtの各活性領域を含む開口６０ａを形成し、レジストパターン６０を形成する。次に、このレジストパターン６０及び1.2VN・HighVt、1.2VN・LowVtの各活性領域のゲート電極４２をそれぞれマスクとして、ＳｉＯ膜２８を介して1.2VN・HighVt、1.2VN・LowVt の各活性領域におけるゲート電極４２の両側にＮ型不純物、ここでは砒素（Ａｓ+）を加速エネルギーが３ｋｅＶ、ドーズ量が１．２×１０15／ｃｍ2の条件でイオン注入し、更にＰ型不純物、ここではＢＦ2 +を加速エネルギーが８０ｋｅＶ、ドーズ量が６×１０12／ｃｍ2の条件でシリコン基板１に対する法線から例えば２８°傾斜した４方向からそれぞれイオン注入し、ＬＤＤ領域４５を形成する。そして、灰化処理等によりレジストパターン６０を除去する。
続いて、1.2VP・HighVt、1.2VP・LowVtの各活性領域にＬＤＤ領域を形成する。
図１０（ｂ）に示すように、シリコン基板１上にレジストを塗布し、リソグラフィーにより当該レジストを加工して、1.2VP・HighVt、1.2VP・LowVtの各活性領域を含む開口５１ａを形成し、レジストパターン５１を形成する。次に、このレジストパターン５１及び1.2VP・HighVt、1.2VP・LowVtの各活性領域のゲート電極４２をそれぞれマスクとして、ＳｉＯ膜２８を介して1.2VP・HighVt、1.2VP・LowVt の各活性領域におけるゲート電極４２の両側にＰ型不純物、ここではホウ素（Ｂ+）を加速エネルギーが０．５ｋｅＶ、ドーズ量が５．７×１０14／ｃｍ2の条件でイオン注入し、更にＮ型不純物、ここでは砒素（Ａｓ+）を加速エネルギーが１２０ｋｅＶ、ドーズ量が７×１０12／ｃｍ2の条件でシリコン基板１に対する法線から例えば２８°傾斜した４方向からそれぞれイオン注入し、ＬＤＤ領域４６を形成する。そして、灰化処理等によりレジストパターン５１を除去する。
続いて、5VN・LowVt、5VN・HighVtの各活性領域にＬＤＤ領域を形成する。
図１１（ａ）に示すように、シリコン基板１上にレジストを塗布し、リソグラフィーにより当該レジストを加工して、5VN・LowVt、5VN・HighVtの各活性領域を含む開口５２ａを形成し、レジストパターン５２を形成する。次に、このレジストパターン５２及び5VN・LowVt、5VN・HighVtの各活性領域のゲート電極４２をそれぞれマスクとして、ＳｉＯ膜２６を介して5VN・LowVt、5VN・HighVtの各活性領域におけるゲート電極４２の両側にＮ型不純物、ここでは砒素（Ａｓ+）を加速エネルギーが１２０ｋｅＶ、ドーズ量が６×１０12／ｃｍ2の条件でシリコン基板１に対する法線から例えば２８°傾斜した４方向からそれぞれイオン注入し、ＬＤＤ領域４７を形成する。そして、灰化処理等によりレジストパターン５２を除去する。
続いて、5VP・LowVt、5VP・HighVtの各活性領域にＬＤＤ領域を形成する。
図１１（ｂ）に示すように、シリコン基板１上にレジストを塗布し、リソグラフィーにより当該レジストを加工して、5VP・LowVt、5VP・HighVtの各活性領域を含む開口５３ａを形成し、レジストパターン５３を形成する。次に、このレジストパターン５３及び5VP・LowVt、5VP・HighVtの各活性領域のゲート電極４２をそれぞれマスクとして、ＳｉＯ膜２６を介して5VP・LowVt、5VP・HighVtの各活性領域におけるゲート電極４２の両側にＰ型不純物、ここではＢＦ2 +を加速エネルギーが８０ｋｅＶ、ドーズ量が４．５×１０12／ｃｍ2の条件でシリコン基板１に対する法線から例えば２８°傾斜した４方向からそれぞれイオン注入し、ＬＤＤ領域４８を形成する。そして、灰化処理等によりレジストパターン５３を除去する。
続いて、抵抗体４１に不純物を導入し、抵抗素子８１を形成する。
図１２（ａ）に示すように、シリコン基板１上にレジストを塗布し、リソグラフィーにより当該レジストを加工して、抵抗体４１のみを露出させる開口５４ａを形成し、レジストパターン５４を形成する。次に、このレジストパターン５４をマスクとして、抵抗体４１内に不純物、ここではＰ型不純物であるホウ素（Ｂ+）を加速エネルギーが８ｋｅＶ、ドーズ量が２×１０15／ｃｍ2の条件でイオン注入し、抵抗素子８１を形成する。そして、灰化処理等によりレジストパターン５４を除去する。
続いて、抵抗素子８１の表面を含む全面にシリコン酸化膜を形成する。
図１２（ｂ）に示すように、レジストパターン５４を除去した直後に、例えば熱ＣＶＤ法により、抵抗素子８１の表面を含むシリコン基板１の全面を覆うように、絶縁膜としてシリコン酸化膜４９を膜厚１３０ｎｍ程度に堆積する。次に、シリコン酸化膜４９上にレジストを塗布し、リソグラフィーにより当該レジストを加工して、シリコン酸化膜４９上の抵抗素子８１の上方に相当する一部、ここでは抵抗素子８１の中央部位のみを覆う形状のレジストパターン５５を形成する。
続いて、シリサイドブロック層とサイドウォールスペーサとを同時形成する。
図１２（ｃ）に示すように、レジストパターン５５をマスクとしてシリコン酸化膜４９の全面をドライエッチングする。このとき、レジストパターン５５がマスクとなって抵抗素子８１上の中央部位にシリコン酸化膜４９が残ってシリサイドブロック層５０がパターン形成される。同時に、シリコン酸化膜４９がエッチバックされ、抵抗素子８１の両側面を覆うように、フラッシュメモリの活性領域ではサイドウォールスペーサ３０を覆うように、5VN・LowVt、5VN・HighVt、5VP・LowVt、5VP・HighVt、N-3.3、P-3.3、1.2VN・HighVt、1.2VN・LowVt、1.2VP・HighVt、1.2VP・LowVtの各活性領域ではゲート電極４２の両側面をそれぞれ覆うように、サイドウォールスペーサ６１が形成される。
続いて、5VP・LowVt、5VP・HighVt、P-3.3、1.2VP・HighVt、1.2VP・LowVtの各活性領域にソース／ドレイン（Ｓ／Ｄ）領域を形成する。
図１３（ａ）に示すように、シリコン基板１上にレジストを塗布し、リソグラフィーにより当該レジストを加工して、5VP・LowVt、5VP・HighVt、P-3.3、1.2VP・HighVt、1.2VP・LowVtの各活性領域を含む開口５５ａを形成し、レジストパターン５５を形成する。次に、このレジストパターン５５をマスクとして、5VP・LowVt、5VP・HighVt、P-3.3、1.2VP・HighVt、1.2VP・LowVtの各活性領域にＰ型不純物、ここではホウ素（Ｂ+）を加速エネルギーが５ｋｅＶ、ドーズ量が４×１０15／ｃｍ2の条件でイオン注入し、各活性領域における各サイドウォールスペーサ６１の位置に整合するソース／ドレイン領域６２を形成する。このとき同時に、5VP・LowVt、5VP・HighVt、P-3.3、1.2VP・HighVt、1.2VP・LowVtの各活性領域のゲート電極４２内にもホウ素（Ｂ+）がイオン注入され、当該各ゲート電極４２がＰ型化される。このとき、5VP・LowVt、5VP・HighVt、P-3.3、1.2VP・HighVt、1.2VP・LowVtの各活性領域には各トランジスタが形成される。そして、灰化処理等によりレジストパターン５５を除去する。
続いて、フラッシュメモリ、5VN・LowVt、5VN・HighVt、N-3.3、1.2VN・HighVt、1.2VN・LowVtの各活性領域にソース／ドレイン領域を形成する。
図１３（ｂ）に示すように、シリコン基板１上にレジストを塗布し、リソグラフィーにより当該レジストを加工して、フラッシュメモリ、5VN・LowVt、5VN・HighVt、N-3.3、1.2VN・HighVt、1.2VN・LowVtの各活性領域を含む開口５６ａを形成し、レジストパターン５６を形成する。次に、このレジストパターン５６をマスクとして、フラッシュメモリ、5VN・LowVt、5VN・HighVt、N-3.3、1.2VN・HighVt、1.2VN・LowVtの各活性領域にＮ型不純物、ここではリン（Ｐ+）を加速エネルギーが１０ｋｅＶ、ドーズ量が６×１０15／ｃｍ2の条件でイオン注入し、各活性領域における各サイドウォールスペーサ６１の位置に整合するソース／ドレイン領域６３を形成する。このとき同時に、フラッシュメモリの制御ゲート電極８０内、及び5VN・LowVt、5VN・HighVt、N-3.3、1.2VN・HighVt、1.2VN・LowVtの各活性領域のゲート電極４２内にもリン（Ｐ+）がイオン注入され、制御ゲート電極８０及び各ゲート電極４２がＮ型化される。このとき、フラッシュメモリ、5VN・LowVt、5VN・HighVt、N-3.3、1.2VN・HighVt、1.2VN・LowVtの各活性領域には各トランジスタ（フラッシュメモリの活性領域にはメモリセル）が形成される。そして、灰化処理等によりレジストパターン５６を除去する。
その後、シリコン基板１をアニール処理する。ここでは、例えば１０２５℃、窒素（Ｎ2）雰囲気で３秒間の急速アニール処理（ＲＴＡ）を実行する。これにより、抵抗素子８１のホウ素（Ｂ+）やソース／ドレイン領域６２，６３のホウ素（Ｂ+）、リン（Ｐ+）等の、上記の諸工程でイオン注入された各不純物が活性化される。
続いて、抵抗素子をシリサイド化及び各トランジスタをサリサイド化する。
図１４（ａ）に示すように、シリコン基板１の全面にシリサイド金属、ここではＣｏ膜を膜厚８ｎｍ程度に堆積した後、熱処理を行う。この熱処理により、抵抗素子８１ではその上面でシリサイドブロック層５０の両側に、各トランジスタではゲート電極４２上及びソース／ドレイン領域６２，６３上に、Ｃｏとシリコンとがシリサイド化としてなるシリサイド層６４がそれぞれ形成される。その後、ウェットエッチングにより未反応のＣｏ膜を除去する。
続いて、層間絶縁膜や接続用のプラグ、配線等の形成を経て、半導体装置を完成させる。
図１４（ｂ）に示すように、例えば高密度プラズマ（High Density Plasma：ＨＤＰ）−ＣＶＤ法により、抵抗素子８１及び各トランジスタを覆うように、シリコン基板１の全面にシリコン酸化膜を膜厚６００ｎｍ程度に堆積し、層間絶縁膜６５を形成する。次に、層間絶縁膜６５に各コンタクト孔６６を形成する。各コンタクト孔６６は、抵抗素子８１については、シリサイドブロック層５０の両側のシリサイド層６４の表面の一部を露出するように、各トランジスタについては、ソース／ドレイン領域６２，６３上のシリサイド層６４の表面の一部を露出するように、それぞれ形成される。
次に、各コンタクト孔６６の内壁を覆うように、ＴｉやＴｉＮ等の下地膜（不図示）を形成した後、下地膜を介して各コンタクト孔６６を埋め込むように、層間絶縁膜６５上に例えばタングステン（Ｗ）膜を形成し、Ｗ膜の表面を例えばＣＭＰ法（Chemical Mechanical Polishing）により層間絶縁膜６５をストッパーとして平坦化することにより、Ｗプラグ６７を形成する。
ここで、抵抗素子８１の上面では、シリサイド層６４を介して抵抗素子８１とＷプラグ６７が接続されており、この接続部分の抵抗値（接続抵抗成分）を低減させることができる。本実施形態では、多結晶シリコン膜４０からパターン形成された抵抗体４１に不純物がイオン注入されて抵抗素子８１が形成され、イオン注入用のマスクであるレジストパターン５４が除去された直後に、シリサイドブロック５０となるシリコン酸化膜４９が抵抗素子８１を覆うように形成されるため、抵抗素子８１本体の抵抗値が所期の値に安定に規定される。従って、本実施形態では、接続抵抗成分と共に抵抗素子８１全体の抵抗値を安定に制御することが可能となる。
次に、層間絶縁膜６５の表面に例えばスパッタ法により金属膜、例えばアルミニウム（Ａｌ）膜を堆積し、リソグラフィー及びドライエッチングにより、このＡｌ膜を各Ｗプラグ６７上で配線形状に加工し、Ｗプラグ６７を介して各種接続部位と電気的に接続されてなる各配線６８をパターン形成する。
しかる後、更なる層間絶縁膜や接続用プラグ、配線等の形成を経て、半導体装置を完成させる。
以上説明したように、本実施形態によれば、抵抗素子８１の抵抗値について、接続抵抗成分のみならず抵抗素子８１本体の抵抗値を、工程数を増加させることなく容易且つ精緻に安定制御して、信頼性の高い抵抗素子８１を備えた半導体装置を実現することができる。またこの場合、上記した抵抗値の安定制御を実現させつつも、抵抗体４１と各トランジスタのゲート電極４２とを同時に形成し、工程数の増加を可及的に抑えることができる。
（変形例）
ここで、第１の実施形態の変形例について説明する。本変形例では、第１の実施形態と同様に、抵抗素子及び１１種類のトランジスタを備えた半導体装置の製造方法を開示するが、抵抗体へのイオン注入と一部の活性領域へのイオン注入を同時に行う点で相違する。
図１５〜図１８は、本変形例による半導体装置の製造方法の主要部分を工程順に示す概略断面図である。各図において、左から順に、抵抗素子及び１１種類のトランジスタ（フラッシュメモリ、5VN・LowVt、5VN・HighVt、5VP・LowVt、5VP・HighVt、N-3.3、P-3.3、1.2VN・HighVt、1.2VN・LowVt、1.2VP・HighVt、1.2VP・LowVt）が形成される。ここで、各図の上部に抵抗素子の形成領域及び各トランジスタの活性領域を示す。
本変形例では、先ず第１の実施形態における図１〜図１１と同一の各工程を実行する。
図１５（ａ）に、図１１（ｂ）のレジストパターン５３を除去した後の様子を示す。
続いて、全面にシリコン酸化膜を形成する。
図１５（ｂ）に示すように、例えば熱ＣＶＤ法により、シリコン基板１の全面を覆うように、シリコン酸化膜６９を膜厚１３０ｎｍ程度に堆積する。
続いて、抵抗体４１の両側面、フラッシュメモリのサイドウォールスペーサ７０の表面、及び各ゲート電極４２の両側面にそれぞれサイドウォールスペーサを形成する。
図１６（ａ）に示すように、シリコン酸化膜６９の全面を異方性エッチング（エッチバック）して、抵抗体４１の両側面、フラッシュメモリのサイドウォールスペーサ７０の表面、及び各ゲート電極４２の両側面にそれぞれシリコン酸化膜６９に残し、サイドウォールスペーサ７０を形成する。
続いて、抵抗体４１、及び5VP・LowVt、5VP・HighVt、P-3.3、1.2VP・HighVt、1.2VP・LowVtの各活性領域に不純物を導入し、抵抗素子８１及びソース／ドレイン領域を同時形成する
図１６（ｂ）に示すように、シリコン基板１上にレジストを塗布し、リソグラフィーにより当該レジストを加工して、抵抗体４１、及び5VP・LowVt、5VP・HighVt、P-3.3、1.2VP・HighVt、1.2VP・LowVtの各活性領域を含む開口５７ａを形成し、レジストパターン５７を形成する。次に、このレジストパターン５７をマスクとして、抵抗体４１、及び5VP・LowVt、5VP・HighVt、P-3.3、1.2VP・HighVt、1.2VP・LowVtの各活性領域Ｐ型不純物、ここではホウ素（Ｂ+）を加速エネルギーが５ｋｅＶ、ドーズ量が４×１０15／ｃｍ2の条件でイオン注入し、抵抗素子８１及び各活性領域における各サイドウォールスペーサ７０の位置に整合するソース／ドレイン領域６２を形成する。このとき同時に、5VP・LowVt、5VP・HighVt、P-3.3、1.2VP・HighVt、1.2VP・LowVtの各活性領域のゲート電極４２内にもホウ素（Ｂ+）がイオン注入され、当該各ゲート電極４２がＰ型化される。このとき、抵抗素子８１と共に、5VP・LowVt、5VP・HighVt、P-3.3、1.2VP・HighVt、1.2VP・LowVtの各活性領域に各トランジスタが形成される。そして、灰化処理等によりレジストパターン５７を除去する。
続いて、抵抗素子８１の表面を含む全面にシリコン酸化膜を形成する。
図１６（ｃ）に示すように、レジストパターン５７を除去した直後に、例えば熱ＣＶＤ法により、抵抗素子８１の表面を含むシリコン基板１の全面を覆うように、シリコン酸化膜７１を膜厚１００ｎｍ程度に堆積する。次に、シリコン酸化膜７１上にレジストを塗布し、リソグラフィーにより当該レジストを加工して、シリコン酸化膜７１上の抵抗素子８１の上方に相当する一部、ここでは抵抗素子８１の中央部位のみを覆う形状のレジストパターン５８を形成する。
続いて、シリサイドブロック層とサイドウォールスペーサとを同時形成する。
図１７（ａ）に示すように、レジストパターン５８をマスクとしてシリコン酸化膜７１の全面をドライエッチングする。このとき、レジストパターン５８がマスクとなって抵抗素子８１上の中央部位にシリコン酸化膜７１が残ってシリサイドブロック層７３がパターン形成される。同時に、シリコン酸化膜７１がエッチバックされ、抵抗素子８１の両側面を覆うように、フラッシュメモリ、5VN・LowVt、5VN・HighVt、5VP・LowVt、5VP・HighVt、N-3.3、P-3.3、1.2VN・HighVt、1.2VN・LowVt、1.2VP・HighVt、1.2VP・LowVtの各活性領域ではサイドウォールスペーサ７０をそれぞれ覆うように、サイドウォールスペーサ７２が形成される。
続いて、フラッシュメモリ、5VN・LowVt、5VN・HighVt、N-3.3、1.2VN・HighVt、1.2VN・LowVtの各活性領域にソース／ドレイン領域を形成する。
図１７（ｂ）に示すように、シリコン基板１上にレジストを塗布し、リソグラフィーにより当該レジストを加工して、フラッシュメモリ、5VN・LowVt、5VN・HighVt、N-3.3、1.2VN・HighVt、1.2VN・LowVtの各活性領域を含む開口５９ａを形成し、レジストパターン５９を形成する。次に、このレジストパターン５９をマスクとして、フラッシュメモリ、5VN・LowVt、5VN・HighVt、N-3.3、1.2VN・HighVt、1.2VN・LowVtの各活性領域にＮ型不純物、ここではリン（Ｐ+）を加速エネルギーが１０ｋｅＶ、ドーズ量が６×１０15／ｃｍ2の条件でイオン注入し、各活性領域における各サイドウォールスペーサ７２の位置に整合するソース／ドレイン領域６３を形成する。このとき同時に、フラッシュメモリの制御ゲート電極８０内、及び5VN・LowVt、5VN・HighVt、N-3.3、1.2VN・HighVt、1.2VN・LowVtの各活性領域のゲート電極４２内にもリン（Ｐ+）がイオン注入され、制御ゲート電極８０及び各ゲート電極４２がＮ型化される。このとき、フラッシュメモリ、5VN・LowVt、5VN・HighVt、N-3.3、1.2VN・HighVt、1.2VN・LowVtの各活性領域には各トランジスタ（フラッシュメモリの活性領域にはメモリセル）が形成される。そして、灰化処理等によりレジストパターン５９を除去する。
その後、シリコン基板１をアニール処理する。ここでは、例えば１０２５℃、窒素（Ｎ2）雰囲気で３秒間の急速アニール処理（ＲＴＡ）を実行する。これにより、抵抗素子８１のホウ素（Ｂ+）やソース／ドレイン領域６２，６３のホウ素（Ｂ+）、リン（Ｐ+）等の、上記の諸工程でイオン注入された各不純物が活性化される。
続いて、抵抗素子をシリサイド化及び各トランジスタをサリサイド化する。
図１７（ｃ）に示すように、シリコン基板１の全面にシリサイド金属、ここではＣｏ膜を膜厚８ｎｍ程度に堆積した後、熱処理を行う。この熱処理により、抵抗素子８１ではその上面でシリサイドブロック層７３の両側に、各トランジスタではゲート電極４２上及びソース／ドレイン領域６２，６３上に、Ｃｏとシリコンとがシリサイド化としてなるシリサイド層６４がそれぞれ形成される。その後、ウェットエッチングにより未反応のＣｏ膜を除去する。
続いて、層間絶縁膜や接続用のプラグ、配線等の形成を経て、半導体装置を完成させる。
図１８に示すように、例えば高密度プラズマ（High Density Plasma：ＨＤＰ）−ＣＶＤ法により、抵抗素子８１及び各トランジスタを覆うように、シリコン基板１の全面にシリコン酸化膜を膜厚６００ｎｍ程度に堆積し、層間絶縁膜６５を形成する。次に、層間絶縁膜６５に各コンタクト孔６６を形成する。各コンタクト孔６６は、抵抗素子８１については、シリサイドブロック層７３の両側のシリサイド層６４の表面の一部を露出するように、各トランジスタについては、ソース／ドレイン領域６２，６３上のシリサイド層６４の表面の一部を露出するように、それぞれ形成される。
次に、各コンタクト孔６６の内壁を覆うように、ＴｉやＴｉＮ等の下地膜（不図示）を形成した後、下地膜を介して各コンタクト孔６６を埋め込むように、層間絶縁膜６５上に例えばタングステン（Ｗ）膜を形成し、Ｗ膜の表面を例えばＣＭＰ法（Chemical Mechanical Polishing）により層間絶縁膜６５をストッパーとして平坦化することにより、Ｗプラグ６７を形成する。
ここで、抵抗素子８１の上面では、シリサイド層６４を介して抵抗素子８１とＷプラグ６７が接続されており、この接続部分の抵抗値（接続抵抗成分）を低減させることができる。本変形例では、多結晶シリコン膜４０からパターン形成された抵抗体４１に不純物がイオン注入されて抵抗素子８１が形成され、イオン注入用のマスクであるレジストパターン５７が除去された直後に、シリサイドブロック７３となるシリコン酸化膜７１が抵抗素子８１を覆うように形成されるため、抵抗素子８１本体の抵抗値が所期の値に安定に規定される。従って、本変形例では、接続抵抗成分と共に抵抗素子８１全体の抵抗値を安定に制御することが可能となる。
次に、層間絶縁膜６５の表面に例えばスパッタ法により金属膜、例えばアルミニウム（Ａｌ）膜を堆積し、リソグラフィー及びドライエッチングにより、このＡｌ膜を各Ｗプラグ６７上で配線形状に加工し、Ｗプラグ６７を介して各種接続部位と電気的に接続されてなる各配線６８をパターン形成する。
しかる後、更なる層間絶縁膜や接続用プラグ、配線等の形成を経て、半導体装置を完成させる。
以上説明したように、本変形例によれば、抵抗素子８１の抵抗値について、接続抵抗成分のみならず抵抗素子８１本体の抵抗値を、工程数を増加させることなく容易且つ精緻に安定制御して、信頼性の高い抵抗素子８１を備えた半導体装置を実現することができる。またこの場合、上記した抵抗値の安定制御を実現させつつも、抵抗体４１と各トランジスタのゲート電極４２とを同時に形成し、更には、抵抗体４１へのイオン注入と、各ソース／ドレイン領域６２を形成するためのイオン注入とを同時に行うことにより、工程数を削減することができる。
（第２の実施形態）
本発明により製造される半導体装置は、第１の実施形態と異なり、フラッシュメモリを混載しない例、即ち抵抗素子と、入出力回路部を構成する中電圧トランジスタ及びロジック回路部を構成する低電圧トランジスタとが集積されてなるものである。ここで、各トランジスタとしては、Ｎチャネル中電圧（３．３Ｖ）（3.3VN）、Ｐチャネル中電圧（３．３Ｖ）（3.3PN）、Ｎチャネル低電圧（１．２Ｖ）・高閾値トランジスタ（1.2VN・HighVt）、Ｎチャネル低電圧（１．２Ｖ）・低閾値トランジスタ（1.2VN・LowVt）、Ｐチャネル低電圧（１．２Ｖ）・高閾値トランジスタ（1.2VP・HighVt）Ｐチャネル低電圧（１．２Ｖ）・低閾値トランジスタ（1.2VP・LowVt）である。
図１９〜図２５は、第２の実施形態による半導体装置の製造方法を工程順に示す概略断面図である。各図において、左から順に、抵抗素子及び６種類のトランジスタ（3.3VN、3.3PN、1.2VN・HighVt、1.2VN・LowVt、1.2VP・HighVt、1.2VP・LowVt）が形成される。ここで、各図の上部に抵抗素子の形成領域及び各トランジスタの活性領域を示す。
先ず、素子分離構造を形成して、抵抗素子の形成領域及び各トランジスタの活性領域を画定する。
図１９（ａ）に示すように、シリコン基板１０１の表層に例えばＳＴＩ法により、シリコン基板１０１の素子分離領域に、素子分離構造として各第１のＳＴＩ領域１０２及び第２のＳＴＩ領域１０３を形成する。ＳＴＩの代わりに、所謂ＬＯＣＯＳ法により素子分離構造としてフィールド酸化膜を形成するようにしても良い。各第１のＳＴＩ領域１０２により６種類のトランジスタの各活性領域が、第２のＳＴＩ領域１０３により抵抗素子の形成領域が確定される。次に、各活性領域の表面を酸化して、膜厚１０ｎｍ程度の薄いシリコン酸化膜（不図示）を形成する。
続いて、3.3VN、1.2VN・HighVt、1.2VN・LowVtの各活性領域に不純物を導入する。
図１９（ｂ）に示すように、シリコン基板１０１上にレジストを塗布し、リソグラフィーにより当該レジストを加工して、3.3VNの活性領域、1.2VN・HighVt、1.2VN・LowVtの各活性領域をそれぞれ含む各開口１１１ａを形成し、レジストパターン１１１を形成する。次に、このレジストパターン１１１をマスクとして、3.3VN、1.2VN・HighVt、1.2VN・LowVtの各活性領域に、Ｐ型ウェルを形成するためのＰ型不純物、ここではホウ素（Ｂ+）を加速エネルギーが４２０ｋｅＶ、ドーズ量が１．４×１０13／ｃｍ2の条件でイオン注入する。注入された不純物を導入不純物１０３として示す。更に、このレジストパターン１１１をマスクとして、3.3VN、1.2VN・HighVt、1.2VN・LowVtの各活性領域に、チャネルストップ領域を形成するためのＰ型不純物、ここではホウ素（Ｂ+）を加速エネルギーが１００ｋｅＶ、ドーズ量が８×１０12／ｃｍ2の条件でイオン注入する。注入された不純物を導入不純物１０４として示す。そして、灰化処理等によりレジストパターン１１１を除去する。
続いて、3.3VP、1.2VP・HighVt、1.2VP・LowVtの各活性領域に不純物を導入する。
図１９（ｃ）に示すように、シリコン基板１０１上にレジストを塗布し、リソグラフィーにより当該レジストを加工して、3.3VPの活性領域、1.2VP・HighVt、1.2VP・LowVtの各活性領域をそれぞれ含む各開口１１２ａを形成し、レジストパターン１１２を形成する。次に、このレジストパターン１１２をマスクとして、3.3VP、1.2VP・HighVt、1.2VP・LowVtの各活性領域に、Ｎ型ウェルを形成するためのＮ型不純物、ここではリン（Ｐ+）を加速エネルギーが６００ｋｅＶ、ドーズ量が１．５×１０13／ｃｍ2の条件でイオン注入する。注入された不純物を導入不純物１０５として示す。更に、このレジストパターン１１２をマスクとして、3.3VP、1.2VP・HighVt、1.2VP・LowVtの各活性領域に、チャネルストップ領域を形成するためのＮ型不純物、ここではリン（Ｐ+）を加速エネルギーが２４０ｋｅＶ、ドーズ量が８×１０12／ｃｍ2の条件でイオン注入する。注入された不純物を導入不純物１０６として示す。そして、灰化処理等によりレジストパターン１１２を除去する。
続いて、1.2VN・HighVtの活性領域に不純物を導入する。
図１９（ｄ）に示すように、シリコン基板１０１上にレジストを塗布し、リソグラフィーにより当該レジストを加工して、1.2VN・HighVtの活性領域を含む各開口１１３ａを形成し、レジストパターン１１３を形成する。次に、このレジストパターン１１３をマスクとして、1.2VN・HighVtの活性領域にＰ型不純物、ここではホウ素（Ｂ+）を加速エネルギーが１５ｋｅＶ、ドーズ量が７×１０12／ｃｍ2の条件でイオン注入する。注入された不純物を導入不純物１０７として示す。そして、灰化処理等によりレジストパターン１１３を除去する。
続いて、1.2VP・HighVtの活性領域に不純物を導入する。
図２０（ａ）に示すように、シリコン基板１０１上にレジストを塗布し、リソグラフィーにより当該レジストを加工して、1.2VP・HighVtの活性領域を含む各開口１１４ａを形成し、レジストパターン１１４を形成する。次に、このレジストパターン１１４をマスクとして、1.2VP・HighVtの活性領域にＮ型不純物、ここでは砒素（Ａｓ+）を加速エネルギーが１５０ｋｅＶ、ドーズ量が６×１０12／ｃｍ2の条件でイオン注入する。注入された不純物を導入不純物１０８として示す。そして、灰化処理等によりレジストパターン１１４を除去する。
続いて、3.3VNの活性領域に不純物を導入する。
図２０（ｂ）に示すように、シリコン基板１０１上にレジストを塗布し、リソグラフィーにより当該レジストを加工して、3.3VNの活性領域を含む各開口１１５ａを形成し、レジストパターン１１５を形成する。次に、このレジストパターン１１５をマスクとして、3.3VNの活性領域にＰ型不純物、ここではホウ素（Ｂ+）を加速エネルギーが３５ｋｅＶ、ドーズ量が４．５×１０12／ｃｍ2の条件でイオン注入する。注入された不純物を導入不純物１０９として示す。そして、灰化処理等によりレジストパターン１１５を除去する。
続いて、3.3VPの活性領域に不純物を導入する。
図２０（ｃ）に示すように、シリコン基板１０１上にレジストを塗布し、リソグラフィーにより当該レジストを加工して、3.3VPの活性領域を含む各開口１１６ａを形成し、レジストパターン１１６を形成する。次に、このレジストパターン１１６をマスクとして、3.3VPの活性領域にＮ型不純物、ここでは砒素（Ａｓ+）を加速エネルギーが１５０ｋｅＶ、ドーズ量が２×１０12／ｃｍ2の条件でイオン注入する。注入された不純物を導入不純物１１０として示す。そして、灰化処理等によりレジストパターン１１６を除去する。
続いて、3.3VN、3.3VPの各活性領域にＳｉＯ膜を形成する。
図２０（ｄ）に示すように、各活性領域にＳｉＯ膜１２１を熱酸化法により膜厚６ｎｍ程度に形成する。次に、ＳｉＯ膜１２１上にレジストを塗布し、リソグラフィーにより当該レジストを加工して、ＳｉＯ膜１２１上で3.3VN、3.3VPの各活性領域を含む形状のレジストパターン１１７を形成する。そして、レジストパターン１１７をマスクとしてＳｉＯ膜１２１をドライエッチングして、3.3VN、3.3VPの各活性領域のみにＳｉＯ膜１２１を残す。その後、灰化処理等によりレジストパターン１１７を除去する。
続いて、1.2VN・HighVt、1.2VN・LowVt、1.2VP・HighVt、1.2VP・LowVtの各活性領域にＳｉＯ膜を形成する。
図２１（ａ）に示すように、シリコン基板１０１の表面を熱酸化する。このとき、各活性領域のうち、表面が露出された1.2VN・HighVt、1.2VN・LowVt、1.2VP・HighVt、1.2VP・LowVtの各活性領域に膜厚２．２ｎｍ程度のＳｉＯ膜１２２が形成される。同時に、3.3VN、3.3VPの各活性領域におけるＳｉＯ膜１２１の膜厚が増加する。ここで例えば、中電圧（３．３Ｖ）駆動の領域でＳｉＯ膜１２１が膜厚７ｎｍ程度に、低電圧（１．２Ｖ）駆動の領域でＳｉＯ膜１２２が膜厚２．２ｎｍ程度となり、それぞれの領域でゲート絶縁膜として機能する。
続いて、多結晶シリコン膜を形成する。
図２１（ｂ）に示すように、シリコン基板１０１の全面に、ＣＶＤ法により多結晶シリコン膜１２３を膜厚１８０ｎｍ程度に堆積した後、多結晶シリコン膜１２３上に反射防止材及びエッチングマスク材としてシリコン窒化膜（不図示）を膜厚３０ｎｍ程度に堆積する。
続いて、抵抗体及び各活性領域のゲート電極をパターン形成する。
図２１（ｃ）に示すように、リソグラフィー及びドライエッチングにより、多結晶シリコン膜１２３を加工し、抵抗体の形成領域には抵抗体１２４を、各活性領域にはそれぞれゲート電極１２５をパターン形成する。そして、マスクに用いたレジストパターン（不図示）を灰化処理等により除去する。
続いて、3.3VNの活性領域にＬＤＤ領域を形成する。
図２２（ａ）に示すように、シリコン基板１０１上にレジストを塗布し、リソグラフィーにより当該レジストを加工して、3.3VNの活性領域を露出させる開口１１８ａを形成し、レジストパターン１１８を形成する。次に、このレジストパターン１１８及び3.3VNの活性領域のゲート電極１２５をマスクとして、ＳｉＯ膜１２１を介して3.3VNの活性領域におけるゲート電極１２５の両側にＮ型不純物、ここではリン（Ｐ+）を加速エネルギーが３５ｋｅＶ、ドーズ量が４×１０13／ｃｍ2の条件でイオン注入し、ＬＤＤ領域１２６を形成する。そして、灰化処理等によりレジストパターン１１８を除去する。
続いて、3.3VPの活性領域にＬＤＤ領域を形成する。
図２２（ｂ）に示すように、シリコン基板１０１上にレジストを塗布し、リソグラフィーにより当該レジストを加工して、3.3VPの活性領域を露出させる開口１１９ａを形成し、レジストパターン１１９を形成する。次に、このレジストパターン１１９及び3.3VPの活性領域のゲート電極１２５をマスクとして、ＳｉＯ膜１２１を介して3.3VPの活性領域におけるゲート電極１２１の両側にＰ型不純物、ここではＢＦ2 +を加速エネルギーが１０ｋｅＶ、ドーズ量が４×１０13／ｃｍ2の条件でイオン注入し、ＬＤＤ領域１２７を形成する。そして、灰化処理等によりレジストパターン１１９を除去する。
続いて、1.2VN・HighVt、1.2VN・LowVtの各活性領域にＬＤＤ領域を形成する。
図２２（ｃ）に示すように、シリコン基板１０１上にレジストを塗布し、リソグラフィーにより当該レジストを加工して、1.2VN・HighVt、1.2VN・LowVtの各活性領域を含む開口１２０ａを形成し、レジストパターン１２０を形成する。次に、このレジストパターン１２０及び1.2VN・HighVt、1.2VN・LowVtの各活性領域のゲート電極１２５をそれぞれマスクとして、ＳｉＯ膜１２２を介して1.2VN・HighVt、1.2VN・LowVt の各活性領域におけるゲート電極１２５の両側にＮ型不純物、ここでは砒素（Ａｓ+）を加速エネルギーが３ｋｅＶ、ドーズ量が１．２×１０15／ｃｍ2の条件でイオン注入し、更にＰ型不純物、ここではＢＦ2 +を加速エネルギーが８０ｋｅＶ、ドーズ量が６×１０12／ｃｍ2の条件でシリコン基板１に対する法線から例えば２８°傾斜した４方向からそれぞれイオン注入し、ＬＤＤ領域１２８を形成する。そして、灰化処理等によりレジストパターン１２０を除去する。
続いて、1.2VP・HighVt、1.2VP・LowVtの各活性領域にＬＤＤ領域を形成する。
図２３（ａ）に示すように、シリコン基板１０１上にレジストを塗布し、リソグラフィーにより当該レジストを加工して、1.2VP・HighVt、1.2VP・LowVtの各活性領域を含む開口１４１ａを形成し、レジストパターン１４１を形成する。次に、このレジストパターン１４１及び1.2VP・HighVt、1.2VP・LowVtの各活性領域のゲート電極１２５をそれぞれマスクとして、ＳｉＯ膜１２２を介して1.2VP・HighVt、1.2VP・LowVt の各活性領域におけるゲート電極１２５の両側にＰ型不純物、ここではホウ素（Ｂ+）を加速エネルギーが０．５ｋｅＶ、ドーズ量が５．７×１０14／ｃｍ2の条件でイオン注入し、更にＮ型不純物、ここでは砒素（Ａｓ+）を加速エネルギーが１２０ｋｅＶ、ドーズ量が７×１０12／ｃｍ2の条件でシリコン基板１に対する法線から例えば２８°傾斜した４方向からそれぞれイオン注入し、ＬＤＤ領域１２９を形成する。そして、灰化処理等によりレジストパターン１４１を除去する。
続いて、抵抗体１２４に不純物を導入し、抵抗素子１６０を形成する。
図２３（ｂ）に示すように、シリコン基板１０１上にレジストを塗布し、リソグラフィーにより当該レジストを加工して、抵抗体１２４のみを露出させる開口１４２ａを形成し、レジストパターン１４２を形成する。次に、このレジストパターン１４２をマスクとして、抵抗体１２４内に不純物、ここではＰ型不純物であるホウ素（Ｂ+）を加速エネルギーが８ｋｅＶ、ドーズ量が２×１０15／ｃｍ2の条件でイオン注入し、抵抗素子１６０を形成する。そして、灰化処理等によりレジストパターン１４２を除去する。
続いて、抵抗素子１６０の表面を含む全面にシリコン酸化膜を形成する。
図２３（ｃ）に示すように、レジストパターン１４２を除去した直後に、例えば熱ＣＶＤ法により、抵抗素子１６０の表面を含むシリコン基板１０１の全面を覆うように、絶縁膜としてシリコン酸化膜１３０を膜厚１３０ｎｍ程度に堆積する。次に、シリコン酸化膜１３０上にレジストを塗布し、リソグラフィーにより当該レジストを加工して、シリコン酸化膜１３０上の抵抗素子１６０の上方に相当する一部、ここでは抵抗素子１６０の中央部位のみを覆う形状のレジストパターン１４３を形成する。
続いて、シリサイドブロック層とサイドウォールスペーサとを同時形成する。
図２４（ａ）に示すように、レジストパターン１４３をマスクとしてシリコン酸化膜１３０の全面をドライエッチングする。このとき、レジストパターン１４３がマスクとなって抵抗素子１６０上の中央部位にシリコン酸化膜１３０が残ってシリサイドブロック層１５１がパターン形成される。同時に、シリコン酸化膜１３０がエッチバックされ、抵抗素子１６０の両側面を覆うように、3.3VN、3.3VP、1.2VN・HighVt、1.2VN・LowVt、1.2VP・HighVt、1.2VP・LowVtの各活性領域ではゲート電極１２５の両側面をそれぞれ覆うように、サイドウォールスペーサ１５２が形成される。
続いて、3.3VP、1.2VP・HighVt、1.2VP・LowVtの各活性領域にソース／ドレイン領域を形成する。
図２４（ｂ）に示すように、シリコン基板１０１上にレジストを塗布し、リソグラフィーにより当該レジストを加工して、3.3VP、1.2VP・HighVt、1.2VP・LowVtの各活性領域を含む開口１４４ａを形成し、レジストパターン１４４を形成する。次に、このレジストパターン１４４をマスクとして、3.3VP、1.2VP・HighVt、1.2VP・LowVtの各活性領域にＰ型不純物、ここではホウ素（Ｂ+）を加速エネルギーが５ｋｅＶ、ドーズ量が４×１０15／ｃｍ2の条件でイオン注入し、各活性領域における各サイドウォールスペーサ１５２の位置に整合するソース／ドレイン領域１５３を形成する。このとき同時に、3.3VP、1.2VP・HighVt、1.2VP・LowVtの各活性領域のゲート電極１２５内にもホウ素（Ｂ+）がイオン注入され、当該各ゲート電極１２５がＰ型化される。このとき、3.3VP、1.2VP・HighVt、1.2VP・LowVtの各活性領域には各トランジスタが形成される。そして、灰化処理等によりレジストパターン１４４を除去する。
続いて、3.3VN、1.2VN・HighVt、1.2VN・LowVtの各活性領域にソース／ドレイン領域を形成する。
図２３（ｃ）に示すように、シリコン基板１上にレジストを塗布し、リソグラフィーにより当該レジストを加工して、3.3VN、1.2VN・HighVt、1.2VN・LowVtの各活性領域を含む開口１４５ａを形成し、レジストパターン１４５を形成する。次に、このレジストパターン１４５をマスクとして、フラッシュメモリ、3.3VN、1.2VN・HighVt、1.2VN・LowVtの各活性領域にＮ型不純物、ここではリン（Ｐ+）を加速エネルギーが１０ｋｅＶ、ドーズ量が６×１０15／ｃｍ2の条件でイオン注入し、各活性領域における各サイドウォールスペーサ１５２の位置に整合するソース／ドレイン領域１５４を形成する。このとき同時に、3.3VN、1.2VN・HighVt、1.2VN・LowVtの各活性領域のゲート電極１２５内にもリン（Ｐ+）がイオン注入され、各ゲート電極１２５がＮ型化される。このとき、3.3VN、1.2VN・HighVt、1.2VN・LowVtの各活性領域には各トランジスタが形成される。そして、灰化処理等によりレジストパターン１４５を除去する。
続いて、シリコン基板１０１をアニール処理する。
図２５（ａ）に示すように、例えば１０２５℃、窒素（Ｎ2）雰囲気で３秒間の急速アニール処理（ＲＴＡ）を実行する。これにより、抵抗素子１６０のホウ素（Ｂ+）やソース／ドレイン領域１５３，１５４のホウ素（Ｂ+）、リン（Ｐ+）等の、上記の諸工程でイオン注入された各不純物が活性化される。
続いて、抵抗素子をシリサイド化及び各トランジスタをサリサイド化する。
図２５（ｂ）に示すように、シリコン基板１０１の全面にシリサイド金属、ここではＣｏ膜を膜厚８ｎｍ程度に堆積した後、熱処理を行う。この熱処理により、抵抗素子１６０ではその上面でシリサイドブロック層１５１の両側に、各トランジスタではゲート電極１２５上及びソース／ドレイン領域１５３，１５４上に、Ｃｏとシリコンとがシリサイド化としてなるシリサイド層１５５がそれぞれ形成される。その後、ウェットエッチングにより未反応のＣｏ膜を除去する。
続いて、層間絶縁膜や接続用のプラグ、配線等の形成を経て、半導体装置を完成させる。
図２５（ｃ）に示すように、例えば高密度プラズマ（High Density Plasma：ＨＤＰ）−ＣＶＤ法により、抵抗素子１６０及び各トランジスタを覆うように、シリコン基板１０１の全面にシリコン酸化膜を膜厚６００ｎｍ程度に堆積し、層間絶縁膜１５９を形成する。次に、層間絶縁膜１５９に各コンタクト孔１５６を形成する。各コンタクト孔１５６は、抵抗素子１６０については、シリサイドブロック層１５１の両側のシリサイド層１５５の表面の一部を露出するように、各トランジスタについては、ソース／ドレイン領域１５３，１５４上のシリサイド層１５５の表面の一部を露出するように、それぞれ形成される。
次に、各コンタクト孔１５６の内壁を覆うように、ＴｉやＴｉＮ等の下地膜（不図示）を形成した後、下地膜を介して各コンタクト孔１５６を埋め込むように、層間絶縁膜１５９上に例えばタングステン（Ｗ）膜を形成し、Ｗ膜の表面を例えばＣＭＰ法（Chemical Mechanical Polishing）により層間絶縁膜１５９をストッパーとして平坦化することにより、Ｗプラグ１５７を形成する。
ここで、抵抗素子１６０の上面では、シリサイド層１５５を介して抵抗素子１６０とＷプラグ１５７が接続されており、この接続部分の抵抗値（接続抵抗成分）を低減させることができる。本実施形態では、多結晶シリコン膜１２３からパターン形成された抵抗体１２４に不純物がイオン注入されて抵抗素子１６０が形成され、イオン注入用のマスクであるレジストパターン１４２が除去された直後に、シリサイドブロック１５１となるシリコン酸化膜１３０が抵抗素子１６０を覆うように形成されるため、抵抗素子１６０本体の抵抗値が所期の値に安定に規定される。従って、本実施形態では、接続抵抗成分と共に抵抗素子１６０全体の抵抗値を安定に制御することが可能となる。
次に、層間絶縁膜１５９の表面に例えばスパッタ法により金属膜、例えばアルミニウム（Ａｌ）膜を堆積し、リソグラフィー及びドライエッチングにより、このＡｌ膜を各Ｗプラグ６７上で配線形状に加工し、Ｗプラグ１５７を介して各種接続部位と電気的に接続されてなる各配線１５８をパターン形成する。
しかる後、更なる層間絶縁膜や接続用プラグ、配線等の形成を経て、半導体装置を完成させる。
以上説明したように、本実施形態によれば、抵抗素子１６０の抵抗値について、接続抵抗成分のみならず抵抗素子１６０本体の抵抗値を、工程数を増加させることなく容易且つ精緻に安定制御して、信頼性の高い抵抗素子１６０を備えた半導体装置を実現することができる。またこの場合、上記した抵抗値の安定制御を実現させつつも、抵抗体１２４と各トランジスタのゲート電極１２５とを同時に形成し、工程数の増加を可及的に抑えることができる。
以下、本発明の諸態様を付記としてまとめて記載する。
（付記１）半導体基板上に第１及び第２の素子分離構造が形成され、前記第１の素子分離構造により画定された活性領域にトランジスタを、前記第２の素子分離構造上に抵抗素子をそれぞれ備えてなる半導体装置の製造方法であって、
前記第２の素子分離構造上を含む前記半導体基板上に半導体膜を形成し、前記第２の素子分離構造上及び前記活性領域上にそれぞれ前記半導体膜が残るように前記半導体膜を加工し、抵抗体及びゲート電極を形成する工程と、
前記活性領域を露出させる第１のマスクを形成し、前記活性領域における前記ゲート電極の両側に第１の不純物を導入した後、前記第１のマスクを除去する工程と、
前記抵抗体を露出させる第２のマスクを形成し、前記抵抗体内に第２の不純物を導入した後、前記第２のマスクを除去する工程と、
前記第２のマスクを除去した直後に、前記抵抗体及び前記ゲート電極を含む全面に絶縁膜を形成する工程と、
前記絶縁膜を加工して、前記抵抗体の上面の一部を覆うとともに、前記ゲート電極の側面を覆うように、前記絶縁膜を残す工程と
を含むことを特徴とする半導体装置の製造方法。
（付記２）前記絶縁膜を加工する工程の後に、前記活性領域に導入した前記第１の不純物及び前記抵抗体に導入した前記第２の不純物を、熱処理により活性化させる工程を更に含むことを特徴とする付記１に記載の半導体装置の製造方法。
（付記３）前記第２の不純物を導入する工程において、前記抵抗体と共に前記活性領域に前記第２の不純物を導入することを特徴とする付記１又は２に記載の半導体装置の製造方法。
（付記４）前記抵抗体の上面の露出部位にシリサイド層を形成する工程を更に含むことを特徴とする付記１〜３のいずれか１項に記載の半導体装置の製造方法。
（付記５）半導体基板上に第１及び第２の素子分離構造が形成され、前記第１の素子分離構造により画定された活性領域にトランジスタを、前記第２の素子分離構造上に抵抗素子をそれぞれ備えてなる半導体装置の製造方法であって、
前記抵抗素子を形成するに際して、
前記第２の素子分離構造上を含む前記半導体基板上に半導体膜を形成し、前記第２の素子分離構造上に前記半導体膜が残るように前記半導体膜を加工して抵抗体を形成する工程と、
前記抵抗体を露出させるマスクを形成し、前記マスクを用いて前記抵抗体内に不純物を導入した後、前記マスクを除去する工程と、
前記マスクを除去した直後に、前記抵抗体を覆うように絶縁膜を形成する工程と、
前記絶縁膜を加工して、前記抵抗体の上面の一部を覆う形状に前記絶縁膜を残す工程と
を含むことを特徴とする半導体装置の製造方法。
（付記６）前記絶縁膜を加工する工程の後に、前記抵抗体に導入した前記不純物を、熱処理により活性化させる工程を更に含むことを特徴とする付記５に記載の半導体装置の製造方法。
（付記７）前記半導体膜を加工する工程において、前記第２の素子分離構造上と共に前記活性領域上に前記半導体膜が残るように前記半導体膜を加工し、前記抵抗体及びゲート電極を形成することを特徴とする付記５又は６に記載の半導体装置の製造方法。
（付記８）前記絶縁膜を加工する工程において、前記抵抗体の上面の一部を覆うとともに、前記ゲート電極の側面を覆うように、前記絶縁膜を残すことを特徴とする付記５〜７のいずれか１項に記載の半導体装置の製造方法。
（付記９）前記抵抗体内に前記不純物を導入する工程の前に、前記活性領域における前記ゲート電極の両側に他の不純物を導入する工程を更に含むことを特徴とする付記５〜８のいずれか１項に記載の半導体装置の製造方法。
（付記１０）前記抵抗体の上面の露出部位にシリサイド層を形成する工程を更に含むことを特徴とする付記５〜９のいずれか１項に記載の半導体装置の製造方法。
（付記１１）前記シリサイド層を形成する工程において、前記抵抗体の上面の露出部位に前記シリサイド層を形成する共に、前記活性領域における前記トランジスタをサリサイド化することを特徴とする付記１０に記載の半導体装置の製造方法。
（付記１２）前記抵抗体内に前記不純物を導入する工程において、前記抵抗体と共に前記活性領域に前記不純物を導入することを特徴とする付記５〜１１のいずれか１項に記載の半導体装置の製造方法。
相異なる製造プロセスで形成した抵抗素子について、本発明者が調べた抵抗値の確率プロットを示す特性図である。 第１の実施形態による半導体装置の製造方法を工程順に示す概略断面図である。 図２に引き続き、第１の実施形態による半導体装置の製造方法を工程順に示す概略断面図である。 図３に引き続き、第１の実施形態による半導体装置の製造方法を工程順に示す概略断面図である。 図４に引き続き、第１の実施形態による半導体装置の製造方法を工程順に示す概略断面図である。 図５に引き続き、第１の実施形態による半導体装置の製造方法を工程順に示す概略断面図である。 図６に引き続き、第１の実施形態による半導体装置の製造方法を工程順に示す概略断面図である。 図７に引き続き、第１の実施形態による半導体装置の製造方法を工程順に示す概略断面図である。 図８に引き続き、第１の実施形態による半導体装置の製造方法を工程順に示す概略断面図である。 図９に引き続き、第１の実施形態による半導体装置の製造方法を工程順に示す概略断面図である。 図１０に引き続き、第１の実施形態による半導体装置の製造方法を工程順に示す概略断面図である。 図１１に引き続き、第１の実施形態による半導体装置の製造方法を工程順に示す概略断面図である。 図１２に引き続き、第１の実施形態による半導体装置の製造方法を工程順に示す概略断面図である。 図１３に引き続き、第１の実施形態による半導体装置の製造方法を工程順に示す概略断面図である。 第１の実施形態の変形例による半導体装置の製造方法を工程順に示す概略断面図である。 図１５に引き続き、第１の実施形態の変形例による半導体装置の製造方法を工程順に示す概略断面図である。 図１６に引き続き、第１の実施形態の変形例による半導体装置の製造方法を工程順に示す概略断面図である。 図１７に引き続き、第１の実施形態の変形例による半導体装置の製造方法を工程順に示す概略断面図である。 第２の実施形態による半導体装置の製造方法を工程順に示す概略断面図である。 図１９に引き続き、第２の実施形態による半導体装置の製造方法を工程順に示す概略断面図である。 図２０に引き続き、第２の実施形態による半導体装置の製造方法を工程順に示す概略断面図である。 図２１に引き続き、第２の実施形態による半導体装置の製造方法を工程順に示す概略断面図である。 図２２に引き続き、第２の実施形態による半導体装置の製造方法を工程順に示す概略断面図である。 図２３に引き続き、第２の実施形態による半導体装置の製造方法を工程順に示す概略断面図である。 図２４に引き続き、第２の実施形態による半導体装置の製造方法を工程順に示す概略断面図である。
符号の説明
１，１０１ シリコン基板
２，１０２ 第１のＳＴＩ領域
３，１０３ 第２のＳＴＩ領域
１７ トンネル酸化膜
１８ フローティングゲート電極
１９ ＯＮＯ膜
２６，２７，２８，１２１，１２２ ＳｉＯ膜
２９，４３，４４，４５，４６，４７，４８，１２６，１２７，１２８，１２９ ＬＤＤ領域
３０，６１，７０，７２，１５２ サイドウォールスペーサ
４１，１２４ 抵抗体
４２，１２５ ゲート電極
４９，７１，１３０ シリコン酸化膜
５０，７３，１５１ シリサイドブロック層
６２，６３，１５３，１５４ ソース／ドレイン領域
６４，１５５ シリサイド層
８０ 制御ゲート電極
８１，１６０ 抵抗素子

Claims (10)

  1. 半導体基板上に第１及び第２の素子分離構造が形成され、前記第１の素子分離構造により画定された活性領域にトランジスタを、前記第２の素子分離構造上に抵抗素子をそれぞれ備えてなる半導体装置の製造方法であって、
    前記第２の素子分離構造上を含む前記半導体基板上に半導体膜を形成し、前記第２の素子分離構造上及び前記活性領域上にそれぞれ前記半導体膜が残るように前記半導体膜を加工し、抵抗体及びゲート電極を形成する工程と、
    前記活性領域を露出させる第１のマスクを形成し、前記活性領域における前記ゲート電極の両側に第１の不純物を導入した後、前記第１のマスクを除去する工程と、
    前記抵抗体を露出させる第２のマスクを形成し、前記抵抗体内に第２の不純物を導入した後、前記第２のマスクを除去する工程と、
    前記第２のマスクを除去した直後に、前記抵抗体及び前記ゲート電極を含む全面に絶縁膜を形成する工程と、
    前記絶縁膜を加工して、前記抵抗体の上面の一部を覆うとともに、前記ゲート電極の側面を覆うように、前記絶縁膜を残す工程と
    を含むことを特徴とする半導体装置の製造方法。
  2. 前記絶縁膜を加工する工程の後に、前記活性領域に導入した前記第１の不純物及び前記抵抗体に導入した前記第２の不純物を、熱処理により活性化させる工程を更に含むことを特徴とする請求項１に記載の半導体装置の製造方法。
  3. 前記第２の不純物を導入する工程において、前記抵抗体と共に前記活性領域に前記第２の不純物を導入することを特徴とする請求項１又は２に記載の半導体装置の製造方法。
  4. 前記抵抗体の上面の露出部位にシリサイド層を形成する工程を更に含むことを特徴とする請求項１〜３のいずれか１項に記載の半導体装置の製造方法。
  5. 半導体基板上に第１及び第２の素子分離構造が形成され、前記第１の素子分離構造により画定された活性領域にトランジスタを、前記第２の素子分離構造上に抵抗素子をそれぞれ備えてなる半導体装置の製造方法であって、
    前記抵抗素子を形成するに際して、
    前記第２の素子分離構造上を含む前記半導体基板上に半導体膜を形成し、前記第２の素子分離構造上に前記半導体膜が残るように前記半導体膜を加工して抵抗体を形成する工程と、
    前記抵抗体を露出させるマスクを形成し、前記マスクを用いて前記抵抗体内に不純物を導入した後、前記マスクを除去する工程と、
    前記マスクを除去した直後に、前記抵抗体を覆うように絶縁膜を形成する工程と、
    前記絶縁膜を加工して、前記抵抗体の上面の一部を覆う形状に前記絶縁膜を残す工程と
    を含むことを特徴とする半導体装置の製造方法。
  6. 前記絶縁膜を加工する工程の後に、前記抵抗体に導入した前記不純物を、熱処理により活性化させる工程を更に含むことを特徴とする請求項５に記載の半導体装置の製造方法。
  7. 前記半導体膜を加工する工程において、前記第２の素子分離構造上と共に前記活性領域上に前記半導体膜が残るように前記半導体膜を加工し、前記抵抗体及びゲート電極を形成することを特徴とする請求項５又は６に記載の半導体装置の製造方法。
  8. 前記絶縁膜を加工する工程において、前記抵抗体の上面の一部を覆うとともに、前記ゲート電極の側面を覆うように、前記絶縁膜を残すことを特徴とする請求項５〜７のいずれか１項に記載の半導体装置の製造方法。
  9. 前記抵抗体内に前記不純物を導入する工程の前に、前記活性領域における前記ゲート電極の両側に他の不純物を導入する工程を更に含むことを特徴とする請求項５〜８のいずれか１項に記載の半導体装置の製造方法。
  10. 前記抵抗体の上面の露出部位にシリサイド層を形成する工程を更に含むことを特徴とする請求項５〜９のいずれか１項に記載の半導体装置の製造方法。
JP2005029492A 2005-02-04 2005-02-04 半導体装置の製造方法 Pending JP2006216857A (ja)

Priority Applications (4)

Application Number Priority Date Filing Date Title
JP2005029492A JP2006216857A (ja) 2005-02-04 2005-02-04 半導体装置の製造方法
TW094117472A TWI267895B (en) 2005-02-04 2005-05-27 Manufacturing method of semiconductor device
US11/139,651 US7135367B2 (en) 2005-02-04 2005-05-31 Manufacturing method of semiconductor device
CNB2005100795955A CN100405579C (zh) 2005-02-04 2005-06-23 半导体器件的制造方法

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP2005029492A JP2006216857A (ja) 2005-02-04 2005-02-04 半導体装置の製造方法

Publications (1)

Publication Number Publication Date
JP2006216857A true JP2006216857A (ja) 2006-08-17

Family

ID=36780486

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2005029492A Pending JP2006216857A (ja) 2005-02-04 2005-02-04 半導体装置の製造方法

Country Status (4)

Country Link
US (1) US7135367B2 (ja)
JP (1) JP2006216857A (ja)
CN (1) CN100405579C (ja)
TW (1) TWI267895B (ja)

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2020065075A (ja) * 2020-01-08 2020-04-23 ルネサスエレクトロニクス株式会社 半導体装置

Families Citing this family (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN101483153B (zh) * 2008-01-07 2012-05-09 中芯国际集成电路制造(上海)有限公司 一种可优化工艺的半导体器件制造方法
US20100148262A1 (en) * 2008-12-17 2010-06-17 Knut Stahrenberg Resistors and Methods of Manufacture Thereof
US10229966B2 (en) * 2016-12-30 2019-03-12 Texas Instruments Incorporated Semiconductor resistor structure and method for making

Citations (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2000031295A (ja) * 1998-07-13 2000-01-28 Toshiba Corp 半導体集積回路及びその製造方法
JP2001007220A (ja) * 1999-04-21 2001-01-12 Matsushita Electronics Industry Corp 半導体装置の製造方法
JP2003282726A (ja) * 2002-03-27 2003-10-03 Nec Electronics Corp 半導体装置及びその製造方法
JP2003332454A (ja) * 2002-05-17 2003-11-21 Mitsubishi Electric Corp 半導体装置の製造方法
JP2004146740A (ja) * 2002-10-28 2004-05-20 Fuji Electric Device Technology Co Ltd 半導体装置の製造方法
JP2004235292A (ja) * 2003-01-29 2004-08-19 Hitachi Ltd 半導体装置およびその製造方法
JP2004342979A (ja) * 2003-05-19 2004-12-02 Toshiba Microelectronics Corp 半導体装置及びその製造方法
WO2004112139A1 (ja) * 2003-06-10 2004-12-23 Fujitsu Limited 半導体装置とその製造方法
JP2004363284A (ja) * 2003-06-04 2004-12-24 Renesas Technology Corp 半導体装置の製造方法

Family Cites Families (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
DE69738012T2 (de) * 1996-11-26 2007-12-13 Matsushita Electric Industrial Co., Ltd., Kadoma Halbleitervorrichtung und deren Herstellungsverfahren
JP2001291844A (ja) * 2000-04-06 2001-10-19 Fujitsu Ltd 半導体装置及びその製造方法

Patent Citations (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2000031295A (ja) * 1998-07-13 2000-01-28 Toshiba Corp 半導体集積回路及びその製造方法
JP2001007220A (ja) * 1999-04-21 2001-01-12 Matsushita Electronics Industry Corp 半導体装置の製造方法
JP2003282726A (ja) * 2002-03-27 2003-10-03 Nec Electronics Corp 半導体装置及びその製造方法
JP2003332454A (ja) * 2002-05-17 2003-11-21 Mitsubishi Electric Corp 半導体装置の製造方法
JP2004146740A (ja) * 2002-10-28 2004-05-20 Fuji Electric Device Technology Co Ltd 半導体装置の製造方法
JP2004235292A (ja) * 2003-01-29 2004-08-19 Hitachi Ltd 半導体装置およびその製造方法
JP2004342979A (ja) * 2003-05-19 2004-12-02 Toshiba Microelectronics Corp 半導体装置及びその製造方法
JP2004363284A (ja) * 2003-06-04 2004-12-24 Renesas Technology Corp 半導体装置の製造方法
WO2004112139A1 (ja) * 2003-06-10 2004-12-23 Fujitsu Limited 半導体装置とその製造方法

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2020065075A (ja) * 2020-01-08 2020-04-23 ルネサスエレクトロニクス株式会社 半導体装置

Also Published As

Publication number Publication date
US7135367B2 (en) 2006-11-14
US20060177978A1 (en) 2006-08-10
CN100405579C (zh) 2008-07-23
TWI267895B (en) 2006-12-01
CN1815715A (zh) 2006-08-09
TW200629345A (en) 2006-08-16

Similar Documents

Publication Publication Date Title
JP4850174B2 (ja) 半導体装置及びその製造方法
JP4429036B2 (ja) 半導体装置の製造方法
US6174758B1 (en) Semiconductor chip having fieldless array with salicide gates and methods for making same
JP2001036043A (ja) 半導体装置およびその製造方法
JP2006261161A (ja) 半導体装置の製造方法
JP5627165B2 (ja) 半導体装置及び半導体装置の製造方法
US6368907B1 (en) Method of fabricating semiconductor device
US20060134874A1 (en) Manufacture method of MOS semiconductor device having extension and pocket
US6861372B2 (en) Semiconductor device manufacturing method
JP4841123B2 (ja) 半導体記憶装置及びその製造方法
JP2006156807A (ja) 半導体装置およびその製造方法
JP2006310602A (ja) 半導体装置およびその製造方法
JP2006216857A (ja) 半導体装置の製造方法
JP2004363443A (ja) 不揮発性半導体記憶装置及びその製造方法
JP4056964B2 (ja) 半導体装置群及びその製造方法並びに半導体装置
US7709911B2 (en) Semiconductor device having silicide transistors and non-silicide transistors formed on the same substrate and method for fabricating the same
JP4725451B2 (ja) 絶縁ゲート型電界効果トランジスタの製法
JP4098208B2 (ja) 半導体装置の製造方法
JP6194684B2 (ja) 半導体装置の製造方法
JP2003124338A (ja) 半導体装置及びその製造方法
US20230389307A1 (en) Semiconductor device and manufacturing method of semiconductor device
JP4796747B2 (ja) Ｃｍｏｓ半導体装置の製造方法
JP2616546B2 (ja) 不揮発性半導体記憶装置の製造方法
JP2007214503A (ja) 半導体装置の製造方法
JP2000299446A (ja) 半導体装置の製造方法

Legal Events

Date Code Title Description
A711 Notification of change in applicant

Free format text: JAPANESE INTERMEDIATE CODE: A712

Effective date: 20080731

A977 Report on retrieval

Free format text: JAPANESE INTERMEDIATE CODE: A971007

Effective date: 20081222

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20090113

A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20090316

A02 Decision of refusal

Free format text: JAPANESE INTERMEDIATE CODE: A02

Effective date: 20090519

A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20090818

A911 Transfer to examiner for re-examination before appeal (zenchi)

Free format text: JAPANESE INTERMEDIATE CODE: A911

Effective date: 20090828

A912 Re-examination (zenchi) completed and case transferred to appeal board

Free format text: JAPANESE INTERMEDIATE CODE: A912

Effective date: 20091009