JP2004146740A - 半導体装置の製造方法 - Google Patents
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Abstract
【課題】低コストで、高精度のポリシリコン抵抗体を有する半導体装置の製造方法を提供する。
【解決手段】pソース領域23、25、pドレイン領域24、26を形成するためと、ポリシリコンゲート電極27、28に導電性をもたせるためと、高精度ポリシリコン抵抗体29を形成するために、BF2 を50〜100keVの加速エネルギーで1〜5×1015cm−2のドーズ量で同時にイオン注入22を行うことで、工程数を低減して、抵抗値の温度変動が300ppm/℃以下の高精度ポリシリコン抵抗体29を得ることができる。
【選択図】 図4
【解決手段】pソース領域23、25、pドレイン領域24、26を形成するためと、ポリシリコンゲート電極27、28に導電性をもたせるためと、高精度ポリシリコン抵抗体29を形成するために、BF2 を50〜100keVの加速エネルギーで1〜5×1015cm−2のドーズ量で同時にイオン注入22を行うことで、工程数を低減して、抵抗値の温度変動が300ppm/℃以下の高精度ポリシリコン抵抗体29を得ることができる。
【選択図】 図4
Description
【0001】
【発明の属する技術分野】
この発明は、高耐圧MOSトランジスタのゲート電極用ポリシリコンに導電性を持たせるためのイオン注入と、S/D(ソース/ドレイン)領域形成のイオン注入と、高精度ポリシリコン抵抗体形成のイオン注入とを同時に行うことでプロセスの簡略化によるコストダウンを図ることができる半導体装置の製造方法に関する。
【0002】
【従来の技術】
厚いゲート酸化膜と薄いゲート酸化膜を有する高耐圧および低耐圧MOSトランジスタと、高精度ポリシリコン抵抗体を形成した半導体装置において、このMOSトランジスタのゲート電極はポリシリコンで形成され、導電性を持たせるために不純物がイオン注入でドープされる。また、この不純物ドープによってpチャネル形MOSトランジスタにおいては、ゲートしきい値電圧を低下させることが知られている(例えば、特許文献1など)。また、このpチャネル形MOSトランジスタのポリシリコンゲート電極に不純物をドープするイオン注入工程は、ポリシリコン抵抗体形成用のイオン注入工程とソース/ドレイン形成用のイオン注入工程の間に行うことで、それぞれの領域を最適ドープすることが知られている(例えば、特許文献2など)。つまり、ポリシリコン抵抗体とポリシリコンゲート電極を形成するイオン注入は別工程で行われる。
【0003】
この厚いゲート酸化膜と薄いゲート酸化膜を有する高耐圧および低耐圧MOSトランジスタと、高精度ポリシリコン抵抗体を形成した半導体装置の製造方法について説明する。
この半導体装置は、低耐圧MOSトランジスタをシングルドレイン構造とし、高耐圧MOSトランジスタを、ゲートとソース及びドレイン間にLOCOS酸化層が形成され、LOCOS酸化膜下部に低濃度の拡散層が形成されたオフセット構造を有する。このn型低濃度拡散層はn型オフセット領域、p型低濃度拡散層はp型オフセット領域と通常呼ばれるものである。このnオフセット領域およびpオフセット領域のシート抵抗は1kΩ/□〜10kΩ/□程度である。
【0004】
図7〜図12は、従来の半導体装置の製造方法であり、工程順に示した要部製造工程断面図である。ここでは、MOSトランジスタとしてMOSFETを例として挙げた。
シリコン基板1上にnウエル領域2、pウエル領域3を形成した後、これらのウエル領域に、高耐圧MOSFETのnオフセット領域4、pオフセット領域5および素子間の分離耐圧を確保するため、これらのオフセット領域を取り囲むように高濃度拡散層のpガード領域6、nガード領域7を形成する。尚、図中の101は高耐圧nチャネル形MOSFETの形成箇所、102は高耐圧pチャネル形MOSFETの形成箇所、103は高精度ポリシリコン抵抗体の形成箇所、104は低耐圧nチャネルMOSFETの形成箇所、105は低耐圧pチャネルMOSFETの形成箇所をそれぞれ示す(図7)。
【0005】
つぎに、LOCOS(Local Oxidation of Silicon)酸化膜8によりフィールド酸化膜を形成する。その後、厚いゲート酸化膜9を成長させて、高耐圧ゲート電極用の第1のポリシリコン10を堆積する。この時、第1のポリシリコン10には不純物がドープされておらず、絶縁性である。第1のポリシリコン10は、所定のサイズにエッチングされ、このエッチングされた第1のポリシリコン10をマスクとして、厚いゲート酸化膜9をエッチングする。つぎに、薄いゲート酸化膜11を成長させて第2層ポリシリコン12を堆積し、所定のサイズにエッチングする。この時、第2のポリシリコン12には、あらかじめ導電性を示すよう不純物がドープされている。第2のポリシリコン12をマスクとして、薄いゲート酸化膜11をエッチングする。このようして、酸化膜の膜質を確保しながら厚いゲート酸化膜9、薄いゲート酸化膜11を形成する(図8)。
【0006】
つぎに、nソース領域15、17、nドレイン領域16、18を形成するために、フォトレジスト13をマスクとして、リン(P)又は砒素(As)のイオン注入14を行い(図9)、pソース領域43、45、pドレイン領域44、46を形成するために、ボロン(B)又はフッ化ボロン(BF2 )のイオン注入42を行う(図10)。図9、図10のイオン注入14、42で、nチャネル型の高耐圧MOSFETのポリシリコンゲート電極19、20には、リン又は砒素などのn形不純物が、pチャネル型の高耐圧MOSFETのポリシリコンゲート電極47、48には、ボロン又はフッ化ボロンなどのp形不純物がそれぞれイオン注入されて、それぞれのポリシリコンゲート電極19、20、47、48に導電性を持たせるようにする。このとき、pチャネル型の高耐圧MOSFETのポリシリコンゲート電極にp型不純物をイオン注入すると、ポリシリコンゲート電極の仕事関数が低下して、pチャネルが形成し易くなり、ゲートしきい値電圧を低下させる効果がある。そのため、pチャネル型の高耐圧MOSトランジスタのしきい値電圧を、イオン注入のドーズ量を調整することで、nチャネル型の高耐圧MOSトランジスタのしきい値と合わせることができる。
【0007】
つぎに、LOCOS酸化膜8上の高精度のポリシリコン抵抗体51を形成する箇所に、フォトレジスト49をマスクとして、ボロン、フッ化ボロン、リンまたは砒素のいずれかを、抵抗値の温度変動が小さくなるようなドーズ量でイオン注入50を行う(図11)。このイオン注入は、高精度ポリシリコン抵抗体を形成するための専用のイオン注入である。
つぎに、このイオン注入50をした後、層間絶縁膜30を堆積し、コンタクトホールを開孔し金属配線31を形成し、表面保護膜32を堆積して厚いゲート酸化膜の高耐圧MOSFETと薄いゲート酸化膜の低耐圧のMOSFETを有する半導体装置が形成される(図12)。
【0008】
【特許文献1】
特開平10−303315号公報
【特許文献2】
特開平8−55924号公報 4頁の〔0024〕項
【0009】
【発明が解決しようとする課題】
上記の工程においては、厚いゲート酸化膜上の高耐圧ゲート電極用のノンドープの第1のポリシリコンに導電性を持たせるためのイオン注入と、高精度ポリシリコン抵抗体用のイオン注入とを別々に行っているために、工程数が多くなり、製造コストが高くなる。
この発明の目的は、低コストで、高精度のポリシリコン抵抗体を有する半導体装置の製造方法を提供することにある。
【0010】
【課題を解決するための手段】
前記の目的を達成するために、同一半導体基板上に厚いゲート酸化膜を有する高耐圧MOSトランジスタと薄いゲート酸化膜を有する低耐圧MOSトランジスタと回路抵抗用ポリシリコンとが形成された半導体装置の製造方法において、高耐圧MOSトランジスタのゲート電極用ポリシリコンと回路抵抗用ポリシリコンと前記高耐圧MOSトランジスタのソース領域形成箇所とドレイン領域形成箇所とに、同一ドーズ量で同時にイオン注入を行う製造方法とする。
また、前記高耐圧MOSトランジスタが、オフセット領域を有する構造とする。
【0011】
また、前記ドーズ量が、1×1015cm−2〜5×1015cm−2であると効果的である。
また、前記回路抵抗用ポリシリコンの温度に対する抵抗値の変動量が300ppm/℃以下であるとよい。
また、前記オフセット領域のシート抵抗が、1kΩ/□〜10kΩ/□であるとよい。
【0012】
【発明の実施の形態】
この発明による製造方法の概要を説明する。高耐圧MOSトランジスタに用いるゲート電極用ポリシリコンに導電性を持たせるためのイオン注入と、高耐圧MOSトランジスタのソース領域/ドレイン領域形成のイオン注入と、高精度ポリシリコン抵抗体形成のイオン注入とを、同一ドーズ量で同時にイオン注入を行うことがこの発明のポイントである。後述する図1から図5の製造工程では、pチャネル型の高耐圧MOSFETのp型ソース領域形成箇所、p型ドレイン領域形成箇所、ポリシリコンゲート電極形成箇所、高精度ポリシリコン抵抗体形成箇所の各箇所に同一ドーズ量で同時にイオン注入した場合を例として挙げる。
【0013】
また、イオン種をフッ化ボロン(BF2 )として、1.0×1015cm−2〜5×1015cm−2の範囲のドーズ量でイオン注入して、抵抗値の温度変動(温度特性)が300ppm/℃以下の高精度ポリシリコン抵抗体を得ていることもこの発明のポイントである。以下に、この発明の半導体装置の製造方法について説明する。
図1から図5は、この発明の一実施例の半導体装置の製造方法であり、工程順に示した要部製造工程断面図である。尚、図7から図12と同一部位および同一製造条件のものには同一符号を付した。また、pシリコン基板1を用いた場合を示すがnシリコン基板を用いて、各領域の導電型を逆としてもよい。
【0014】
比抵抗10〜15Ω・cmのpシリコン基板1に、リンを100〜200keVの加速エネルギーで5×1012〜1×1013cm−2程度の濃度でイオン注入した後、熱処理(アニール処理)してnウエル領域2を形成し、続いて、ボロンを30〜100keVの加速エネルギーで2〜5×1012cm−2の濃度でイオン注入した後、熱処理してpウエル領域3を形成する。つぎに、リンおよびボロンをイオン注入した後、熱処理することでnオフセット領域4、pオフセット領域5を形成し、さらに、リンおよびボロンをイオン注入した後、熱処理することでpガード領域6、nガード領域7を形成する。この場合、pガード領域6、nガード領域7の熱処理とnオフセット領域4、pオフセット領域5の熱処理を同時に行ってもよい。尚、前記したように、図中の101は高耐圧nチャネル形MOSFETの形成箇所、102は高耐圧pチャネル形MOSFETの形成箇所、103は高精度ポリシリコン抵抗体の形成箇所、104は低耐圧nチャネルMOSFETの形成箇所、105は低耐圧pチャネルMOSFETの形成箇所をそれぞれ示す(図1)。
【0015】
つぎに、LOCOS酸化膜8でフィールド酸化膜を形成した後、厚いゲート酸化膜9を成長させて、高耐圧MOSFETのゲート電極用及び高精度のポリシリコン抵抗体用にノンドープの第1のポリシリコン10を堆積する。この第1のポリシリコン10は、図示しないフォトレジストをマスクに所定のサイズにエッチングされ、このエッチングされた第1のポリシリコン10をマスクとして、厚いゲート酸化膜9をエッチングする。つぎに、フォトレジストを除去する。その後、薄いゲート酸化膜11を成長させてあらかじめ導電性を示すよう不純物がドープされた第2のポリシリコン12を堆積し、図示しないフォトレジストをマスクに所定のサイズにエッチングする。つぎに、この第2のポリシリコン12をマスクとして、薄いゲート酸化膜11をエッチングする(図2)。
【0016】
つぎに、nソース領域15、17、nドレイン領域16、18を形成するためと、ポリシリコンゲート電極19、20に導電性をもたせるために、フォトレジスト13をマスクとして、砒素を50〜100keVの加速エネルギーで3〜5×1015cm−2のドーズ量でイオン注入14を行う(図3)。
つぎに、フォトレジスト14を除去し、pソース領域23、25、pドレイン領域24、26を形成するためと、ポリシリコンゲート電極27、28に導電性をもたせるためと、高精度ポリシリコン抵抗体29を形成するために、新たに形成したフォトレジスト21をマスクとして、フッ化ボロンを50〜100keVの加速エネルギーで1〜5×1015cm−2のドーズ量でイオン注入22を行い、その後、熱処理する(図4)。
【0017】
つぎに、フォトレジスト21を除去し、層間絶縁膜30を形成し、この層間絶縁膜30にコンタクト開口部を形成し、ソース電極およびドレイン電極となる金属電極31を形成し、その上に表面保護膜32を形成して、厚いゲート酸化膜の高耐圧MOSFETと薄いゲート酸化膜の低耐圧MOSFETおよび高精度ポリシリコン抵抗体を含む半導体装置が完成する(図5)。
このように、pソース領域23、25の形成箇所、pドレイン領域24、26の形成箇所およびポリシリコンゲート電極27、28に行うイオン注入と、高精度ポリシリコン抵抗体29とするためのイオン注入とを同時に行うことで、従来よりも工程数を減じて、製造コストを低減することができる。
【0018】
また、このときのイオン注入22のドーズ量を1〜5×1015cm−2とすることで、高精度ポリシリコン抵抗体29の抵抗値の温度変動を−50〜150℃の温度範囲で300ppm/℃以下と、高精度にすることができる。
また、高耐圧MOSFETの応答速度は、ゲート容量Cgとゲート抵抗Rg(ゲート配線抵抗とドレイン抵抗を合わせた抵抗のこと)の積である時定数(τ=Cg×Rg)で決まる。この1〜5×1015cm−2のドーズ量では、ポリシリコンゲート電極27のシート抵抗は350Ω/□程度と従来の高耐圧MOSFETのシート抵抗(30Ω/□程度)より大きくなるが、高耐圧MOSFETは、1kΩ/□〜10kΩ/□程度の高いシート抵抗のpオフセット領域5を有しているため、時定数(τ=Cg×Rg)はポリシリコンゲート電極のシート抵抗の影響は少なく、従来の高耐圧MOSFETと同等の応答速度を有する。一方、低耐圧MOSFETのポリシリコンゲート電極28は予め適量の不純物がドープされた第2のポリシリコン12を用いているために、応答速度は従来の低耐圧MOSFETと同じである。
【0019】
図6には抵抗値の変動量とドーズ量の関係を示す。縦軸の抵抗値の変動量は、−50℃から+150℃の温度範囲での変動量である。また、横軸は、BF2 をイオン注入したときのドーズ量である。この変動量の算出は、温度Tnの抵抗値をRn、25℃の抵抗値をR0 としたとき、(Rn−R0 )/(R0 ×(Tn−25℃))をppm表示して各温度(Tn)の変動量を求め、−60℃から+160℃の温度範囲で最大の変動量を図6にプロットした。
この図から1×1015cm−2での変動量は−150ppm/℃、5×1015cm−2での変動量は+150ppm/℃となり、ドーズ量を1〜5×1015cm−2の範囲にすることで、抵抗値の変動量を300ppm/℃以下とすることができる。
【0020】
以上、MOSトランジスタとして、MOSFETを例に挙げたがIGBT(絶縁ゲート形バイポーラトランジスタ)などの場合にも本発明を適用することができる。
【0021】
【発明の効果】
この発明によれば、厚いゲート酸化膜上の高耐圧MOSデバイスのソース領域、ドレイン領域を形成するためのイオン注入と、高耐圧MOSデバイスのゲート電極用のノンドープのポリシリコンに導電性を持たせるためのイオン注入と、高精度ポリシリコン抵抗体形成用のイオン注入とを同時に行うため、従来の高精度ポリシリコン抵抗体形成用の専用のイオン注入工程が削減できて、低コストの半導体装置を製造することができる。
また、前記イオン注入のドーズ量を1〜5×1015cm−2とすることで、抵抗値の変動量が300ppm/℃以下の高精度のポリシリコン抵抗体を形成できる。
【図面の簡単な説明】
【図1】この発明の一実施例の半導体装置の要部製造工程断面図
【図2】図1に続く、この発明の一実施例の半導体装置の要部製造工程断面図
【図3】図2に続く、この発明の一実施例の半導体装置の要部製造工程断面図
【図4】図3に続く、この発明の一実施例の半導体装置の要部製造工程断面図
【図5】図4に続く、この発明の一実施例の半導体装置の要部製造工程断面図
【図6】抵抗値の温度による変動量とドーズ量の関係を示す図
【図7】従来の半導体装置の製造方法の要部製造工程断面図
【図8】図7に続く、従来の半導体装置の製造方法の要部製造工程断面図
【図9】図8に続く、従来の半導体装置の製造方法の要部製造工程断面図
【図10】図9に続く、従来の半導体装置の製造方法の要部製造工程断面図
【図11】図10に続く、従来の半導体装置の製造方法の要部製造工程断面図
【図12】図11に続く、従来の半導体装置の製造方法の要部製造工程断面図
【符号の説明】
1 nシリコン基板
2 nウエル領域
3 pウエル領域
4 nオフセット領域
5 pオフセット領域
6 pガード領域
7 nガード領域
8 LOCOS酸化膜
9 厚いゲート酸化膜
10 第1のポリシリコン
11 薄いゲート酸化膜
12 第2のポリシリコン
13、21、41、49 フォトレジスト
14、22、42、50 イオン注入
15 nソース領域(高耐圧n−MOSFET)
16 nドレイン領域(高耐圧n−MOSFET)
17 nソース領域(低耐圧n−MOSFET)
18 nドレイン領域(低耐圧n−MOSFET)
19 ポリシリコンゲート電極(高耐圧n−MOSFET)
20 ポリシリコンゲート電極(低耐圧n−MOSFET)
23、43 pソース領域(高耐圧p−MOSFET)
24、44 pドレイン領域(高耐圧p−MOSFET)
25、45 pソース領域(低耐圧p−MOSFET)
26、46 pドレイン領域(低耐圧p−MOSFET)
27、47 ポリシリコンゲート電極(高耐圧p−MOSFET)
28、48 ポリシリコンゲート電極(低耐圧p−MOSFET)
29、51 高精度ポリシリコン抵抗体
30 層間絶縁膜
31 金属電極
32 表面保護膜
101 高耐圧NMOS形成領域
102 高耐圧PMOS形成領域
103 高精度ポリシリコン抵抗体
104 低耐圧NMOS形成領域
105 低耐圧PMOS形成領域
【発明の属する技術分野】
この発明は、高耐圧MOSトランジスタのゲート電極用ポリシリコンに導電性を持たせるためのイオン注入と、S/D(ソース/ドレイン)領域形成のイオン注入と、高精度ポリシリコン抵抗体形成のイオン注入とを同時に行うことでプロセスの簡略化によるコストダウンを図ることができる半導体装置の製造方法に関する。
【0002】
【従来の技術】
厚いゲート酸化膜と薄いゲート酸化膜を有する高耐圧および低耐圧MOSトランジスタと、高精度ポリシリコン抵抗体を形成した半導体装置において、このMOSトランジスタのゲート電極はポリシリコンで形成され、導電性を持たせるために不純物がイオン注入でドープされる。また、この不純物ドープによってpチャネル形MOSトランジスタにおいては、ゲートしきい値電圧を低下させることが知られている(例えば、特許文献1など)。また、このpチャネル形MOSトランジスタのポリシリコンゲート電極に不純物をドープするイオン注入工程は、ポリシリコン抵抗体形成用のイオン注入工程とソース/ドレイン形成用のイオン注入工程の間に行うことで、それぞれの領域を最適ドープすることが知られている(例えば、特許文献2など)。つまり、ポリシリコン抵抗体とポリシリコンゲート電極を形成するイオン注入は別工程で行われる。
【0003】
この厚いゲート酸化膜と薄いゲート酸化膜を有する高耐圧および低耐圧MOSトランジスタと、高精度ポリシリコン抵抗体を形成した半導体装置の製造方法について説明する。
この半導体装置は、低耐圧MOSトランジスタをシングルドレイン構造とし、高耐圧MOSトランジスタを、ゲートとソース及びドレイン間にLOCOS酸化層が形成され、LOCOS酸化膜下部に低濃度の拡散層が形成されたオフセット構造を有する。このn型低濃度拡散層はn型オフセット領域、p型低濃度拡散層はp型オフセット領域と通常呼ばれるものである。このnオフセット領域およびpオフセット領域のシート抵抗は1kΩ/□〜10kΩ/□程度である。
【0004】
図7〜図12は、従来の半導体装置の製造方法であり、工程順に示した要部製造工程断面図である。ここでは、MOSトランジスタとしてMOSFETを例として挙げた。
シリコン基板1上にnウエル領域2、pウエル領域3を形成した後、これらのウエル領域に、高耐圧MOSFETのnオフセット領域4、pオフセット領域5および素子間の分離耐圧を確保するため、これらのオフセット領域を取り囲むように高濃度拡散層のpガード領域6、nガード領域7を形成する。尚、図中の101は高耐圧nチャネル形MOSFETの形成箇所、102は高耐圧pチャネル形MOSFETの形成箇所、103は高精度ポリシリコン抵抗体の形成箇所、104は低耐圧nチャネルMOSFETの形成箇所、105は低耐圧pチャネルMOSFETの形成箇所をそれぞれ示す(図7)。
【0005】
つぎに、LOCOS(Local Oxidation of Silicon)酸化膜8によりフィールド酸化膜を形成する。その後、厚いゲート酸化膜9を成長させて、高耐圧ゲート電極用の第1のポリシリコン10を堆積する。この時、第1のポリシリコン10には不純物がドープされておらず、絶縁性である。第1のポリシリコン10は、所定のサイズにエッチングされ、このエッチングされた第1のポリシリコン10をマスクとして、厚いゲート酸化膜9をエッチングする。つぎに、薄いゲート酸化膜11を成長させて第2層ポリシリコン12を堆積し、所定のサイズにエッチングする。この時、第2のポリシリコン12には、あらかじめ導電性を示すよう不純物がドープされている。第2のポリシリコン12をマスクとして、薄いゲート酸化膜11をエッチングする。このようして、酸化膜の膜質を確保しながら厚いゲート酸化膜9、薄いゲート酸化膜11を形成する(図8)。
【0006】
つぎに、nソース領域15、17、nドレイン領域16、18を形成するために、フォトレジスト13をマスクとして、リン(P)又は砒素(As)のイオン注入14を行い(図9)、pソース領域43、45、pドレイン領域44、46を形成するために、ボロン(B)又はフッ化ボロン(BF2 )のイオン注入42を行う(図10)。図9、図10のイオン注入14、42で、nチャネル型の高耐圧MOSFETのポリシリコンゲート電極19、20には、リン又は砒素などのn形不純物が、pチャネル型の高耐圧MOSFETのポリシリコンゲート電極47、48には、ボロン又はフッ化ボロンなどのp形不純物がそれぞれイオン注入されて、それぞれのポリシリコンゲート電極19、20、47、48に導電性を持たせるようにする。このとき、pチャネル型の高耐圧MOSFETのポリシリコンゲート電極にp型不純物をイオン注入すると、ポリシリコンゲート電極の仕事関数が低下して、pチャネルが形成し易くなり、ゲートしきい値電圧を低下させる効果がある。そのため、pチャネル型の高耐圧MOSトランジスタのしきい値電圧を、イオン注入のドーズ量を調整することで、nチャネル型の高耐圧MOSトランジスタのしきい値と合わせることができる。
【0007】
つぎに、LOCOS酸化膜8上の高精度のポリシリコン抵抗体51を形成する箇所に、フォトレジスト49をマスクとして、ボロン、フッ化ボロン、リンまたは砒素のいずれかを、抵抗値の温度変動が小さくなるようなドーズ量でイオン注入50を行う(図11)。このイオン注入は、高精度ポリシリコン抵抗体を形成するための専用のイオン注入である。
つぎに、このイオン注入50をした後、層間絶縁膜30を堆積し、コンタクトホールを開孔し金属配線31を形成し、表面保護膜32を堆積して厚いゲート酸化膜の高耐圧MOSFETと薄いゲート酸化膜の低耐圧のMOSFETを有する半導体装置が形成される(図12)。
【0008】
【特許文献1】
特開平10−303315号公報
【特許文献2】
特開平8−55924号公報 4頁の〔0024〕項
【0009】
【発明が解決しようとする課題】
上記の工程においては、厚いゲート酸化膜上の高耐圧ゲート電極用のノンドープの第1のポリシリコンに導電性を持たせるためのイオン注入と、高精度ポリシリコン抵抗体用のイオン注入とを別々に行っているために、工程数が多くなり、製造コストが高くなる。
この発明の目的は、低コストで、高精度のポリシリコン抵抗体を有する半導体装置の製造方法を提供することにある。
【0010】
【課題を解決するための手段】
前記の目的を達成するために、同一半導体基板上に厚いゲート酸化膜を有する高耐圧MOSトランジスタと薄いゲート酸化膜を有する低耐圧MOSトランジスタと回路抵抗用ポリシリコンとが形成された半導体装置の製造方法において、高耐圧MOSトランジスタのゲート電極用ポリシリコンと回路抵抗用ポリシリコンと前記高耐圧MOSトランジスタのソース領域形成箇所とドレイン領域形成箇所とに、同一ドーズ量で同時にイオン注入を行う製造方法とする。
また、前記高耐圧MOSトランジスタが、オフセット領域を有する構造とする。
【0011】
また、前記ドーズ量が、1×1015cm−2〜5×1015cm−2であると効果的である。
また、前記回路抵抗用ポリシリコンの温度に対する抵抗値の変動量が300ppm/℃以下であるとよい。
また、前記オフセット領域のシート抵抗が、1kΩ/□〜10kΩ/□であるとよい。
【0012】
【発明の実施の形態】
この発明による製造方法の概要を説明する。高耐圧MOSトランジスタに用いるゲート電極用ポリシリコンに導電性を持たせるためのイオン注入と、高耐圧MOSトランジスタのソース領域/ドレイン領域形成のイオン注入と、高精度ポリシリコン抵抗体形成のイオン注入とを、同一ドーズ量で同時にイオン注入を行うことがこの発明のポイントである。後述する図1から図5の製造工程では、pチャネル型の高耐圧MOSFETのp型ソース領域形成箇所、p型ドレイン領域形成箇所、ポリシリコンゲート電極形成箇所、高精度ポリシリコン抵抗体形成箇所の各箇所に同一ドーズ量で同時にイオン注入した場合を例として挙げる。
【0013】
また、イオン種をフッ化ボロン(BF2 )として、1.0×1015cm−2〜5×1015cm−2の範囲のドーズ量でイオン注入して、抵抗値の温度変動(温度特性)が300ppm/℃以下の高精度ポリシリコン抵抗体を得ていることもこの発明のポイントである。以下に、この発明の半導体装置の製造方法について説明する。
図1から図5は、この発明の一実施例の半導体装置の製造方法であり、工程順に示した要部製造工程断面図である。尚、図7から図12と同一部位および同一製造条件のものには同一符号を付した。また、pシリコン基板1を用いた場合を示すがnシリコン基板を用いて、各領域の導電型を逆としてもよい。
【0014】
比抵抗10〜15Ω・cmのpシリコン基板1に、リンを100〜200keVの加速エネルギーで5×1012〜1×1013cm−2程度の濃度でイオン注入した後、熱処理(アニール処理)してnウエル領域2を形成し、続いて、ボロンを30〜100keVの加速エネルギーで2〜5×1012cm−2の濃度でイオン注入した後、熱処理してpウエル領域3を形成する。つぎに、リンおよびボロンをイオン注入した後、熱処理することでnオフセット領域4、pオフセット領域5を形成し、さらに、リンおよびボロンをイオン注入した後、熱処理することでpガード領域6、nガード領域7を形成する。この場合、pガード領域6、nガード領域7の熱処理とnオフセット領域4、pオフセット領域5の熱処理を同時に行ってもよい。尚、前記したように、図中の101は高耐圧nチャネル形MOSFETの形成箇所、102は高耐圧pチャネル形MOSFETの形成箇所、103は高精度ポリシリコン抵抗体の形成箇所、104は低耐圧nチャネルMOSFETの形成箇所、105は低耐圧pチャネルMOSFETの形成箇所をそれぞれ示す(図1)。
【0015】
つぎに、LOCOS酸化膜8でフィールド酸化膜を形成した後、厚いゲート酸化膜9を成長させて、高耐圧MOSFETのゲート電極用及び高精度のポリシリコン抵抗体用にノンドープの第1のポリシリコン10を堆積する。この第1のポリシリコン10は、図示しないフォトレジストをマスクに所定のサイズにエッチングされ、このエッチングされた第1のポリシリコン10をマスクとして、厚いゲート酸化膜9をエッチングする。つぎに、フォトレジストを除去する。その後、薄いゲート酸化膜11を成長させてあらかじめ導電性を示すよう不純物がドープされた第2のポリシリコン12を堆積し、図示しないフォトレジストをマスクに所定のサイズにエッチングする。つぎに、この第2のポリシリコン12をマスクとして、薄いゲート酸化膜11をエッチングする(図2)。
【0016】
つぎに、nソース領域15、17、nドレイン領域16、18を形成するためと、ポリシリコンゲート電極19、20に導電性をもたせるために、フォトレジスト13をマスクとして、砒素を50〜100keVの加速エネルギーで3〜5×1015cm−2のドーズ量でイオン注入14を行う(図3)。
つぎに、フォトレジスト14を除去し、pソース領域23、25、pドレイン領域24、26を形成するためと、ポリシリコンゲート電極27、28に導電性をもたせるためと、高精度ポリシリコン抵抗体29を形成するために、新たに形成したフォトレジスト21をマスクとして、フッ化ボロンを50〜100keVの加速エネルギーで1〜5×1015cm−2のドーズ量でイオン注入22を行い、その後、熱処理する(図4)。
【0017】
つぎに、フォトレジスト21を除去し、層間絶縁膜30を形成し、この層間絶縁膜30にコンタクト開口部を形成し、ソース電極およびドレイン電極となる金属電極31を形成し、その上に表面保護膜32を形成して、厚いゲート酸化膜の高耐圧MOSFETと薄いゲート酸化膜の低耐圧MOSFETおよび高精度ポリシリコン抵抗体を含む半導体装置が完成する(図5)。
このように、pソース領域23、25の形成箇所、pドレイン領域24、26の形成箇所およびポリシリコンゲート電極27、28に行うイオン注入と、高精度ポリシリコン抵抗体29とするためのイオン注入とを同時に行うことで、従来よりも工程数を減じて、製造コストを低減することができる。
【0018】
また、このときのイオン注入22のドーズ量を1〜5×1015cm−2とすることで、高精度ポリシリコン抵抗体29の抵抗値の温度変動を−50〜150℃の温度範囲で300ppm/℃以下と、高精度にすることができる。
また、高耐圧MOSFETの応答速度は、ゲート容量Cgとゲート抵抗Rg(ゲート配線抵抗とドレイン抵抗を合わせた抵抗のこと)の積である時定数(τ=Cg×Rg)で決まる。この1〜5×1015cm−2のドーズ量では、ポリシリコンゲート電極27のシート抵抗は350Ω/□程度と従来の高耐圧MOSFETのシート抵抗(30Ω/□程度)より大きくなるが、高耐圧MOSFETは、1kΩ/□〜10kΩ/□程度の高いシート抵抗のpオフセット領域5を有しているため、時定数(τ=Cg×Rg)はポリシリコンゲート電極のシート抵抗の影響は少なく、従来の高耐圧MOSFETと同等の応答速度を有する。一方、低耐圧MOSFETのポリシリコンゲート電極28は予め適量の不純物がドープされた第2のポリシリコン12を用いているために、応答速度は従来の低耐圧MOSFETと同じである。
【0019】
図6には抵抗値の変動量とドーズ量の関係を示す。縦軸の抵抗値の変動量は、−50℃から+150℃の温度範囲での変動量である。また、横軸は、BF2 をイオン注入したときのドーズ量である。この変動量の算出は、温度Tnの抵抗値をRn、25℃の抵抗値をR0 としたとき、(Rn−R0 )/(R0 ×(Tn−25℃))をppm表示して各温度(Tn)の変動量を求め、−60℃から+160℃の温度範囲で最大の変動量を図6にプロットした。
この図から1×1015cm−2での変動量は−150ppm/℃、5×1015cm−2での変動量は+150ppm/℃となり、ドーズ量を1〜5×1015cm−2の範囲にすることで、抵抗値の変動量を300ppm/℃以下とすることができる。
【0020】
以上、MOSトランジスタとして、MOSFETを例に挙げたがIGBT(絶縁ゲート形バイポーラトランジスタ)などの場合にも本発明を適用することができる。
【0021】
【発明の効果】
この発明によれば、厚いゲート酸化膜上の高耐圧MOSデバイスのソース領域、ドレイン領域を形成するためのイオン注入と、高耐圧MOSデバイスのゲート電極用のノンドープのポリシリコンに導電性を持たせるためのイオン注入と、高精度ポリシリコン抵抗体形成用のイオン注入とを同時に行うため、従来の高精度ポリシリコン抵抗体形成用の専用のイオン注入工程が削減できて、低コストの半導体装置を製造することができる。
また、前記イオン注入のドーズ量を1〜5×1015cm−2とすることで、抵抗値の変動量が300ppm/℃以下の高精度のポリシリコン抵抗体を形成できる。
【図面の簡単な説明】
【図1】この発明の一実施例の半導体装置の要部製造工程断面図
【図2】図1に続く、この発明の一実施例の半導体装置の要部製造工程断面図
【図3】図2に続く、この発明の一実施例の半導体装置の要部製造工程断面図
【図4】図3に続く、この発明の一実施例の半導体装置の要部製造工程断面図
【図5】図4に続く、この発明の一実施例の半導体装置の要部製造工程断面図
【図6】抵抗値の温度による変動量とドーズ量の関係を示す図
【図7】従来の半導体装置の製造方法の要部製造工程断面図
【図8】図7に続く、従来の半導体装置の製造方法の要部製造工程断面図
【図9】図8に続く、従来の半導体装置の製造方法の要部製造工程断面図
【図10】図9に続く、従来の半導体装置の製造方法の要部製造工程断面図
【図11】図10に続く、従来の半導体装置の製造方法の要部製造工程断面図
【図12】図11に続く、従来の半導体装置の製造方法の要部製造工程断面図
【符号の説明】
1 nシリコン基板
2 nウエル領域
3 pウエル領域
4 nオフセット領域
5 pオフセット領域
6 pガード領域
7 nガード領域
8 LOCOS酸化膜
9 厚いゲート酸化膜
10 第1のポリシリコン
11 薄いゲート酸化膜
12 第2のポリシリコン
13、21、41、49 フォトレジスト
14、22、42、50 イオン注入
15 nソース領域(高耐圧n−MOSFET)
16 nドレイン領域(高耐圧n−MOSFET)
17 nソース領域(低耐圧n−MOSFET)
18 nドレイン領域(低耐圧n−MOSFET)
19 ポリシリコンゲート電極(高耐圧n−MOSFET)
20 ポリシリコンゲート電極(低耐圧n−MOSFET)
23、43 pソース領域(高耐圧p−MOSFET)
24、44 pドレイン領域(高耐圧p−MOSFET)
25、45 pソース領域(低耐圧p−MOSFET)
26、46 pドレイン領域(低耐圧p−MOSFET)
27、47 ポリシリコンゲート電極(高耐圧p−MOSFET)
28、48 ポリシリコンゲート電極(低耐圧p−MOSFET)
29、51 高精度ポリシリコン抵抗体
30 層間絶縁膜
31 金属電極
32 表面保護膜
101 高耐圧NMOS形成領域
102 高耐圧PMOS形成領域
103 高精度ポリシリコン抵抗体
104 低耐圧NMOS形成領域
105 低耐圧PMOS形成領域
Claims (5)
- 同一半導体基板上に厚いゲート酸化膜を有する高耐圧MOSトランジスタと薄いゲート酸化膜を有する低耐圧MOSトランジスタと回路抵抗用ポリシリコンとが形成された半導体装置の製造方法において、
高耐圧MOSトランジスタのゲート電極用ポリシリコンと回路抵抗用ポリシリコンと前記高耐圧MOSトランジスタのソース領域形成箇所とドレイン領域形成箇所とに、同一ドーズ量で同時にイオン注入を行うことを特徴とする半導体装置の製造方法。 - 前記高耐圧MOSトランジスタが、オフセット領域を有することを特徴とする請求項1に記載の半導体装置の製造方法。
- 前記ドーズ量が、1×1015cm−2〜5×1015cm−2であることを特徴とする請求項1または2に記載の半導体装置の製造方法。
- 前記回路抵抗用ポリシリコンの温度に対する抵抗値の変動量が300ppm/℃以下であることを特徴とする請求項1〜3のいずれか1項に記載の半導体装置の製造方法。
- 前記オフセット領域のシート抵抗が、1kΩ/□〜10kΩ/□であることを特徴とする請求項2に記載の半導体装置の製造方法。
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