CN105023831A - Cmos工艺中多晶硅电阻的制造方法 - Google Patents

Cmos工艺中多晶硅电阻的制造方法 Download PDF

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Abstract

本发明公开了一种CMOS工艺中多晶硅电阻的制造方法，包括如下步骤：依次形成栅介质层和多晶硅层；进行光刻刻蚀同时形成多晶硅栅和多晶硅电阻；定义出N型源漏注入的注入区域，该区域同时包括多晶硅电阻的形成区域；进行N型源漏注入，该N型源漏注入同时将N型杂质注入到多晶硅电阻中；定义出P型源漏注入的注入区域，该区域同时包括多晶硅电阻的形成区域；进行P型源漏注入，该P型源漏注入同时将P型杂质注入到多晶硅电阻中；进行快速热退火实现杂质激活。本发明能降低成本。

Description

CMOS工艺中多晶硅电阻的制造方法
技术领域
本发明涉及一种半导体集成电路制造工艺方法，特别是涉及一种CMOS工艺中多晶硅电阻的制造方法。
背景技术
在半导体制造过程中，一般会特别有一层光刻定义高阻区域，通过注入来制作多晶硅的高电阻。如图1A至图1B所示，是现有CMOS工艺中多晶硅电阻的制造方法各步骤中的结构示意图；现有CMOS工艺中多晶硅电阻的制造方法包括步骤：
如图1A所示，在半导体衬底如硅衬底101表面形成场氧层102，场氧层102隔离出有源区，有源区即为通过场氧层102围绕的硅区域，用于形成有源器件，如CMOS工艺中的NMOS器件和PMOS器件都形成于有源区中。
之后在硅衬底101表面依次形成栅介质层如栅氧化层103和多晶硅层。
采用光刻刻蚀工艺多所述多晶硅层进行刻蚀同时形成NMOS器件的多晶硅栅104a、PMOS器件的多晶硅栅104b和多晶硅电阻104c。
如图1B所示，接着采用单独的光罩，进行光刻形成光刻胶图形105定义出多晶硅电阻104c的注入区域。以光刻胶图形105为掩膜进行多晶硅电阻104c的注入来调节多晶硅电阻104c的阻值。
接着完成NMOS器件和PMOS器件的其它工艺。
由上可知，多晶硅电阻104的电阻调节需要单独采用一次光刻，需要增加额外的光罩和离子注入，成本较高。
发明内容
本发明所要解决的技术问题是提供一种CMOS工艺中多晶硅电阻的制造方法，能降低成本。
为解决上述技术问题，本发明提供的CMOS工艺中多晶硅电阻的制造方法包括如下步骤：
步骤一、依次在半导体衬底表面形成栅介质层和多晶硅层。
步骤二、采用光刻刻蚀工艺多所述多晶硅层进行刻蚀同时形成NMOS器件的多晶硅栅、PMOS器件的多晶硅栅和多晶硅电阻。
步骤三、采用NMOS器件的N型源漏注入的光罩定义出所述N型源漏注入的注入区域，所述N型源漏注入的注入区域同时包括所述多晶硅电阻的形成区域。
步骤四、进行所述N型源漏注入在所述NMOS器件的多晶硅栅两侧形成N+掺杂的源漏区，所述N型源漏注入同时将N型杂质注入到所述多晶硅电阻中。
步骤五、采用PMOS器件的P型源漏注入的光罩定义出所述P型源漏注入的注入区域，所述P型源漏注入的注入区域同时包括所述多晶硅电阻的形成区域。
步骤六、进行所述P型源漏注入在所述PMOS器件的多晶硅栅两侧形成P+掺杂的源漏区，所述P型源漏注入同时将P型杂质注入到所述多晶硅电阻中。
步骤七、采用快速热退火对所述NMOS器件的源漏区、所述PMOS器件的源漏区以及所述多晶硅电阻的杂质进行激活，所述多晶硅电阻由步骤四注入的N型杂质和步骤六注入的P型杂质的叠加确定。
进一步的改进是，步骤一中所述半导体衬底为硅衬底。
进一步的改进是，步骤一中所述栅介质层为采用热氧化工艺形成的栅氧化层。
进一步的改进是，步骤三和步骤四组成的整体步骤能和步骤五和步骤六组成的整体步骤在工艺顺序上互换。
进一步的改进是，步骤二对所述多晶硅层进行刻蚀之后还包括进行所述NMOS器件的N型轻掺杂漏注入以及所述PMOS器件的P型轻掺杂漏注入的工艺步骤。
进一步的改进是，在所述NMOS器件的N型轻掺杂漏注入以及所述PMOS器件的P型轻掺杂漏注入完成之后还包括在所述NMOS器件的多晶硅栅、所述PMOS器件的多晶硅栅和所述多晶硅电阻的侧面形成侧墙的工艺步骤。
进一步的改进是，步骤二对所述多晶硅层进行刻蚀之后还包括在所述NMOS器件的多晶硅栅、所述PMOS器件的多晶硅栅和所述多晶硅电阻的侧面形成侧墙的工艺步骤。
进一步的改进是，步骤七的所述快速热退火之后还包括在所述多晶硅电阻的顶部表面和侧面形成金属硅化物阻挡层的步骤。
进一步的改进是，在所述硅衬底表面形成有场氧层，由所述场氧层隔离出有源区。
进一步的改进是，所述场氧层为局部氧化工艺形成的局部场氧层。
进一步的改进是，所述场氧层为采用浅沟槽隔离工艺形成浅沟槽场氧层。
进一步的改进是，所述多晶硅电阻位于所述场氧层顶部。
进一步的改进是，所述NMOS器件位于所述有源区中；所述PMOS器件位于所述有源区中。
本发明通过将多晶硅电阻的掺杂由N型杂质和P型杂质的叠加来调节，这样使得多晶硅电阻的杂质注入能够分开两次进行，其中一次和CMOS工艺中的NMOS器件的源漏注入同时进行、另一次和PMOS器件的源漏注入同时进行，这样就不需要单独采用一次光刻工艺定义以及单独注入来进行多晶硅电阻的掺杂，从而能降低成本。
附图说明
下面结合附图和具体实施方式对本发明作进一步详细的说明：
图1A-图1B是现有CMOS工艺中多晶硅电阻的制造方法各步骤中的结构示意图；
图2是本发明实施例CMOS工艺中多晶硅电阻的制造方法的流程图；
图3A-图3D是本发明实施例CMOS工艺中多晶硅电阻的制造方法各步骤中的结构示意图。
具体实施方式
如图2所示，是本发明实施例CMOS工艺中多晶硅电阻4c的制造方法的流程图；如图3A至图3D所示，是本发明实施例CMOS工艺中多晶硅电阻4c的制造方法各步骤中的结构示意图。本发明实施例CMOS工艺中多晶硅电阻4c的制造方法包括如下步骤：
步骤一、如图3A所示，依次在半导体衬底如硅衬底1表面形成栅介质层3和多晶硅层。
较佳为，所述栅介质层3为采用热氧化工艺形成的栅氧化层。在所述硅衬底1表面形成有场氧层2，由所述场氧层2隔离出有源区，即由所述场氧层2围绕区域的硅组成有源区。所述场氧层2为局部氧化工艺形成的局部场氧层或为采用浅沟槽隔离工艺形成浅沟槽场氧层。
步骤二、如图3A所示，采用光刻刻蚀工艺多所述多晶硅层进行刻蚀同时形成NMOS器件的多晶硅栅4a、PMOS器件的多晶硅栅4b和多晶硅电阻4c。
较佳为，所述多晶硅电阻4c位于所述场氧层顶部。所述NMOS器件位于所述有源区中多晶硅栅4a；所述PMOS器件位于所述有源区中，所以所述多晶硅栅4a和所述多晶硅栅4b都所述有源区表面。
对所述多晶硅层进行刻蚀之后还包括进行所述NMOS器件的N型轻掺杂漏注入以及所述PMOS器件的P型轻掺杂漏注入的工艺步骤。在所述NMOS器件的N型轻掺杂漏注入以及所述PMOS器件的P型轻掺杂漏注入完成之后还包括在所述NMOS器件的多晶硅栅、所述PMOS器件的多晶硅栅和所述多晶硅电阻4c的侧面形成侧墙的工艺步骤。
步骤三、如图3B所示，采用NMOS器件的N型源漏注入的光罩定义出所述N型源漏注入的注入区域即通过光刻形成的光刻胶图形5a定义出所述N型源漏注入的注入区域，所述N型源漏注入的注入区域同时包括所述多晶硅电阻4c的形成区域。
步骤四、如图3B所示，进行所述N型源漏注入在所述NMOS器件的多晶硅栅两侧形成N+掺杂的源漏区，所述N型源漏注入同时将N型杂质注入到所述多晶硅电阻4c中。
步骤五、如图3C所示，采用PMOS器件的P型源漏注入的光罩定义出所述P型源漏注入的注入区域即通过光刻形成的光刻胶图形5b定义出所述P型源漏注入的注入区域，所述P型源漏注入的注入区域同时包括所述多晶硅电阻4c的形成区域。
步骤六、如图3C所示，进行所述P型源漏注入在所述PMOS器件的多晶硅栅两侧形成P+掺杂的源漏区，所述P型源漏注入同时将P型杂质注入到所述多晶硅电阻4c中。
步骤七、如图3D所示，采用快速热退火对所述NMOS器件的源漏区、所述PMOS器件的源漏区以及所述多晶硅电阻4c的杂质进行激活，所述多晶硅电阻4c由步骤四注入的N型杂质和步骤六注入的P型杂质的叠加确定。
较佳为，步骤三和步骤四组成的整体步骤能和步骤五和步骤六组成的整体步骤在工艺顺序上互换。
步骤七的所述快速热退火之后还包括在所述多晶硅电阻4c的顶部表面和侧面形成金属硅化物阻挡层的步骤。
以上通过具体实施例对本发明进行了详细的说明，但这些并非构成对本发明的限制。在不脱离本发明原理的情况下，本领域的技术人员还可做出许多变形和改进，这些也应视为本发明的保护范围。

Claims (13)

1.一种CMOS工艺中多晶硅电阻的制造方法，其特征在于，包括如下步骤：
步骤一、依次在半导体衬底表面形成栅介质层和多晶硅层；
步骤二、采用光刻刻蚀工艺多所述多晶硅层进行刻蚀同时形成NMOS器件的多晶硅栅、PMOS器件的多晶硅栅和多晶硅电阻；
步骤三、采用NMOS器件的N型源漏注入的光罩定义出所述N型源漏注入的注入区域，所述N型源漏注入的注入区域同时包括所述多晶硅电阻的形成区域；
步骤四、进行所述N型源漏注入在所述NMOS器件的多晶硅栅两侧形成N+掺杂的源漏区，所述N型源漏注入同时将N型杂质注入到所述多晶硅电阻中；
步骤五、采用PMOS器件的P型源漏注入的光罩定义出所述P型源漏注入的注入区域，所述P型源漏注入的注入区域同时包括所述多晶硅电阻的形成区域；
步骤六、进行所述P型源漏注入在所述PMOS器件的多晶硅栅两侧形成P+掺杂的源漏区，所述P型源漏注入同时将P型杂质注入到所述多晶硅电阻中；
步骤七、采用快速热退火对所述NMOS器件的源漏区、所述PMOS器件的源漏区以及所述多晶硅电阻的杂质进行激活，所述多晶硅电阻由步骤四注入的N型杂质和步骤六注入的P型杂质的叠加确定。
2.如权利要求1所述的CMOS工艺中多晶硅电阻的制造方法，其特征在于：步骤一中所述半导体衬底为硅衬底。
3.如权利要求1所述的CMOS工艺中多晶硅电阻的制造方法，其特征在于：步骤一中所述栅介质层为采用热氧化工艺形成的栅氧化层。
4.如权利要求1所述的CMOS工艺中多晶硅电阻的制造方法，其特征在于：步骤三和步骤四组成的整体步骤能和步骤五和步骤六组成的整体步骤在工艺顺序上互换。
5.如权利要求1所述的CMOS工艺中多晶硅电阻的制造方法，其特征在于：步骤二对所述多晶硅层进行刻蚀之后还包括进行所述NMOS器件的N型轻掺杂漏注入以及所述PMOS器件的P型轻掺杂漏注入的工艺步骤。
6.如权利要求5所述的CMOS工艺中多晶硅电阻的制造方法，其特征在于：在所述NMOS器件的N型轻掺杂漏注入以及所述PMOS器件的P型轻掺杂漏注入完成之后还包括在所述NMOS器件的多晶硅栅、所述PMOS器件的多晶硅栅和所述多晶硅电阻的侧面形成侧墙的工艺步骤。
7.如权利要求1所述的CMOS工艺中多晶硅电阻的制造方法，其特征在于：步骤二对所述多晶硅层进行刻蚀之后还包括在所述NMOS器件的多晶硅栅、所述PMOS器件的多晶硅栅和所述多晶硅电阻的侧面形成侧墙的工艺步骤。
8.如权利要求1所述的CMOS工艺中多晶硅电阻的制造方法，其特征在于：步骤七的所述快速热退火之后还包括在所述多晶硅电阻的顶部表面和侧面形成金属硅化物阻挡层的步骤。
9.如权利要求2所述的CMOS工艺中多晶硅电阻的制造方法，其特征在于：在所述硅衬底表面形成有场氧层，由所述场氧层隔离出有源区。
10.如权利要求9所述的CMOS工艺中多晶硅电阻的制造方法，其特征在于：所述场氧层为局部氧化工艺形成的局部场氧层。
11.如权利要求9所述的CMOS工艺中多晶硅电阻的制造方法，其特征在于：所述场氧层为采用浅沟槽隔离工艺形成浅沟槽场氧层。
12.如权利要求9所述的CMOS工艺中多晶硅电阻的制造方法，其特征在于：所述多晶硅电阻位于所述场氧层顶部。
13.如权利要求9所述的CMOS工艺中多晶硅电阻的制造方法，其特征在于：所述NMOS器件位于所述有源区中；所述PMOS器件位于所述有源区中。
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Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN114023702A (zh) * 2022-01-06 2022-02-08 南京华瑞微集成电路有限公司 一种解决电阻非线性的智能功率mos管的制造方法

Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5589701A (en) * 1993-07-29 1996-12-31 Sgs-Thomson Microelectronics S.R.1. Process for realizing P-channel MOS transistors having a low threshold voltage in semiconductor integrated circuits for analog applications
JP2004146740A (ja) * 2002-10-28 2004-05-20 Fuji Electric Device Technology Co Ltd 半導体装置の製造方法
CN101013664A (zh) * 2006-01-30 2007-08-08 三洋电机株式会社 半导体装置的制造方法
CN101496137A (zh) * 2005-04-19 2009-07-29 德克萨斯仪器股份有限公司 无掩模多层多晶硅电阻器

Patent Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5589701A (en) * 1993-07-29 1996-12-31 Sgs-Thomson Microelectronics S.R.1. Process for realizing P-channel MOS transistors having a low threshold voltage in semiconductor integrated circuits for analog applications
JP2004146740A (ja) * 2002-10-28 2004-05-20 Fuji Electric Device Technology Co Ltd 半導体装置の製造方法
CN101496137A (zh) * 2005-04-19 2009-07-29 德克萨斯仪器股份有限公司 无掩模多层多晶硅电阻器
CN101013664A (zh) * 2006-01-30 2007-08-08 三洋电机株式会社 半导体装置的制造方法

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN114023702A (zh) * 2022-01-06 2022-02-08 南京华瑞微集成电路有限公司 一种解决电阻非线性的智能功率mos管的制造方法

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