KR20150058513A - 확장 소스-드레인 mos 트랜지스터 및 형성 방법 - Google Patents

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만다나 타다요니
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실리콘 스토리지 테크놀로지 인크
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Abstract

트랜지스터 및 이를 제조하는 방법은 기판, 기판 위의 도전성 게이트, 및 도전성 게이트 아래의 기판 내 채널 영역을 포함한다. 제1 및 제2 절연 스페이서가 도전성 게이트의 제1 및 제2 측면에 측방향으로 인접한다. 기판 내의 소스 영역은 도전성 게이트의 제1 측면 및 제1 스페이서에 인접하지만 그들로부터 측방향으로 이격되고, 기판 내의 드레인 영역은 도전성 게이트의 제2 측면 및 제2 스페이서에 인접하지만 그들로부터 측방향으로 이격된다. 제1 및 제2 LD 영역은 기판 내에 있고 채널 영역과 소스 또는 드레인 영역 사이에서 각각 측방향으로 연장되며, 각각은 그의 일부가 제1 및 제2 스페이서 아래에도 또한 도전성 게이트의 아래에도 배치되지 않고, 각각은 도펀트 농도가 소스 또는 드레인 영역의 것보다 작다.

Description

확장 소스-드레인 MOS 트랜지스터 및 형성 방법{EXTENDED SOURCE-DRAIN MOS TRANSISTORS AND METHOD OF FORMATION}
관련 출원
본 출원은 2012년 9월 27일자로 출원된 미국 가출원 제61/706,587호 및 2013년 8월 23일에 출원된 미국 정규 출원 제13/974,936호에 대한 우선권을 주장하며, 당해 미국 가출원 및 미국 정규 출원은 본 명세서에 참조로서 포함된다.
본 발명은 고전력 디바이스를 위한 MOS 트랜지스터에 관한 것이다.
도 1은 기존의 MOS 트랜지스터(2)를 도시한다. MOS 트랜지스터(2)는 기판(6) 위에 배치되고 절연 물질의 층(8)에 의해 기판(6)으로부터 절연되는 도전성 게이트(4)를 포함한다. 소스 영역(10) 및 드레인 영역(12)이 기판 내에 형성되는데, 이들은 기판의 것(또는 기판 내의 웰(well)의 것)과는 상반되는 도전성 타입을 갖는다. 예를 들어, P형 기판의 경우 또는 N형 기판 내의 P형 웰의 경우, 소스 및 드레인 영역은 N형 도전성을 갖는다. 절연 스페이서(14)는 게이트(4)의 측면 상에 형성된다. 소스(10) 및 드레인(12)은 그들 사이의 채널 영역(16)을 규정한다. 소스(10) 및 드레인(12)의 채널 측 에지는 게이트(4)의 에지에 맞춰 정렬된다.
도 2에 도시된 바와 같이, 다수의 도핑 단계를 이용하여 소스 및 드레인 영역을 형성하는 것이 또한 알려져 있다. 특히, 게이트(4)의 형성 후에, 그러나 스페이서(14)의 형성 전에, (게이트(4)에 맞춰 자가 정렬(self-aligned)되는) LD(light doped)(가볍게 도핑된) 영역(18)을 형성하기 위해서 제1 주입이 수행된다. 스페이서(14)의 형성 후에, (스페이서(14)에 맞춰 자가 정렬되는) 소스 및 드레인 영역(10, 12)을 형성하기 위해서 제2 주입이 수행된다. LD 영역(18)은 스페이서(14) 아래에 배치되고, 이것은 소스 및 드레인 영역(10, 12)을 채널 영역(16)에 연결시킨다.
고전압 적용을 위해, MOS 트랜지스터 내에 LD 영역(18)을 형성하기 위한 주입 에너지 및 주입량은 동일한 웨이퍼 상에 형성되는 저전압 로직 MOS 트랜지스터에 대한 것들과 동일하지 않을 수 있다. 주입 에너지는 충분히 높은 게이트-드레인 접합 항복 전압(breakdown voltage)을 획득하도록 상대적으로 높아야 한다. 대개, 주입물은 트랜지스터 LD 영역(18)을 형성하기 위해 기판 내에 진입할 뿐만 아니라, 그것은 트랜지스터의 게이트 폴리(4) 내에도 진입한다. 반도체 기술이 65 nm 기하 구조, 45 nm 기하 구조, 및 이를 넘어서는 것으로 옮겨감에 따라, 로직 MOS 게이트 폴리 두께는 더 얇아진다. 통상적인 로직 폴리 게이트 두께는 65 nm 기하 구조의 경우에 약 1000 Å이고, 45 nm 기하구조의 경우에 800 Å이다. 고전압 MOS 트랜지스터가 저전압 로직 MOS 트랜지스터와 동일한 폴리를 공유하기 때문에, 주입 에너지는 붕소, 인, 또는 비소와 같은 주입 도펀트가 게이트 폴리(4) 아래의 MOS 채널(16) 내로 침투하는 것을 방지하기 위해 감소되어야 한다. 그러나, 주입 에너지를 감소시키는 것은 더 낮은 게이트-드레인 접합 항복 전압을 초래할 것이고, 고전압 MOS 트랜지스터는 충분히 높은 게이트-드레인 접합 항복 전압을 전달하지 못할 수 있다.
게이트-드레인 접합 항복 전압을 증가시키기 위하여 확장 드레인 MOS 트랜지스터를 사용하는 것이 알려져 있다. 도 3은 확장 드레인 NMOS 트랜지스터(즉, P 기판(6) 내에 형성됨)를 도시하는데, 여기서 드레인 영역(12)은 게이트(4) 및 스페이서(14)로부터 떨어져 형성된다(즉, 드레인 영역(12)은 스페이서(14)에 맞춰 자가 정렬되지 않지만, 대신에 게이트(4) 및 스페이서(14)로부터 측방향으로 떨어져 배치된다). P 기판(6)에서, 소스 및 드레인 영역(10, 12)은 N형 영역으로서 형성될 수 있다. 도 4는 P형 기판(6)의 N 웰(20) 내에 형성된 확장 PMOS 트랜지스터를 도시하는데, 여기서 소스/드레인 영역(10/12) 및 LD 영역(18a, 18b)은 P형이다.
소스가 확장되지 않으므로, 확장 드레인 MOS 트랜지스터는 대칭적 디바이스가 아니다. 이는 소스(10)가 스페이서(14)에 맞춰 정렬되고(즉, 그에 도달하고) 그 자체가 스페이서(14) 아래에 배치되는 LD 영역(18a)에 의해 채널 영역(16)에 연결된다는 것을 의미한다. 그에 반해, 드레인(12)은 스페이서(14)로부터 떨어져 위치되고, 단지 부분적으로만 스페이서(14) 아래에 배치되는 LD 영역(18b)에 의해 채널 영역(16)에 연결된다. MOS 트랜지스터의 소스 및 드레인(10, 12)이 레이아웃 에러에 의해 스와프(swap)될 때, 디바이스는 확장 소스 MOS 트랜지스터가 된다. 그 결과, 높은 게이트-드레인 항복 전압이 획득될 수 없다.
현재 업계 실무에서는, 확장 소스 및 드레인 MOS 트랜지스터가 대칭적 디바이스로서 사용되는 경우에, 폴리 게이트 물질과, 소스 및 드레인의 일부는 소스/드레인 N+ 또는 P+ 주입으로부터 차단된다. 게이트 물질(폴리실리콘)의 주입 도핑을 행하기 위해 종종 특별한 마스킹 단계가 필요하다. 도핑이 없다면, 게이트 폴리 물질은 공핍 효과를 가질 것이고 트랜지스터 임계 전압은 시프트될 것이다. 인 시츄 도핑된(in-situ doped) 폴리 물질은 주입된 폴리를 대체할 수 있지만, 그러한 해결책은 저성능 매립형(buried) 채널 트랜지스터가 사용되지 않는 한 (NMOS와 같은) 하나의 MOS에 대해서만 작용할 것이고 (PMOS와 같은) 다른 MOS에 대해서는 작용하지 않을 것이다.
상기 확인된 문제를 해소하는 MOS 디바이스, 및 이를 제조하는 방법이 필요하다.
전술된 문제 및 필요성은 기판; 기판 위에 배치되고 그로부터 절연되는 도전성 게이트 - 기판 내의 채널 영역이 도전성 게이트 아래에 배치됨 -; 기판 위에 있고 도전성 게이트의 제1 측면에 측방향으로 인접하는 절연 물질의 제1 스페이서; 기판 위에 있고 제1 측면에 대향하는 도전성 게이트의 제2 측면에 측방향으로 인접하는 절연 물질의 제2 스페이서; 기판 내에 형성되고 도전성 게이트의 제1 측면 및 제1 스페이서에 인접하지만 그들로부터 측방향으로 이격되는 소스 영역; 기판 내에 형성되고 도전성 게이트의 제2 측면 및 제2 스페이서에 인접하지만 그들로부터 측방향으로 이격되는 드레인 영역; 기판 내에 형성되고 채널 영역과 소스 영역 사이에서 측방향으로 연장되는 제1 LD 영역 - 제1 LD 영역은 제1 스페이서 아래에 배치되는 제1 부분, 및 제1 스페이서 및 제2 스페이서 아래에 배치되지 않고 도전성 게이트 아래에 배치되지 않는 제2 부분을 갖추고, 제1 LD 영역의 도펀트 농도는 소스 영역의 것보다 작음 -; 및 기판 내에 형성되고 채널 영역과 드레인 영역 사이에서 측방향으로 연장되는 제2 LD 영역 - 제2 LD 영역은 제2 스페이서 아래에 배치되는 제1 부분, 및 제1 스페이서 및 제2 스페이서 아래에 배치되지 않고 도전성 게이트 아래에 배치되지 않는 제2 부분을 갖추고, 제2 LD 영역의 도펀트 농도는 드레인 영역의 것보다 작음 - 을 포함하는 트랜지스터에 의해 해소된다.
트랜지스터를 형성하는 방법은 기판 위에 배치되고 그로부터 절연되는 도전성 게이트 - 기판 내의 채널 영역이 도전성 게이트 아래에 배치됨 - 를 형성하는 단계; 기판에 제1 LD 영역 및 제2 LD 영역을 각각 형성하기 위해서 도전성 게이트의 서로 반대측의 제1 측면과 제2 측면에 인접한 기판의 부분 내로 도펀트의 제1 주입을 수행하는 단계; 기판 내의 제1 LD 영역 위에 그리고 도전성 게이트의 제1 측면에 측방향으로 인접하게 절연 물질의 제1 스페이서를 형성하는 단계; 기판 내의 제2 LD 영역 위에 그리고 도전성 게이트의 제2 측면에 측방향으로 인접하게 절연 물질의 제2 스페이서를 형성하는 단계; 적어도 제1 스페이서 및 제2 스페이서에 측방향으로 직접적으로 인접하는 기판의 부분 위에 연장되지만 적어도 제1 스페이서 및 제2 스페이서로부터 측방향으로 이격되는 기판의 부분을 노출된 상태로 남겨두는 마스킹 물질을 형성하는 단계; 및 도전성 게이트의 제1 측면 및 제1 스페이서에 인접하지만 그들로부터 측방향으로 이격되는 소스 영역을 기판 내에 생성하고 도전성 게이트의 제2 측면 및 제2 스페이서에 인접하지만 그들로부터 측방향으로 이격되는 드레인 영역을 기판 내에 형성하기 위해서 상기 기판의 상기 노출된 부분 내로 도펀트의 제2 주입을 수행하는 단계를 포함하고, 제1 LD 영역은 채널 영역과 소스 영역 사이에서 측방향으로 연장되고, 제1 스페이서 아래에 배치되는 제1 부분, 및 제1 스페이서 및 제2 스페이서 아래에 배치되지 않고 도전성 게이트 아래에 배치되지 않는 제2 부분을 갖추고, 제1 LD 영역의 도펀트 농도는 소스 영역의 것보다 작고; 그리고 제2 LD 영역은 채널 영역과 드레인 영역 사이에서 측방향으로 연장되고, 제2 스페이서 아래에 배치되는 제1 부분, 및 제1 스페이서 및 제2 스페이서 아래에 배치되지 않고 도전성 게이트 아래에 배치되지 않는 제2 부분을 갖추고, 제2 LD 영역의 도펀트 농도는 드레인 영역의 것보다 작다.
본 발명의 다른 목적들 및 특징들은 명세서, 특허청구범위, 및 첨부 도면의 검토에 의해 명확해질 것이다.
도 1은 종래의 MOS 트랜지스터의 측면 단면도이다.
도 2는 소스 및 드레인을 채널 영역에 연결시키는 가볍게 도핑된 영역을 갖는 종래의 MOS 트랜지스터의 측면 단면도이다.
도 3은 종래의 확장 드레인 MOS 트랜지스터의 측면 단면도이다.
도 4는 종래의 확장 드레인 PMOS 트랜지스터의 측면 단면도이다.
도 5는 대칭의 확장 소스/드레인 MOS 트랜지스터의 측면 단면도이다.
도 6a 내지 도 6d는 대칭의 확장 소스/드레인 NMOS 트랜지스터의 형성을 도시하는 측면 단면도이다.
도 7은 대칭의 확장 소스/드레인 PMOS 트랜지스터의 측면 단면도이다.
본 발명은 도 5에 도시된 바와 같이 대칭의 확장 소스/드레인 MOS 트랜지스터에 관한 것으로, 여기서 소스 및 드레인 양쪽 모두는 게이트 및 스페이서로부터 떨어져 확장(extend)된다. 확장 소스/드레인 MOS 트랜지스터(30)는 기판(34) 위에 배치되고 절연 물질의 층(36)에 의해 기판(34)으로부터 절연되는 도전성 게이트(32)를 포함한다. 소스 영역(38) 및 드레인 영역(40)이 기판(34) 내에 형성되는데, 이들은 기판의 것(또는 기판 내의 웰의 것)과는 상반되는 도전성 타입을 갖는다. 예를 들어, P형 기판 또는 N형 기판 내의 P형 웰에 대해, 소스 및 드레인 영역(38, 40)은 N형 도전성을 갖는다. 절연 스페이서(42)가 게이트(32)의 측면 상에 형성된다. 기판(34) 내의 채널 영역(46)이 게이트(32) 아래에 있다. 기판(34) 내의 LD 영역(44a)이 스페이서(42) 아래의 채널 영역(46)로부터 스페이서(42)를 넘어 소스 영역(38)으로 확장된다. 기판(34) 내의 LD 영역(44b)은 스페이서(42) 아래의 채널 영역(46)으로부터 스페이서(42)를 넘어 드레인 영역(40)으로 연장(extend)된다. 각각의 LD 영역(44a, 44b)은 스페이서(42) 아래에 배치되지 않는 부분을 갖는다. LD 영역(44a)은 채널 영역(46)을 스페이서(42)로부터 이격되어 있는 소스(38)에 연결시킨다. LD 영역(44b)은 채널 영역(46)을 역시 스페이서(42)로부터 이격되어 있는 드레인(40)에 연결시킨다. 게이트(32)는 채널 영역(46)의 도전성을 제어한다(즉, 게이트(32) 상의 상대적인 양의 전압이 채널 영역(46)을 도전성으로 만들며, 그렇지 않으면 채널 영역(46)은 도전성이 아니다).
도 6a 내지 도 6d는 대칭의 확장 소스/드레인 MOS 트랜지스터(30)를 형성하는 데 있어서 단계들의 시퀀스를 도시한다. 공정은 기판(34)의 표면 위에 증착되거나 형성되는 절연 층(예컨대, 이산화규소 - 산화물)(36)으로 시작한다. 도전성 층(예컨대, 폴리실리콘 - 폴리)(32)이 (예컨대, 소스-드레인 주입과 같은 후속하는 주입에 의해 나중에 도전성이 되는 비도전성 비도핑 폴리실리콘 층을 증착시킴으로써) 산화물 층(36) 위에 증착된다. 마스크 물질(50)이 폴리 층(32) 위에 증착되고, 뒤이어 폴리 층(32)의 선택 부분을 노출시키는 마스크 물질의 부분을 선택적으로 제거하기 위한 포토리소그래피 공정이 이어진다. 그 결과 구조물이 도 6a에 도시된다.
이방성 폴리 에칭이 이용되어, 폴리 층(32)의 노출 부분을 제거하여 산화물 층(36)의 부분을 노출시킨다. 폴리 층(32)의 나머지 부분은 게이트를 구성한다. 제1 도펀트 주입 공정이 이용되어 게이트(32)에 인접한 기판(34)의 부분에 LD 영역(44a, 44b)을 형성한다. 도 6b는 마스크 물질(50)이 제거된 후의 그 결과 구조물을 도시한다.
절연 물질의 스페이서(42)가 게이트(32)에 인접하게 형성된다. 스페이서의 형성은 해당 기술 분야에 잘 알려져 있고, 이는 구조물의 윤곽 위에 절연 물질 또는 다수의 물질을 증착시키는 것을 수반하고, 뒤이어 이방성 에칭 공정이 이어지며, 이에 의해 물질이 구조물의 수평 표면으로부터는 제거되는 한편, 물질이 구조물(30)의 (둥근 상부 표면을 갖는) 수직 방향의 표면 상에는 대부분 그대로 남게 된다. 바람직하게는, 스페이서(42)가 산화물 및 질화물로 형성되는데, 여기서 산화물의 층 및 질화물의 다른 층은 구조물 위에 증착되고, 뒤이어 게이트(32)의 수직 측면에 이웃한 부분을 제외하고 질화물 및 산화물을 제거하는 이방성 에칭이 이어진다. 마스킹 포토레지스트(52)가 구조물 위에 코팅되고, 뒤이어 게이트(32)와 스페이서(42)로부터 이격되어 있는 기판(34)의 타겟 위치 및 게이트(32)를 노출시키는 포토레지스트(52)의 부분을 선택적으로 제거하기 위한 포토리소그래피 공정이 이어진다. 도 6c는 그 결과 구조물을 도시한다.
제2 주입 공정이 이용되어, 도 6d에 도시된 바와 같이 게이트(32)뿐만 아니라 기판(34)의 노출된 부분 내로 도펀트를 주입하여 (게이트(32) 및 스페이서(44)로부터 이격되는) 소스 및 드레인 영역(38, 40)을 형성한다. 그리고 나서, 포토레지스트(52)가 제거되어 도 5의 구조물을 생성한다.
이러한 설계로, 에러가 없는 레이아웃이 달성될 수 있다. 그것은 소스/드레인 주입과 동일한 주입 단계에서 폴리 게이트(32)에 대한 동시 도핑을 허용하여, 추가 마스킹 단계를 제거한다. 게이트(32)에 대해 얇은 폴리 층이 사용될 수 있고, 여전히 (소스/드레인 영역(38/40)에 대해) 게이트(32) 및 기판(34) 양쪽 모두에서 바람직한 도핑을 여전히 획득할 수 있다. LD 영역(44a/44b)은 소스/드레인 영역(38/40)보다 더 가볍게 도핑된다(즉, 체적 당 도펀트 농도가 더 작다). 더 강하게 도핑된 소스/드레인 접합을 게이트 에지로부터 떨어져 확장함으로써, 게이트(32) 아래의 접합 프로파일이 점진적으로 그리고 덜 강하게 도핑되게 되는데, 이는 (높은 전기장을 게이트(32)로부터 떨어지게 이동시킴으로써) 1) 피크 전기장의 감소, 및 2) 개선된 게이트 다이오드 항복을 초래한다. 확장 소스/드레인 PMOS 트랜지스터 및 확장 소스/드레인 NMOS 트랜지스터 양쪽 모두에 대해 더 높은 항복 전압이 획득될 수 있다.
본 발명은 전술한, 그리고 본 명세서에 설명된 실시예(들)로 제한되지 않고, 첨부된 특허청구범위의 범위 내에 있는 임의의 및 모든 변형들을 포괄함을 이해할 수 있다. 예를 들어, 본 명세서에서 본 발명에 대해 언급한 것들은 임의의 청구항 또는 청구항 용어의 범위를 제한하도록 의도되는 것이 아니라, 대신에 청구항들 중 하나 이상에 의해 커버될 수 있는 하나 이상의 특징들을 단순히 참조할 수 있다. 전술된 물질, 공정, 및 수치 예는 단지 예시적일 뿐이며, 특허청구범위를 제한하는 것으로 간주되어서는 안 된다. 또한, 특허청구범위 및 명세서로부터 명백한 바와 같이, 모든 방법 단계들이 설명된 또는 청구된 정확한 순서로 수행될 필요가 있는 것은 아니고, 오히려, 본 발명의 MOS 트랜지스터의 적절한 형성을 허용하는 임의의 순서로 수행되면 된다. 물질의 단일 층이 그러한 또는 그와 유사한 물질들의 다수의 층들로서 형성될 수 있고, 그 역도 가능하다. 마지막으로, 도 5가 대칭의 확장 소스/드레인 NMOS 트랜지스터(P형 기판에 N+ 도펀트로 형성됨)를 도시하지만, 본 발명은 도 7에 도시된 바와 같은 대칭의 확장 소스/드레인 PMOS 트랜지스터(P형 기판(34)의 N 웰(54)에 P+ 도펀트로 형성됨)로서 구현될 수 있다.
본 명세서에 사용되는 바와 같이, "~ 위에" 및 "~ 상에"라는 용어 양쪽 모두는 포괄적으로 "직접적으로 위"(그 사이에 위치한 어떠한 중개의 물질들, 요소들 또는 공간이 없음)와 "간접적으로 위"(그 사이에 중개의 물질들, 요소들 또는 공간이 있음)를 포함함을 알아야 한다. 마찬가지로, "인접한"이라는 용어는 "직접적으로 인접한"(그 사이에 위치한 어떠한 중개의 물질들, 요소들 또는 공간이 없음) 및 "간접적으로 인접한"(그 사이에 중개의 물질들, 요소들 또는 공간이 있음)을 포함한다. 예를 들어, "기판 위에" 요소를 형성하는 것은 그 사이에 어떠한 중개의 물질들/요소들도 두지 않고 기판 상에 직접적으로 요소를 형성하는 것뿐만 아니라 그 사이에 하나 이상의 중개의 물질들/요소들을 두고 기판 상에 간접적으로 요소를 형성하는 것을 포함할 수 있다.

Claims (6)

  1. 트랜지스터로서,
    기판;
    상기 기판 위에 배치되고 그로부터 절연되는 도전성 게이트 - 상기 기판 내의 채널 영역이 상기 도전성 게이트 아래에 배치됨 -;
    상기 기판 위에 있고 상기 도전성 게이트의 제1 측면에 측방향으로 인접하는 절연 물질의 제1 스페이서;
    상기 기판 위에 있고 상기 제1 측면에 대향하는 상기 도전성 게이트의 제2 측면에 측방향으로 인접하는 절연 물질의 제2 스페이서;
    상기 기판 내에 형성되고 상기 도전성 게이트의 상기 제1 측면 및 상기 제1 스페이서에 인접하지만 그들로부터 측방향으로 이격되는 소스 영역;
    상기 기판 내에 형성되고 상기 도전성 게이트의 상기 제2 측면 및 상기 제2 스페이서에 인접하지만 그들로부터 측방향으로 이격되는 드레인 영역;
    상기 기판 내에 형성되고 상기 채널 영역과 상기 소스 영역 사이에서 측방향으로 연장되는 제1 LD 영역 - 상기 제1 LD 영역은 상기 제1 스페이서 아래에 배치되는 제1 부분, 및 상기 제1 스페이서 및 상기 제2 스페이서 아래에 배치되지 않고 상기 도전성 게이트 아래에 배치되지 않는 제2 부분을 갖추고, 상기 제1 LD 영역의 도펀트 농도는 상기 소스 영역의 것보다 작음 -; 및
    상기 기판 내에 형성되고 상기 채널 영역과 상기 드레인 영역 사이에서 측방향으로 연장되는 제2 LD 영역 - 상기 제2 LD 영역은 상기 제2 스페이서 아래에 배치되는 제1 부분, 및 상기 제1 스페이서 및 상기 제2 스페이서 아래에 배치되지 않고 상기 도전성 게이트 아래에 배치되지 않는 제2 부분을 갖추고, 상기 제2 LD 영역의 도펀트 농도는 상기 드레인 영역의 것보다 작음 - 을 포함하는 트랜지스터.
  2. 제1항에 있어서,
    상기 제1 LD 영역의 에지가 상기 도전성 게이트의 상기 제1 측면에 맞춰 정렬되고; 그리고
    상기 제2 LD 영역의 에지가 상기 도전성 게이트의 상기 제2 측면에 맞춰 정렬되는 디바이스.
  3. 제1항에 있어서, 상기 도전성 게이트는 절연 물질의 층에 의해 상기 기판으로부터 절연되고, 상기 제1 스페이서 및 상기 제2 스페이서는 상기 절연 물질의 층 및 상기 도전성 게이트에 직접적으로 인접하는 디바이스.
  4. 트랜지스터를 형성하는 방법으로서,
    기판 위에 있고 그로부터 절연되는 도전성 게이트 - 상기 기판 내의 채널 영역이 상기 도전성 게이트 아래에 배치됨 - 를 형성하는 단계;
    상기 기판에 제1 LD 영역 및 제2 LD 영역을 각각 형성하기 위해서 상기 도전성 게이트의 서로 반대측의 제1 측면과 제2 측면에 인접한 상기 기판의 부분 내로 도펀트의 제1 주입을 수행하는 단계;
    상기 기판 내의 상기 제1 LD 영역 위에 그리고 상기 도전성 게이트의 상기 제1 측면에 측방향으로 인접하게 절연 물질의 제1 스페이서를 형성하는 단계;
    상기 기판 내의 상기 제2 LD 영역 위에 그리고 상기 도전성 게이트의 상기 제2 측면에 측방향으로 인접하게 절연 물질의 제2 스페이서를 형성하는 단계;
    적어도 상기 제1 스페이서 및 상기 제2 스페이서에 측방향으로 직접적으로 인접하는 상기 기판의 부분 위에 연장되지만 적어도 상기 제1 스페이서 및 상기 제2 스페이서로부터 측방향으로 이격되는 상기 기판의 부분을 노출된 상태로 남겨두는 마스킹 물질을 형성하는 단계; 및
    상기 도전성 게이트의 상기 제1 측면 및 상기 제1 스페이서에 인접하지만 그들로부터 측방향으로 이격되는 소스 영역을 상기 기판 내에 형성하고 상기 도전성 게이트의 상기 제2 측면 및 상기 제2 스페이서에 인접하지만 그들로부터 측방향으로 이격되는 드레인 영역을 상기 기판 내에 형성하기 위해서 상기 기판의 상기 노출된 부분 내로 도펀트의 제2 주입을 수행하는 단계를 포함하고,
    상기 제1 LD 영역은 상기 채널 영역과 상기 소스 영역 사이에서 측방향으로 연장되고, 상기 제1 스페이서 아래에 배치되는 제1 부분, 및 상기 제1 스페이서 및 상기 제2 스페이서 아래에 배치되지 않고 상기 도전성 게이트 아래에 배치되지 않는 제2 부분을 갖추고, 상기 제1 LD 영역의 도펀트 농도는 상기 소스 영역의 것보다 작고; 그리고
    상기 제2 LD 영역은 상기 채널 영역과 상기 드레인 영역 사이에서 측방향으로 연장되고, 상기 제2 스페이서 아래에 배치되는 제1 부분, 및 상기 제1 스페이서 및 상기 제2 스페이서 아래에 배치되지 않고 상기 도전성 게이트 아래에 배치되지 않는 제2 부분을 갖추고, 상기 제2 LD 영역의 도펀트 농도는 상기 드레인 영역의 것보다 작은 방법.
  5. 제4항에 있어서,
    상기 마스크 물질을 형성하는 단계는 상기 도전성 게이트의 적어도 일부를 노출된 상태로 남겨두는 단계를 추가로 포함하고; 그리고
    상기 제2 주입을 수행하는 단계는 상기 도전성 게이트 및 상기 기판의 상기 노출된 부분 내로 상기 도펀트를 동시에 주입하는 단계를 추가로 포함하는 방법.
  6. 제4항에 있어서, 상기 마스킹 물질은 상기 제1 스페이서 및 상기 제2 스페이서 위에 추가로 연장되는 방법.
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