JP4410222B2 - 半導体装置及びその製造方法 - Google Patents
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Description
表面部にチャネル領域が形成される第1導電型の第1の半導体領域と、
前記チャネル領域上にEOT(Equivalent Physical Oxide Thickness)が4nm以下のゲート絶縁膜を介して形成されたゲート長が80nm以下のゲート電極と、
前記チャネル領域の両側に形成されたソース電極およびドレイン電極と、
前記ソース電極およびドレイン電極と前記チャネル領域との間に形成され、ソースおよびドレインのエクステンション領域となる第2導電型の第2の半導体領域と、
前記ソース電極およびドレイン電極と第1及び第2の半導体領域との間に形成されている前記第2の半導体領域よりも不純物濃度の高い第2導電型の第3の半導体領域と、
前記ゲート電極の両側面に形成された膜厚が8nm以下の側壁絶縁膜を具備し、
前記側壁絶縁膜と、前記ソース電極およびドレイン電極が、0より大きく30nm以下の距離をおいて離間している電界効果トランジスタを有することを特徴とする。
前記ソース電極およびドレイン電極界面から深さ20nmにおける前記第3の半導体領域の不純物濃度が前記第3の半導体領域のソース電極およびドレイン電極界面での不純物濃度の1/10以下、
前記第2の半導体領域がゲート絶縁膜界面で最大不純物濃度を有し前記最大不純物濃度が前記第3の半導体領域のソース電極およびドレイン電極界面での不純物濃度の1/2以下、
前記ゲート絶縁膜界面から深さ30nmにおける前記第2の半導体領域の不純物濃度が前記第2の半導体領域のゲート絶縁膜界面での不純物濃度の1/10以下であることが望ましい。
第1導電型の第1の半導体領域上にEOT(Equivalent Physical Oxide Thickness)が4nm以下のゲート絶縁膜を介してゲート長が80nm以下のゲート電極を形成する工程と、
前記ゲート電極の両側面に膜厚が8nm以下の側壁絶縁膜を形成する工程と、
前記ゲート電極および前記側壁絶縁膜をマスクに前記第1の半導体領域に不純物をイオン注入し、ソースおよびドレインのエクステンション領域となる第2導電型の第2の半導体領域を形成する工程と、
前記側壁絶縁膜の両側面に膜厚が30nm以下の第2の側壁絶縁膜を形成する工程と、
前記第2導電型の第2の半導体領域の一部を、前記第2の半導体領域深さよりも深い領域までシリサイド化して、ソース電極およびドレイン電極を形成すると共に、シリサイドからの偏析により、前記ソース電極およびドレイン電極と第1及び第2の半導体領域との界面に、前記第2の半導体領域よりも不純物濃度の高い第2導電型の第3の半導体領域を形成する工程と、
を含むことを特徴とする。
第1導電型の第1の半導体領域上にEOT(Equivalent Physical Oxide Thickness)が4nm以下のゲート絶縁膜を介してゲート長が80nm以下のゲート電極を形成する工程と、
前記ゲート電極の両側面に下部側面がスソ引き形状を有し、スソのない部分の膜厚が8nm以下であり、スソの長さが30nm以下の側壁絶縁膜を形成する工程と、
前記ゲート電極および前記側壁絶縁膜をマスクに前記第1の半導体領域に不純物をイオン注入し、ソースおよびドレインのエクステンション領域となる第2導電型の第2の半導体領域を形成する工程と、
前記第2導電型の第2の半導体領域の一部を、前記第2の半導体領域深さよりも深い領域までシリサイド化して、ソース電極およびドレイン電極を形成すると共に、シリサイドからの偏析により、前記ソース電極およびドレイン電極と第1及び第2の半導体領域との界面に、前記第2の半導体領域よりも不純物濃度の高い第2導電型の第3の半導体領域を形成する工程と、
を含むことを特徴とする。
第1導電型の第1の半導体領域上の一部にEOT(Equivalent Physical Oxide Thickness)が4nm以下のゲート絶縁膜を介してゲート長が80nm以下のゲート電極を形成する工程と、
前記ゲート電極の側壁絶縁膜となる絶縁膜を堆積する工程と、
前記側壁絶縁膜となる絶縁膜を異方性エッチングにより下層が露出しない限度でエッチングする工程と、
前記側壁絶縁膜となる絶縁膜上から、前記第1の半導体領域に不純物をイオン注入し、ソースおよびドレインのエクステンション領域となる第2導電型の第2の半導体領域を形成する工程と、
下層が露出しない限度でエッチングした前記側壁絶縁膜となる絶縁膜をエッチングし、前記ゲート電極の両側面に下部側面がスソ引き形状を有し、スソのない部分の膜厚が8nm以下であり、スソの長さが30nm以下の側壁絶縁膜を形成する工程と、
前記第2導電型の第2の半導体領域の一部を、前記第2の半導体領域深さよりも深い領域までシリサイド化して、ソース電極およびドレイン電極を形成すると共に、シリサイドからの偏析により、前記ソース電極およびドレイン電極と第1及び第2の半導体領域との界面に、前記第2の半導体領域よりも不純物濃度の高い第2導電型の第3の半導体領域を形成する工程と、
を含むことを特徴とする。
図1は、本発明の第1の実施の形態に係るMIS型電界効果トランジスタの素子構造を示す断面図である。
図2のバンド図を用いて、この作用・効果について説明する。図2(a)は、ゲート側壁絶縁膜とソース・ドレイン・シリサイド界面から離間(L1>0)した本実施の形態の電界効果トランジスタの模式断面図とバンド図であり、図2(b)は、ゲート側壁絶縁膜とソース・ドレイン・シリサイドが重なっていた(L1≦0)従来技術のショットキーソース・ドレインを用いた電界効果トランジスタの模式断面図およびそのバンド図である。
図から明らかなように、側壁膜厚に関わらず、離間距離L1が0を超える領域からドレイン電流が急激に増加していることが確認される。また、離間距離が大きくなるとドレイン電流の減少が始まる。これは、離間部分の拡散層抵抗の影響が大きくなることによる。
以上の結果より、離間距離L1は、0より大きく30nm以下であることが望ましい。なぜなら、従来のソース・ドレイン・シリサイド界面が側壁絶縁膜にオーバーラップした電界効果トランジスタよりドレイン電流が大きくなる領域だからである。また、4nm以上20nm以下であることがより望ましい。なぜなら、この領域において、ドレイン電流が極大値を有するからである。
以上の結果より、ゲート長(L)は、ドレイン電流が従来の電界効果型トランジスタ同等以上となる80nm以下であることが望ましく、さらに、ドレイン電流の増加率が10%以上(1.1倍のドレイン電流)となる30nm以下であることがより望ましい。
次に、図5にドレイン電流の増加率のゲート絶縁膜EOT依存性を示す。図から明らかなように、本実施の電界効果トランジスタにおいては、EOTが薄くなるにつれ、従来の拡散層をソース・ドレインとする電界効果型トランジスタに比較してドレイン電流特性が向上する。これは、EOTが薄くなることで、エクステンション拡散層105(図1)を通じて偏析層106(図1)のポテンシャルをより効果的に変調することが可能になり、寄生抵抗を増やすことなくキャリアの注入速度をあげることが可能になるためである。
以上の結果より、ゲート絶縁膜EOTは、ドレイン電流の増加率が0%以上、すなわち従来の電界効果トランジスタ特性と同等以上となる4nm以下であることが望ましく、さらにドレイン電流が増加する1.3nm以下であることがより望ましい。
以上の結果より、側壁膜厚は、ドレイン電流特性の劣化が顕著でない10nm以下であることが望ましく、ドレイン電流特性の劣化がみられない8nm以下であることがより望ましい。
ここでは、シリコン窒化膜一層のみの側壁を用いているが、例えば、TEOS酸化膜3nm程度、シリコン窒化膜5nmを積層した積層側壁絶縁膜を形成すると、側壁絶縁膜下面へのキャリアトラップが抑制されるため、信頼性の観点からより望ましい。
図14にこの時の基板ほれ量とドレイン電流の増加率との関係を示す。ここで、基板ほれ量以外のパラメータは、先述の基準値に固定してシミュレーションを行った。図から明らかなように、ほれ量が増加するにしたがい、ドレイン電流特性が劣化する。これは、基板がほれることにより、ソース・ドレイン・シリサイド107の形成がゲート絶縁膜方向へより進行するため、実質的に離間距離L1が短くなる、あるいは、オーバーラップすることによると考えられる。
以上の結果より、基板ほれ量を、ドレイン電流の増加率が0%以上、すなわち従来の電界効果トランジスタ特性と同等以上となる8nm以下、より好ましくは、ドレイン電流がさらに増加する6nm以下となるようエッチング条件および時間を制御することが望ましい。
また、製造方法においては、図13に示すように、先に形成されているn型のエクステンション層(第2の半導体領域)105が除去され、寄生抵抗が上昇することをさける観点からも、基板ほれ量を最小限に制御することが望ましい。
したがって、第1の製造方法同様、基板ほれ量を、ドレイン電流の増加率が0%以上となる8nm以下、より好ましくは、ドレイン電流がさらに増加する6nm以下となるようエッチング条件およびエッチング時間を制御することが望ましい。
もっとも、第2の製造方法では、第1の製造方法と異なり、n型のエクステンション層(第2の半導体領域)105はRIEでのエッチバック後に形成されるため、n型のエクステンション層(第2の半導体領域)105が除去されるという問題は生じない。
すなわち、第1および第2の製造方法と同様に、ゲート絶縁膜101およびゲート絶縁膜102をパターニング形成後に、図21に示すように、シリコン窒化膜をLP−CVD法によって8nm程度堆積した後、RIE法等の異方性エッチングによってエッチバックする。この時、1nm程度のシリコン窒化膜をシリコン基板100表面に残す。すなわち、シリコン窒化膜をシリコン基板100が露出しない限度でエッチングする。
以上のように、シリコン窒化膜の除去において、シリコン基板100との選択比をRIE法に比べてあげることが可能なウェットエッチングを用いることによって、基板100のほれ量を最小限にすることが可能となる。
図24は、本発明の第2の実施の形態に係るMIS型電界効果トランジスタの素子構造を示す断面図である。HALO拡散層(第4の半導体領域)201を具備すること以外は、第1の実施の形態と同様であるので記述を省略する。
HALO拡散層201は、シリコン基板100と同じp型領域であり、シリコン基板100より不純物濃度が高いことを特徴とする。
本実施の形態の電界効果トランジスタは、このようなHALO拡散層201を具備することにより、第1の実施の形態の作用・効果に加え、ロールオフ特性の改善を図ることが可能となる。
図25は、本発明の第3の実施の形態に係るMIS型電界効果トランジスタの素子構造を示す断面図である。n+型のディープ拡散層(第5の半導体領域)301を具備すること以外は、第1の実施の形態と同様であるので記述を省略する。
ここで、n+型のディープ拡散層301は、n+型の高濃度不純物領域(第3の半導体領域)106とシリコン基板(第1の半導体領域)100の間に形成され、その厚みは、例えば、50nm程度である。
本実施の形態の電界効果トランジスタは、このようなn+型のディープ拡散層301を具備することにより、第1の実施の形態の作用・効果に加え、ソース・ドレイン底部からのジャンクションリークの大幅な低減を図ることが可能となる。
また、最適化によりシャロー化されたn+型の高濃度不純物領域(第3の半導体領域)106の効果により、n+型のディープ拡散層301は、通常の拡散層をソース・ドレインとするMOSFETに適用されるディープ拡散層よりも浅く、または、低濃度にできるため、パンチスルー電流の抑制効果があることも特徴である。
図26は、本発明の第4の実施の形態に係るMIS型電界効果トランジスタの素子構造を示す断面図である。HALO拡散層(第4の半導体領域)201およびn+型のディープ拡散層(第5の半導体領域)301を具備すること以外は、第1の実施の形態と同様であるので記述を省略する。
このように、HALO拡散層(第4の半導体領域)201とn+型のディープ拡散層(第5の半導体領域)301の双方を具備することにより、上述のようにロールオフ特性の改善およびジャンクションリークの大幅な低減を同時に実現することが可能となる。
ここでは、シリコン窒化膜一層のみの側壁を用いているがTEOS酸化膜とシリコン窒化膜を積層した積層側壁絶縁膜を形成すると、信頼性の観点からより望ましいのは、第1の実施の形態と同様である。
101 ゲート絶縁膜
102 ゲート電極
103 ゲート・シリサイド
104 ゲート側壁絶縁膜
105 n型のエクステンション拡散層(第2の半導体領域)
106 n+型の高濃度不純物層(第3の半導体領域)
107 ソース・ドレイン・シリサイド(ソース電極およびドレイン電極)
112 第2の側壁絶縁膜
121 ダミーのゲート側壁絶縁膜
201 HALO拡散層(第4の半導体領域)
301 n+型のディープ拡散層(第5の半導体領域)
Claims (9)
- 表面部にチャネル領域が形成される第1導電型の第1の半導体領域と、
前記チャネル領域上にEOT(Equivalent Physical Oxide Thickness)が4nm以下のゲート絶縁膜を介して形成されたゲート長が80nm以下のゲート電極と、
前記チャネル領域の両側に形成されたソース電極およびドレイン電極と、
前記ソース電極およびドレイン電極と前記チャネル領域との間に形成され、ソースおよびドレインのエクステンション領域となる第2導電型の第2の半導体領域と、
前記ソース電極およびドレイン電極と第1及び第2の半導体領域との間に形成されている前記第2の半導体領域よりも不純物濃度の高い第2導電型の第3の半導体領域と、
前記ゲート電極の両側面に形成された膜厚が8nm以下の側壁絶縁膜を具備し、
前記側壁絶縁膜と、前記ソース電極およびドレイン電極が、0より大きく30nm以下の距離をおいて離間している電界効果トランジスタを有することを特徴とする半導体装置。 - 前記第3の半導体領域のソース電極およびドレイン電極界面での不純物濃度が8×1019atoms/cm3以上5×1020atoms/cm3以下、
前記ソース電極およびドレイン電極界面から深さ20nmにおける前記第3の半導体領域の不純物濃度が前記第3の半導体領域のソース電極およびドレイン電極界面での不純物濃度の1/10以下、
前記第2の半導体領域がゲート絶縁膜界面で最大不純物濃度を有し前記最大不純物濃度が前記第3の半導体領域のソース電極およびドレイン電極界面での不純物濃度の1/2以下、
前記ゲート絶縁膜界面から深さ30nmにおける前記第2の半導体領域の不純物濃度が前記第2の半導体領域のゲート絶縁膜界面での不純物濃度の1/10以下であることを特徴とする請求項1記載の半導体装置。 - 前記第2の半導体領域と前記第1の半導体領域の間に、前記第1の半導体領域よりも不純物濃度の高い第1導電型の第4の半導体領域が形成されていることを特徴とする請求項1記載の半導体装置。
- 前記第3の半導体領域の底部と前記第1の半導体領域の間に、第2導電型の第5の半導体領域が形成されていることを特徴とする請求項1記載の半導体装置。
- 第1導電型の第1の半導体領域上にEOT(Equivalent Physical Oxide Thickness)が4nm以下のゲート絶縁膜を介してゲート長が80nm以下のゲート電極を形成する工程と、
前記ゲート電極の両側面に膜厚が8nm以下の側壁絶縁膜を形成する工程と、
前記ゲート電極および前記側壁絶縁膜をマスクに前記第1の半導体領域に不純物をイオン注入し、ソースおよびドレインのエクステンション領域となる第2導電型の第2の半導体領域を形成する工程と、
前記側壁絶縁膜の両側面に膜厚が30nm以下の第2の側壁絶縁膜を形成する工程と、
前記第2導電型の第2の半導体領域の一部を、前記第2の半導体領域深さよりも深い領域までシリサイド化して、ソース電極およびドレイン電極を形成すると共に、シリサイドからの偏析により、前記ソース電極およびドレイン電極と第1及び第2の半導体領域との界面に、前記第2の半導体領域よりも不純物濃度の高い第2導電型の第3の半導体領域を形成する工程と、
を含むことを特徴とする半導体装置の製造方法。 - 第1導電型の第1の半導体領域上にEOT(Equivalent Physical Oxide Thickness)が4nm以下のゲート絶縁膜を介してゲート長が80nm以下のゲート電極を形成する工程と、
前記ゲート電極の両側面に下部側面がスソ引き形状を有し、スソのない部分の膜厚が8nm以下であり、スソの長さが30nm以下の側壁絶縁膜を形成する工程と、
前記ゲート電極および前記側壁絶縁膜をマスクに前記第1の半導体領域に不純物をイオン注入し、ソースおよびドレインのエクステンション領域となる第2導電型の第2の半導体領域を形成する工程と、
前記第2導電型の第2の半導体領域の一部を、前記第2の半導体領域深さよりも深い領域までシリサイド化して、ソース電極およびドレイン電極を形成すると共に、シリサイドからの偏析により、前記ソース電極およびドレイン電極と第1及び第2の半導体領域との界面に、前記第2の半導体領域よりも不純物濃度の高い第2導電型の第3の半導体領域を形成する工程と、
を含むことを特徴とする半導体装置の製造方法。 - 前記第2の側壁絶縁膜を形成する工程において、前記第2の側壁絶縁膜をRIE法によりエッチバックすることにより形成する際の基板ほれ量が8nm以下であることを特徴とする請求項5記載の半導体装置の製造方法。
- 前記側壁絶縁膜を形成する工程において、前記側壁絶縁膜をRIE法によりエッチバックすることにより形成する際の基板ほれ量が8nm以下であることを特徴とする請求項6記載の半導体装置の製造方法。
- 第1導電型の第1の半導体領域上の一部にEOT(Equivalent Physical Oxide Thickness)が4nm以下のゲート絶縁膜を介してゲート長が80nm以下のゲート電極を形成する工程と、
前記ゲート電極の側壁絶縁膜となる絶縁膜を堆積する工程と、
前記側壁絶縁膜となる絶縁膜を異方性エッチングにより下層が露出しない限度でエッチングする工程と、
前記側壁絶縁膜となる絶縁膜上から、前記第1の半導体領域に不純物をイオン注入し、ソースおよびドレインのエクステンション領域となる第2導電型の第2の半導体領域を形成する工程と、
下層が露出しない限度でエッチングした前記側壁絶縁膜となる絶縁膜をエッチングし、前記ゲート電極の両側面に下部側面がスソ引き形状を有し、スソのない部分の膜厚が8nm以下であり、スソの長さが30nm以下の側壁絶縁膜を形成する工程と、
前記第2導電型の第2の半導体領域の一部を、前記第2の半導体領域深さよりも深い領域までシリサイド化して、ソース電極およびドレイン電極を形成すると共に、シリサイドからの偏析により、前記ソース電極およびドレイン電極と第1及び第2の半導体領域との界面に、前記第2の半導体領域よりも不純物濃度の高い第2導電型の第3の半導体領域を形成する工程と、
を含むことを特徴とする半導体装置の製造方法。
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