CN103972089B - 半导体器件及其制造方法 - Google Patents

半导体器件及其制造方法 Download PDF

Info

Publication number
CN103972089B
CN103972089B CN201310031156.1A CN201310031156A CN103972089B CN 103972089 B CN103972089 B CN 103972089B CN 201310031156 A CN201310031156 A CN 201310031156A CN 103972089 B CN103972089 B CN 103972089B
Authority
CN
China
Prior art keywords
substrate
nickel
silicide
semiconductor devices
manufacturing
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Active
Application number
CN201310031156.1A
Other languages
English (en)
Other versions
CN103972089A (zh
Inventor
邓坚
罗军
赵超
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Institute of Microelectronics of CAS
Original Assignee
Institute of Microelectronics of CAS
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Institute of Microelectronics of CAS filed Critical Institute of Microelectronics of CAS
Priority to CN201310031156.1A priority Critical patent/CN103972089B/zh
Publication of CN103972089A publication Critical patent/CN103972089A/zh
Application granted granted Critical
Publication of CN103972089B publication Critical patent/CN103972089B/zh
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Classifications

    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/66Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007Multistep manufacturing processes
    • H01L29/66075Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409Unipolar field-effect transistors
    • H01L29/66477Unipolar field-effect transistors with an insulated gate, i.e. MISFET
    • H01L29/66568Lateral single gate silicon transistors
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer
    • H01L21/18Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic System or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/28Manufacture of electrodes on semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/268
    • H01L21/283Deposition of conductive or insulating materials for electrodes conducting electric current
    • H01L21/285Deposition of conductive or insulating materials for electrodes conducting electric current from a gas or vapour, e.g. condensation
    • H01L21/28506Deposition of conductive or insulating materials for electrodes conducting electric current from a gas or vapour, e.g. condensation of conductive layers
    • H01L21/28512Deposition of conductive or insulating materials for electrodes conducting electric current from a gas or vapour, e.g. condensation of conductive layers on semiconductor bodies comprising elements of Group IV of the Periodic System
    • H01L21/28518Deposition of conductive or insulating materials for electrodes conducting electric current from a gas or vapour, e.g. condensation of conductive layers on semiconductor bodies comprising elements of Group IV of the Periodic System the conductive layers comprising silicides
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/40Electrodes ; Multistep manufacturing processes therefor
    • H01L29/43Electrodes ; Multistep manufacturing processes therefor characterised by the materials of which they are formed
    • H01L29/45Ohmic electrodes
    • H01L29/456Ohmic electrodes on silicon
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/66Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76Unipolar devices, e.g. field effect transistors
    • H01L29/772Field effect transistors
    • H01L29/78Field effect transistors with field effect produced by an insulated gate

Abstract

本发明公开了一种半导体器件的制造方法,包括:在包含硅元素的衬底上形成栅极堆叠结构;执行离子注入,向衬底中注入掺杂离子;在衬底中形成富镍相硅化物;执行驱动退火,使得富镍相硅化物转变为镍基金属硅化物以用作源漏区,并使得镍基金属硅化物与衬底界面处形成介质层。依照本发明的半导体器件及其制造方法,通过向衬底中注入掺杂离子后再形成硅化物并退火,在将富镍相金属硅化物转变为低电阻镍基硅化物的同时还在硅化物与衬底之间形成了超薄介质层,从而有效降低了肖特基势垒高度,提高了器件的驱动能力。

Description

半导体器件及其制造方法
技术领域
本发明涉及一种半导体器件及其制造方法,特别是涉及一种能有效降低金属硅化物/硅之间的肖特基势垒高度的MOSFET及其制造方法。
背景技术
随着传统MOSFET器件持续按比例缩小,源漏电阻不随沟道尺寸缩小而按比例降低,特别是接触电阻随着尺寸减小而近似平方倍增加,使等效工作电压下降,大大影响了按比例缩小的器件的性能。如果在现有MOSFET制造技术中将传统的高掺杂源/漏替换为金属硅化物源漏,可以大幅减小寄生串联电阻以及接触电阻。
如图1所示,为现有的金属硅化物源/漏MOSFET(也被称为肖特基势垒源/漏MOSFET)示意图,在体硅衬底1A或绝缘体上硅(SOI)衬底1B中的沟道区2A或2B两侧形成金属硅化物源漏区3A和3B,沟道区上依次形成有栅极结构4A/4B以及栅极侧墙5A/5B,其中金属硅化物被完全作为直接接触沟道的源/漏极材料,无需传统的用于形成高掺杂源漏的离子注入工序。器件衬底中还可以设置浅沟槽隔离STI6A/6B,图中STI并非直接介于体硅衬底和SOI衬底之间,而仅仅是为了方便示例起见,两种衬底实际不相连。
在上述肖特基势垒源漏MOSFET中,器件的驱动能力取决于金属硅化物源漏3A/3B与沟道区2A/2B之间的肖特基势垒高度(SBH)。随着SBH降低,驱动电流增大。器件模拟的结果显示,当SBH降低至约0.1eV时,金属硅化物源漏MOSFET可达到与传统大尺寸高掺杂源漏MOSFET相同的驱动能力。
金属硅化物通常是镍基金属硅化物,例如由Ni、NiPt、NiPtCo与衬底沟道区中的Si反应生成的NiSi、NiPtSi、NiPtCoSi等等。对于镍基金属硅化物和硅之间的接触而言,SBH(或记做Фb)通常较大,例如0.7eV,因此器件的驱动电流较小,制约了通过镍基金属硅化物降低源漏电阻的新型MOSFET的应用,因此需要一种能有效降低镍基金属硅化物源漏与硅沟道之间的SBH的新器件及其制造方法。
如图2A至2D所示,为一种金属硅化物作为掺杂源(SADS)的降低镍基金属硅化物与硅之间SBH的方法步骤的剖面示意图。其中,首先如图2A所示,在衬底1上形成包括栅极绝缘层41、栅极导电层42的栅极堆叠结构4A,在栅极堆叠结构4A两侧形成栅极侧墙5A。其次如图2B所示,在器件上沉积镍基金属层,通常包括Ni、NiPt、NiCo、NiTi或其三元合金,然后执行一步自对准硅化物(SALICIDE)工艺(约500℃下退火,形成镍基金属硅化物的低阻相),或执行两步SALICIDE工艺(约300℃下第一次退火,形成Ni的富集相,去除未反应的金属后,在约500℃下第二次退火,形成镍基金属硅化物的低阻相),由此消耗部分衬底1的Si并在其中形成镍基金属硅化物的源漏区3A。特别地,当前的SALICIDE工艺优选采用两步退火法。接着如图2C所示,对镍基金属硅化物源漏区3A执行离子注入,对于pMOS而言注入硼(B)等p型杂质离子,对于nMOS而言注入砷(As)等n型杂质离子。最后如图2D所示,执行驱动退火,注入的离子在驱动退火(例如约450~850℃)的驱动下聚集、凝结在源漏区3A与衬底1的沟道区之间的界面处,形成掺杂离子的凝聚区7,从而有效降低了SBH,提高了器件的驱动能力。
然而,上述的利用SADS降低SBH方法仍存在不足:注入进入镍基金属硅化物源漏3A的杂质离子的可溶性很差,大量注入的离子无法固溶于镍基金属硅化物中,因此可供降低SBH的掺杂离子数量不足;注入的离子通过晶界扩散从而在镍基金属硅化物与硅之间界面处分凝形成凝聚区7,但是驱动退火采用的温度较低,不足以完全激活分凝的杂质,降低SBH的效果不显著。因此,通过上述常规的SADS方法不足以将SBH降低到小于0.1eV的程度。总之,现有的MOSFET无法有效降低SBH,从而无法有效降低源漏电阻同时有效提高器件驱动能力,严重影响了半导体器件的电学性能,故亟需一种能有效降低SBH的半导体器件及其制造方法。
发明内容
由上所述,本发明的目的在于提供一种能有效降低SBH的半导体器件制造方法。
为此,本发明提供了一种半导体器件的制造方法,包括:在包含硅元素的衬底上形成栅极堆叠结构;执行离子注入,向衬底中注入掺杂离子;在衬底中形成富镍相硅化物;执行驱动退火,使得富镍相硅化物转变为镍基金属硅化物以用作源漏区,并使得镍基金属硅化物与衬底界面处形成介质层。
其中,衬底包括体硅、SOI、GeSi、SiC。
其中,形成富镍相硅化物的步骤进一步包括:在衬底以及栅极堆叠结构上沉积镍基金属层;执行第一退火,使得衬底中的硅与镍基金属层反应形成富镍相金属硅化物;剥除未反应的镍基金属层。
其中,镍基金属层包括Ni、Ni-Pt、Ni-Co、Ni-Pt-Co。
其中,镍基金属层中镍含量大于等于90%。
其中,镍基金属层的厚度为1至100nm。
其中,第一退火在200至350℃温度下进行10至300s。
其中,在执行第一退火时,含有掺杂离子的衬底部分完全转变为富镍相硅化物。
其中,富镍相金属硅化物包括Ni2Si、Ni3Si、Ni2PtSi、Ni3PtSi、Ni2CoSi、Ni3CoSi、Ni3PtCoSi。
其中,驱动退火在450至850℃温度下进行。
其中,镍基金属硅化物包括NiSi、NiPtSi、NiCoSi、NiPtCoSi。
其中,掺杂离子包括O、N及其组合,介质层包括氧化硅、氮化硅、氮氧化硅及其组合。
其中,介质层厚度为0.1~2nm。
本发明还提供了一种半导体器件,包括含硅元素的衬底、衬底上的栅极堆叠结构、栅极堆叠结构两侧衬底中的金属硅化物的源漏区,其特征在于:源漏区与衬底之间还具有介质层。
其中,衬底包括体硅、SOI、GeSi、SiC。
其中,金属硅化物包括NiSi、NiPtSi、NiCoSi、NiPtCoSi。
其中,介质层包括氧化硅、氮化硅、氮氧化硅及其组合。
其中,介质层厚度为0.1~2nm。
依照本发明的半导体器件及其制造方法,通过向衬底中注入掺杂离子后再形成硅化物并退火,在将富镍相金属硅化物转变为低电阻镍基硅化物的同时还在硅化物与衬底之间形成了超薄介质层,从而有效降低了肖特基势垒高度,提高了器件的驱动能力。
附图说明
以下参照附图来详细说明本发明的技术方案,其中:
图1为现有技术的MOSFET的剖面示意图;
图2A至2D为现有技术的降低SBH方法各步骤剖面示意图;以及
图3至图7为依照本发明的降低SBH的各步骤的剖面示意图。
具体实施方式
以下参照附图并结合示意性的实施例来详细说明本发明技术方案的特征及其技术效果,公开了可有效降低SBH的半导体器件及其制造方法。需要指出的是,类似的附图标记表示类似的结构,本申请中所用的术语“第一”、“第二”、“上”、“下”等等可用于修饰各种器件结构或制造工序。这些修饰除非特别说明并非暗示所修饰器件结构或制造工序的空间、次序或层级关系。
首先,如附图3所示,形成衬底和栅极基本结构。对于本发明的实施例,可以采用常规的半导体衬底,例如,可以包括体硅衬底,或其他基本半导体或化合物半导体,例如Ge、SiGe、GaAs、InP或Si:C等。根据现有技术公知的设计要求(例如p型衬底或者n型衬底),所述衬底100包括各种掺杂配置,可以包括外延层,也可以包括绝缘体上半导体(SOI)结构,还可以具有应力以增强性能。鉴于本发明采用金属硅化物作为源漏,因此衬底优选地包含硅元素。对于本发明的实施例,优选采用SOI衬底。具体地,在体硅衬底100或绝缘体上硅(SOI)衬底110中的沟道区200或210上,形成栅极结构300或310,其中栅极结构300/310包括栅极绝缘层301/311、栅极导电层302/312以及栅极盖层303/313;在栅极结构周围形成有栅极侧墙400或410,器件衬底中还可以设置浅沟槽隔离STI500/510(体硅衬底100与SOI衬底110并非必然相连或通过STI相接,图中仅是在同一个附图中示意性表示两种不同衬底上的类似或相同结构)。其中,沟道区200/210长度小于等于20nm,也即器件为亚20nm的短沟道MOSFET。特别地,SOI衬底110包括硅衬底111、硅衬底111上的埋氧层112以及埋氧层112上的顶硅层113,其中顶硅层113的厚度可小于等于10nm。在形成基本结构的步骤中,不执行源漏注入,也不激活金属硅化物源漏。
如图4所示,执行离子注入,在栅极堆叠结构(假栅极/真栅极以及栅极侧墙)两侧的衬底中注入掺杂离子。例如,剂量为1×1014cm-2至1×1016cm-2。对于pMOS,掺杂离子可为硼B、铝Al、镓Ga、铟In等等及其组合,对于nMOS,掺杂离子可为氮N、磷P、砷As、氧O、硫S、硒Se、碲Te、氟F、氯Cl、碳C等等及其组合。优选地,掺杂离子为非金属元素,例如为氧O或者氮N及其组合,以便稍后在硅化物源漏与衬底之间形成介质层。注入过程会损伤衬底,因此注入能量不宜过大。注入能量最好是足够低,以确保大部分注入的掺杂离子被限定在衬底表层(表层厚度依照未来源漏区深度所需而设定,例如为10~500nm)内。特别地,注入离子可以改变硅化物的晶体结构使其在稍后的富镍相硅化物或镍基金属硅化物中固溶度较高,因而可以增大后续掺杂离子分离凝结区的离子浓度,从而有效降低SBH。
其次,沉积金属层。如图5所示,在整个基本结构上沉积用于形成金属硅化物的金属层600/610,覆盖衬底、栅极结构以及栅极侧墙。金属薄层材质可以为Ni、Ni-Pt(Pt摩尔的含量小于等于10%)、Ni-Co(Co摩尔含量小于等于10%)或Ni-Pt-Co(Pt与Co摩尔含量之和小于等于10%,换言之,以上各个金属薄层中Ni的摩尔含量大于等于90%)等等,金属薄层厚度约为1至100nm并优选1~30nm。
随后,参照图6,执行第一退火,形成富镍相硅化物。例如在200至350℃下退火10至300s,使得沉积的金属层600/610与衬底100/110中的硅反应生成富镍相硅化物700/710。所谓富镍相硅化物,指的是硅化物中镍基金属(原子数)含量高于Si,具体地其可包括Ni2Si、Ni3Si、Ni2PtSi、Ni3PtSi、Ni2CoSi、Ni3CoSi、Ni3PtCoSi等等。值得注意的是,第一退火过程中,衬底100/110中表层的包含了掺杂离子的部分均被完全消耗,也即形成的富镍相硅化物700/710的深度/厚度大于等于图4中离子注入的深度。
最后,参照图7,执行第二退火(或称为驱动退火),使得富镍相硅化物700/710转变为具有低电阻的镍基金属硅化物701/711(具体地可包括NiSi、NiPtSi、NiCoSi、NiPtCoSi等等)以作为器件的源漏区。与此同时,掺杂离子(O、N及其组合)与硅反应形成超薄介质层800/810,可有效降低镍基金属硅化物701/711与衬底100/110之间的肖特基势垒高度(SBH),从而大大提高器件的驱动能力。特别地,超薄介质层800/810不仅位于镍基金属硅化物构成的源漏区701/711的下表面,还位于源漏区701/711的侧表面。超薄介质层800/810的厚度例如仅0.1~2nm并优选1nm,其材质例如为氧化硅、氮化硅、氮氧化硅及其组合。第二退火的温度例如为450~850℃,时间例如为1~300s。
依照本发明的半导体器件及其制造方法,通过向衬底中注入掺杂离子后再形成硅化物并退火,在将富镍相金属硅化物转变为低电阻镍基硅化物的同时还在硅化物与衬底之间形成了超薄介质层,从而有效降低了肖特基势垒高度,提高了器件的驱动能力。
尽管已参照一个或多个示例性实施例说明本发明,本领域技术人员可以知晓无需脱离本发明范围而对器件结构做出各种合适的改变和等价方式。此外,由所公开的教导可做出许多可能适于特定情形或材料的修改而不脱离本发明范围。因此,本发明的目的不在于限定在作为用于实现本发明的最佳实施方式而公开的特定实施例,而所公开的器件结构及其制造方法将包括落入本发明范围内的所有实施例。

Claims (10)

1.一种半导体器件的制造方法,包括:
在包含硅元素的衬底上形成栅极堆叠结构;
执行离子注入,向衬底中注入掺杂离子;
在衬底以及栅极堆叠结构上沉积镍基金属层,镍基金属层包括Ni-Pt且Pt摩尔的含量小于等于10%、Ni-Co且Co摩尔含量小于等于10%、Ni-Pt-Co且Pt与Co摩尔含量之和小于等于10%;
执行第一退火,使得衬底中的硅与镍基金属层反应形成富镍相硅化物;
剥除未反应的镍基金属层;
执行驱动退火,使得富镍相硅化物转变为镍基金属硅化物以用作源漏区,并使得镍基金属硅化物与衬底界面处形成介质层。
2.如权利要求1的半导体器件的制造方法,其中,衬底包括体硅、SOI、GeSi、SiC。
3.如权利要求1的半导体器件的制造方法,其中,镍基金属层的厚度为1至100nm。
4.如权利要求1的半导体器件的制造方法,其中,第一退火在200至350℃温度下进行10至300s。
5.如权利要求1的半导体器件的制造方法,其中,在执行第一退火时,含有掺杂离子的衬底部分完全转变为富镍相硅化物。
6.如权利要求1的半导体器件的制造方法,其中,富镍相硅化物包括Ni2Si、Ni3Si、Ni2PtSi、Ni3PtSi、Ni2CoSi、Ni3CoSi、Ni3PtCoSi。
7.如权利要求1的半导体器件的制造方法,其中,驱动退火在450至850℃温度下进行。
8.如权利要求1的半导体器件的制造方法,其中,镍基金属硅化物包括NiSi、NiPtSi、NiCoSi、NiPtCoSi。
9.如权利要求1的半导体器件的制造方法,其中,掺杂离子包括O、N、或其组合,介质层包括氧化硅、氮化硅、氮氧化硅或其组合。
10.如权利要求1的半导体器件的制造方法,其中,介质层厚度为0.1~2nm。
CN201310031156.1A 2013-01-28 2013-01-28 半导体器件及其制造方法 Active CN103972089B (zh)

Priority Applications (1)

Application Number Priority Date Filing Date Title
CN201310031156.1A CN103972089B (zh) 2013-01-28 2013-01-28 半导体器件及其制造方法

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
CN201310031156.1A CN103972089B (zh) 2013-01-28 2013-01-28 半导体器件及其制造方法

Publications (2)

Publication Number Publication Date
CN103972089A CN103972089A (zh) 2014-08-06
CN103972089B true CN103972089B (zh) 2018-09-18

Family

ID=51241453

Family Applications (1)

Application Number Title Priority Date Filing Date
CN201310031156.1A Active CN103972089B (zh) 2013-01-28 2013-01-28 半导体器件及其制造方法

Country Status (1)

Country Link
CN (1) CN103972089B (zh)

Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN101093857A (zh) * 2003-09-05 2007-12-26 株式会社东芝 场效应型晶体管及其制造方法
CN101093854A (zh) * 2006-06-21 2007-12-26 株式会社东芝 半导体器件及其制造方法
CN102693917A (zh) * 2011-03-25 2012-09-26 中国科学院微电子研究所 热稳定性镍基硅化物源漏MOSFETs及其制造方法

Family Cites Families (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP4864498B2 (ja) * 2006-03-15 2012-02-01 株式会社東芝 半導体装置およびその製造方法

Patent Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN101093857A (zh) * 2003-09-05 2007-12-26 株式会社东芝 场效应型晶体管及其制造方法
CN101093854A (zh) * 2006-06-21 2007-12-26 株式会社东芝 半导体器件及其制造方法
CN102693917A (zh) * 2011-03-25 2012-09-26 中国科学院微电子研究所 热稳定性镍基硅化物源漏MOSFETs及其制造方法

Also Published As

Publication number Publication date
CN103972089A (zh) 2014-08-06

Similar Documents

Publication Publication Date Title
US10340269B2 (en) Contact resistance reduction technique
US20120139047A1 (en) Semiconductor device and method of manufacturing the same
US8796099B2 (en) Inducing channel strain via encapsulated silicide formation
CN102881724B (zh) 多栅晶体管及其制造方法
US8946071B2 (en) Method for manufacturing semiconductor device
JP2008004776A (ja) 半導体装置およびその製造方法
US8557693B2 (en) Contact resistivity reduction in transistor devices by deep level impurity formation
US9054186B2 (en) III-V compound semiconductor device having metal contacts and method of making the same
WO2012094784A1 (zh) 半导体器件及其制造方法
US8816448B2 (en) Semiconductor device and manufacturing method thereof
JP2004111479A (ja) 半導体装置及びその製造方法
CN103137486B (zh) 半导体器件制造方法
CN102324434B (zh) 一种肖特基势垒mos晶体管及其制备方法
CN102479818B (zh) 半导体器件及其制造方法
CN103377944A (zh) 半导体器件制造方法
CN103972091B (zh) 半导体器件及其制造方法
CN103972090B (zh) 半导体器件及其制造方法
CN103377943A (zh) 半导体器件制造方法
CN102117834A (zh) 一种带杂质分凝的复合源mos晶体管及其制备方法
CN103972089B (zh) 半导体器件及其制造方法
CN104241397A (zh) 一种双层肖特基势垒mos晶体管及其制备方法
CN102832243B (zh) 半导体器件及其制造方法
JP2011091291A (ja) 半導体装置及びその製造方法
CN102760762A (zh) 半导体器件及其制造方法
Yeo Advanced source/drain technologies for parasitic resistance reduction

Legal Events

Date Code Title Description
C06 Publication
PB01 Publication
C10 Entry into substantive examination
SE01 Entry into force of request for substantive examination
GR01 Patent grant
GR01 Patent grant