CN102881724B - 多栅晶体管及其制造方法 - Google Patents

Abstract

本发明公开了一种多栅晶体管，包括：衬底；氧化物层，位于衬底上；鳍形结构，位于氧化物层上且与衬底相连，包括沟道区以及沟道区两端的源漏区；栅极介质层，位于鳍形结构上且包围沟道区；栅极，位于氧化物层以及栅极介质层上，垂直于鳍形结构；其特征在于，源漏区由金属硅化物构成。依照本发明的半导体器件及其制造方法，由于完全采用金属硅化物作为多栅晶体管的鳍形的源漏区，有效降低了源漏串联电阻且避免了源漏掺杂带来的非晶化区淬火后不能晶化的问题。此外，由于沟道区与金属硅化物界面处具有掺杂离子的聚集区，有效降低了肖特基势垒高度，进一步提高了器件性能。

Description

多栅晶体管及其制造方法

技术领域

本发明涉及一种半导体器件及其制造方法，特别是涉及一种多栅晶体管及其制造方法。

背景技术

随着半导体特征尺寸持续向着22/15nm的等级不断缩小，栅极宽度减小带来的负面效应越来越明显，传统的平面型晶体管已不能满足要求。首先，为了消除短沟道效应，需要向沟道中重掺杂P、B，使得器件阈值电压上升，还降低了沟道中载流子迁移率，造成器件响应速度下降，且离子注入工艺控制较难，容易造成阈值电压波动过大等不良结果。其次，传统的SiGe PMOS硅应变技术也面临瓶颈，在32nm制程节点中，源漏两极掺杂的Ge元素含量已经占到40％左右，难以再为沟道提供更高程度的应变。第三，栅氧化物厚度发展也凸显瓶颈，厚度的减薄速度已经难以跟上栅极宽度缩小的步伐。

为此，Intel公司基于22nm工艺节点技术开发出了新的器件结构――多栅晶体管，例如三栅晶体管，提高了控制电流的能力，并降低了功耗以及电流间的互扰。如附图1所示，体硅衬底1上形成有的氧化物层2，选择性外延生长、刻蚀衬底再填充氧化物或者采用硅纳米线技术形成多个突出于衬底1而垂直分布的相互平行的鳍(fin)形或翅形结构3，超薄的栅氧化物层4形成在鳍形结构3上并包围了沟道区，栅极5形成在氧化物层2而覆盖栅氧化物层4且包围沟道区、横跨多个鳍形结构3，对栅极5两侧的鳍形结构3掺杂使其形成源漏区3A/3B，而被栅极5、栅氧化层4覆盖的鳍形结构3的部分区域成为沟道区3C，其中源漏区3A/3B以及沟道区3C需要足够薄以增强栅的控制能力。

然而，因为鳍形结构3非常薄，例如仅为10nm，其电阻非常大而成为高阻值区，需要对源漏区3A/3B进行很重的掺杂才能有效降低源漏寄生串联电阻，且源漏区需要与沟道区之间良好的pn结接触。通常是离子注入掺杂之后再退火激活杂质，掺杂浓度例如为10¹⁶至10²⁰/cm³。图2所示为对鳍形结构3进行离子注入形成的源漏区的剖面的SEM示意图。其中，图左侧表示离子注入之后单晶的硅鳍大部分都被破坏成了无定形的硅，也即仅有下部少部分仍为单晶硅而上部绝大部分为非晶硅，非晶硅的源漏使得器件性能极度恶化，甚至造成器件失效，为此需要重新晶化源漏区，一种选择是利用退火激活杂质的工艺步骤部分修复离子注入损伤。图中部表示在600℃下退火60秒，使得少部分非晶硅恢复成单晶硅，但是鳍形结构中大部分仍是非晶硅。图右侧表示在1050℃的高温下快速退火(RTA)，部分非晶硅恢复成了单晶硅，中部仍有少量非晶硅，而顶部的硅由于高温处理而形成了多晶硅。因此，离子注入带来的损伤很难在杂质激活的退火工艺步骤中得到修复。

此外，另一种降低源漏寄生串联电阻的方法是外延生长将鳍形的源漏区3A/3B加厚，形成提升源漏区或增厚源漏区，然而这种选择性外延生长的工艺因为步骤繁复而受限于制造成本，难以大规模用于批量产品的制造。

总而言之，当前的多栅晶体管难以有效降低源漏寄生电阻，器件性能无法进一步提升。

发明内容

因此，本发明的目的在于提供一种能有效进一步降低多栅晶体管的源漏寄生电阻的半导体器件及其制造方法。

本发明提供了一种多栅晶体管，包括：衬底；氧化物层，位于衬底上；鳍形结构，位于氧化物层上且与衬底相连，包括沟道区以及沟道区两端的源漏区；栅极介质层，位于鳍形结构上且包围沟道区；栅极，位于氧化物层以及栅极介质层上，垂直于鳍形结构；其特征在于，源漏区由金属硅化物构成。

其中，多栅晶体管为三栅晶体管、FinFET、双栅晶体管或包围栅晶体管。

其中，衬底为体硅或SOI。

其中，栅极介质层为氧化硅或高k材料。

其中，金属硅化物包括Ni、Co、Pt的二元或多元金属硅化物。

其中，沟道区与源漏区界面处还具有掺杂离子的聚集区。

其中，掺杂离子对于p型多栅晶体管而言包括B、Al、Ga、In，对于n型多栅晶体管而言包括N、P、As、O、S、Se、Te、F、Cl。

本发明还提供了一种制造多栅晶体管的方法，包括：在衬底上形成氧化物层、本征的鳍形结构、栅极介质层以及栅极，其中，鳍形结构位于氧化物层上且与衬底相连，包括沟道区以及沟道区两端的源漏区，栅极介质层位于鳍形结构上且包围沟道区，栅极位于氧化物层以及栅极介质层上且垂直于鳍形结构；在氧化物层、鳍形结构以及栅极上形成金属层；执行退火，使得源漏区与金属层完全发生反应，形成金属硅化物的源漏区。

其中，多栅晶体管为三栅晶体管、FinFET、双栅晶体管或包围栅晶体管。

其中，衬底为体硅或SOI。

其中，栅极介质层为氧化硅或高k材料。

其中，金属层包括Co、Ni、Pt及其合金。其中，金属层厚度为1至20nm。

其中，栅极的形成采用先栅工艺或后栅工艺。

其中，退火为一步退火或两步退火，两步退火包括低温第一步退火以及高温第二步退火。

其中，退火之后对金属硅化物的源漏区进行掺杂。

其中，掺杂离子对于p型多栅晶体管而言包括B、Al、Ga、In，对于n型多栅晶体管而言包括N、P、As、O、S、Se、Te、F、Cl。

其中，通过离子注入或等离子掺杂进行掺杂。

其中，离子注入剂量为1×10¹⁴cm^-2至1×10¹⁶cm^-2，注入能量为0.1KeV至20KeV。

其中，掺杂之后进行驱动退火，使得掺杂离子在沟道区与金属硅化物的源漏区界面处形成掺杂离子的聚集区。

其中，驱动退火温度为400至850℃，退火时间为10至600秒。

依照本发明的半导体器件及其制造方法，由于完全采用金属硅化物作为多栅晶体管的鳍形的源漏区，有效降低了源漏串联电阻且避免了源漏掺杂带来的非晶化问题。此外，由于沟道区与金属硅化物界面处具有掺杂离子的聚集区，有效降低了肖特基势垒高度，进一步提高了器件性能。

本发明所述目的，以及在此未列出的其他目的，在本申请独立权利要求的范围内得以满足。本发明的实施例限定在独立权利要求中，具体特征限定在其从属权利要求中。

附图说明

以下参照附图来详细说明本发明的技术方案，其中：

图1显示了现有技术的多栅晶体管的立体示意图；

图2显示了现有技术的多栅晶体管的鳍形源漏区的剖面示意图；以及

图3～图6显示了依照本发明的制造硅化物源漏多栅晶体管各工艺步骤的示意图。

具体实施方式

以下参照附图并结合示意性的实施例来详细说明本发明技术方案的特征及其技术效果，公开了可有效降低源漏寄生电阻的多栅晶体管及其制造方法。需要指出的是，类似的附图标记表示类似的结构，本申请中所用的术语“第一”、“第二”、“上”、“下”等等可用于修饰各种器件结构或工艺步骤。这些修饰除非特别说明并非暗示所修饰器件结构或工艺步骤的空间、次序或层级关系。

首先，如图3所示，形成鳍形结构。提供半导体衬底10，其材质可以是体硅或者绝缘体上硅(SOI)，也可以是体锗或绝缘体上锗(GOI)，或者任何其他合适的半导体材料，例如III-V族或II-VI族化合物半导体，例如GaAs、InSb等等，根据具体的器件应用需要而选择，也可以对衬底进行掺杂。在本发明的实施例中优选为体硅或SOI，以与现有的CMOS制造工艺兼容从而减小成本。在衬底10上形成氧化物层20以及鳍形结构，氧化物层20通常为氧化硅等低k氧化物，鳍形结构为与衬底10相同的材料但是未掺杂，例如本征硅。鳍形结构垂直穿过氧化物层20与衬底10相连，其中心区用于形成沟道区31，而其两端用于形成源区32和漏区33。形成氧化物层20与鳍形结构的工艺步骤为本领域公知，例如可以对体硅衬底10光刻/刻蚀形成鳍形结构之后再沉积形成氧化物层20，也可以沉积形成氧化物层20之后再选择性外延生长出鳍形结构，或者在氧化物层20上施加硅纳米线而形成鳍形结构。鳍形结构垂直于衬底10，其宽度小于其长度和/或厚度。鳍形结构可以是图3所示的单个，也可以是相互平行的多个例如三个，还可以是交织成多行多列的网状结构。在鳍形结构的中心区域也即沟道区31上沉积形成超薄的栅极介质材料层40，其厚度例如为5nm，其材质例如为氧化硅、氮氧化硅、硅氧烷、SiOC、SiLK等低k(例如k小于3.5)材料，也可以是氧化铪、氧化钽、钛酸钡等高k(例如k大于3.9)材料。在栅极介质材料层40以及氧化物层20上沉积形成栅极50，垂直于鳍形结构，其材质可以是多晶硅(可掺杂)、金属、金属合金或金属氮化物，金属例如Ti、Al、W、Cu、Ta、Au、Ag等等，也可以是这些材料的组合，例如层叠或混杂。形成栅极介质层40与栅极50的先后顺序可以互换，例如传统的先沉积栅介质后沉积栅极的“先栅工艺”，或者形成多晶硅的伪栅极、去除伪栅极、沉积高k材料、沉积栅极的“后栅工艺”。栅极50以及栅极介质层40覆盖包围了鳍形结构的中心区域也即沟道区31，两侧的鳍形结构则分别对应于源区32(图中前侧)以及漏区33(图中后侧，被栅极50遮挡)。虽然图3所示的鳍形结构为对称结构，但是其他非对称结构也可以用于本发明，例如源区或漏区存在扩展区域而相应变长/宽以用于较高压器件，或者源区/漏区形状不同。以上所述以及后续所述的沉积可以是PVD也可以是CVD，例如蒸发、溅射、LPCVD、PECVD、HPCVD、ALD、MBE等等，依照具体材质和器件结构特性合理选择。值得注意的是，此时源区32和漏区33以及沟道区并未掺杂，为本征半导体。

其次，如图4所示，沉积薄的金属层60。在整个结构也即源漏区32/33、氧化物层20、栅极50上沉积金属层60，稍后将用于形成外延生长的超薄金属硅化物。金属层60的材质可以是钴(Co)、镍(Ni)、镍铂合金(Ni-Pt，其中Pt含量小于等于20％)、镍钴合金(Ni-Co，其中Co含量小于等于20％)或镍铂钴三元合金(Ni-Pt-Co，其中Co和Pt含量之和小于等于20％)，厚度可以是1至20nm，优选为5nm。

接着，执行自对准硅化物工艺(SALICIDE)，形成金属硅化物源漏并剥除未反应的金属层。例如可以在500℃至850℃下进行一步退火，源漏区32/33中的硅与沉积的金属层60完全反应而生成相应的金属硅化物，剥除未反应的金属层60的那部分，则在沟道区31两端得到完全由金属硅化物构成的源区62和漏区63，也即除了沟道区31仍为本征的单晶硅之外，其余部分的鳍形结构的硅均以完全反应消耗完而成为金属硅化物。生成的金属硅化物62/63依照金属层60材质不同而相应的可以是Ni、Co、Pt的二元或多元金属硅化物，例如NiSi_2-y、Ni_1-xPt_xSi_2-y、CoSi_2-y、Ni_1-xCo_xSi_2-y或Ni_1-xCo_xPt_zSi_2-y，其中x均大于0小于1，y均大于等于0小于1，z均大于等于0小于1。此外，为了良好控制金属硅化物的形成以避免Ni基金属迁移，可以采用两步退火法，具体地也即先在例如500至650℃的较低温度下执行低温第一步退火以形成富金属相的硅化物，然后再在例如650至850℃的较高温度下执行高温第二步退火使得富金属相的硅化物完全转化为金属硅化物。

值得注意的是，生长金属硅化物62/63的过程中进行的较高温的退火，除了促使金属层60与源漏区32/33中的Si反应之外，还消除了Si表面层中缺陷导致的非本征表面态，因此抑制了自对准镍基硅化物工艺通常具有的钉扎效应(piping effect)。此外，由于源漏区完全由金属硅化物构成，源漏区与沟道区之间的接触不再是传统的PN结接触，而是肖特基接触，进一步提高了器件性能。

随后，如图5所示，对金属硅化物源漏进行掺杂。对于p型多栅晶体管而言，掺杂剂可以是B、Al、Ga、In等等，对于n型多栅晶体管而言，掺杂剂可以是N、P、As、O、S、Se、Te、F、Cl等等。可以采用已知的离子注入的方式对金属硅化物源漏62/63进行掺杂，注入剂量为1×10¹⁴cm^-2至1×10¹⁶cm^-2，注入能量例如为0.1KeV至20KeV。除此之外，还可以采用等离子掺杂(plasma doping,PLAD)或浸入式等离子注入(PIII)的技术对金属硅化物源漏进行掺杂，具体的工艺设备和方法可参见专利US4912065A等等，其采用较低的能量来离子化掺杂剂，从而减小了杂质离子对衬底的损伤，也即避免了源漏、沟道区中的衬底硅被非晶化。由于源漏62/63不再是晶体结构较脆弱的单晶硅，即便是大剂量、高能量的离子注入也难以破坏金属硅化物中金属与硅的离子键，因此源漏不再会被轻易非晶化，避免了器件损伤。另一方面，由于金属硅化物电阻远小于硅，源漏寄生串联电阻被大大缩减，器件性能得到了进一步提升。

最后，如图6所示，执行驱动退火。例如在400至850℃下执行退火10至600秒，使得原本近似于均匀分布在金属硅化物源漏62/63中的掺杂剂聚集到栅极50两侧而形成掺杂离子的聚集区70，具体地，聚集区70位于源漏62/63的金属硅化物与沟道区31的硅之间的界面处，此种掺杂离子的聚集区70能有效降低肖特基势垒高度(SBH)，从而进一步提高器件性能。此处的退火可以是激光束照射的快速退火(RTA)，或者也可以是在退火炉中的常规退火方式。

最后得到的多栅晶体管器件结构如图6所示，包括衬底10、衬底上的氧化物层20、垂直分布在衬底10和氧化物层20上的至少一个鳍形结构、包围鳍形结构中部沟道区31的栅极介质层40、位于氧化物层20以及栅极介质层40上的栅极50，其中鳍形结构包括中部的沟道区31以及两端的金属硅化物的源漏区62/63，沟道区31与源漏区62/63的界面处还具有掺杂离子的聚集区70。完全由金属硅化物形成的源漏区62/63能有效降低器件的源漏寄生串联电阻，而掺杂离子的聚集区70则能有效降低SBH，进一步提高了器件性能。鳍形结构可以为多个，其形状可以是对称或非对称，栅极50可横跨、部分包围或完全包围鳍形结构，因此所述多栅晶体管可以是三栅晶体管、FinFET、双栅晶体管或包围栅晶体管等等。具体的各个构件的材质和形成方法可参见本发明上述的具体描述，在此不再赘述。

依照本发明的半导体器件及其制造方法，由于完全采用金属硅化物作为多栅晶体管的鳍形的源漏区，有效降低了源漏串联电阻且避免了源漏掺杂带来的非晶化问题。此外，由于沟道区与金属硅化物界面处具有掺杂离子的聚集区，有效降低了肖特基势垒高度，进一步提高了器件性能。

尽管已参照一个或多个示例性实施例说明本发明，本领域技术人员可以知晓无需脱离本发明范围而对器件结构做出各种合适的改变和等价方式。此外，由所公开的教导可做出许多可能适于特定情形或材料的修改而不脱离本发明范围。因此，本发明的目的不在于限定在作为用于实现本发明的最佳实施方式而公开的特定实施例，而所公开的器件结构及其制造方法将包括落入本发明范围内的所有实施例。

Claims (20)

1.一种多栅晶体管，包括：

衬底；

氧化物层，位于衬底上；

鳍形结构，位于氧化物层上且与衬底相连，包括沟道区以及沟道区两端的源漏区；

栅极介质层，位于鳍形结构上且包围沟道区；

栅极，位于氧化物层以及栅极介质层上，垂直于鳍形结构；

其特征在于，鳍形结构的源漏区完全由金属硅化物构成，完全由金属硅化物构成的源漏区与衬底直接接触，金属硅化物由金属层与硅反应形成，金属层是Ni-Pt合金、Ni-Co合金或者Ni-Pt-Co三元合金，所述Ni-Pt合金的Pt含量小于等于20％，所述Ni-Co合金的Co含量小于等于20％，所述Ni-Pt-Co三元合金的Co和Pt含量之和小于等于20％。

2.如权利要求1所述的多栅晶体管，其中，多栅晶体管为三栅晶体管、双栅晶体管或包围栅晶体管。

3.如权利要求1所述的多栅晶体管，其中，衬底为体硅或SOI。

4.如权利要求1所述的多栅晶体管，其中，栅极介质层为氧化硅或高k材料。

5.如权利要求1所述的多栅晶体管，其中，沟道区与源漏区界面处还具有掺杂离子的聚集区并且掺杂离子的聚集区仅在源漏区侧面。

6.如权利要求5所述的多栅晶体管，其中，掺杂离子对于p型多栅晶体管而言是B、Al、Ga、或者In，或者对于n型多栅晶体管而言是N、P、As、O、S、Se、Te、F、或者Cl。

7.一种制造如权利要求1的多栅晶体管的方法，包括：

在衬底上形成氧化物层、本征的鳍形结构、栅极介质层以及栅极，其中，鳍形结构位于氧化物层上且与衬底相连，包括沟道区以及沟道区两端的源漏区，栅极介质层位于鳍形结构上且包围沟道区，栅极位于氧化物层以及栅极介质层上且垂直于鳍形结构；

在氧化物层、鳍形结构以及栅极上形成金属层，其中金属层是Ni-Pt合金、Ni-Co合金或者Ni-Pt-Co三元合金，所述Ni-Pt合金的Pt含量小于等于20％，所述Ni-Co合金的Co含量小于等于20％，所述Ni-Pt-Co三元合金的Co和Pt含量之和小于等于20％；

执行退火，使得源漏区与金属层完全发生反应，形成完全由金属硅化物构成的源漏区，完全由金属硅化物构成的源漏区与衬底直接接触。

8.如权利要求7所述的方法，其中，多栅晶体管为三栅晶体管、双栅晶体管或包围栅晶体管。

9.如权利要求7所述的方法，其中，多栅晶体管为FinFET。

10.如权利要求7所述的方法，其中，衬底为体硅或SOI。

11.如权利要求7所述的方法，其中，栅极介质层为氧化硅或高k材料。

12.如权利要求7所述的方法，其中，金属层厚度为1至20nm。

13.如权利要求7所述的方法，其中，栅极的形成采用先栅工艺或后栅工艺。

14.如权利要求7所述的方法，其中，退火为一步退火或两步退火，两步退火包括低温第一步退火以及高温第二步退火。

15.如权利要求7所述的方法，其中，退火之后对金属硅化物的源漏区进行掺杂。

16.如权利要求15所述的方法，其中，掺杂离子对于p型多栅晶体管而言是B、Al、Ga、或者In，或者对于n型多栅晶体管而言是N、P、As、O、S、Se、Te、F、或者Cl。

17.如权利要求15所述的方法，其中，通过离子注入或等离子掺杂进行掺杂。

18.如权利要求17所述的方法，其中，离子注入剂量为1×10¹⁴cm^-2至1×10¹⁶cm^-2，注入能量为0.1KeV至20KeV。

19.如权利要求15所述的方法，其中，掺杂之后进行驱动退火，使得掺杂离子在沟道区与金属硅化物的源漏区界面处形成掺杂离子的聚集区并且掺杂离子的聚集区仅在源漏区侧面。

20.如权利要求19所述的方法，其中，驱动退火温度为400至850℃，退火时间为10至600秒。