CN102569087B - Mos晶体管及其制作方法 - Google Patents

Mos晶体管及其制作方法 Download PDF

Info

Publication number
CN102569087B
CN102569087B CN201010612589.2A CN201010612589A CN102569087B CN 102569087 B CN102569087 B CN 102569087B CN 201010612589 A CN201010612589 A CN 201010612589A CN 102569087 B CN102569087 B CN 102569087B
Authority
CN
China
Prior art keywords
semiconductor substrate
mos transistor
ultra
grid
amorphous
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Active
Application number
CN201010612589.2A
Other languages
English (en)
Other versions
CN102569087A (zh
Inventor
罗军
赵超
钟汇才
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Institute of Microelectronics of CAS
Original Assignee
Institute of Microelectronics of CAS
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Institute of Microelectronics of CAS filed Critical Institute of Microelectronics of CAS
Priority to CN201010612589.2A priority Critical patent/CN102569087B/zh
Publication of CN102569087A publication Critical patent/CN102569087A/zh
Application granted granted Critical
Publication of CN102569087B publication Critical patent/CN102569087B/zh
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Landscapes

  • Thin Film Transistor (AREA)
  • Electrodes Of Semiconductors (AREA)

Abstract

本发明提供一种MOS晶体管及其制作方法，所述制作方法包括：提供半导体衬底，所述半导体衬底上具有栅极和栅极侧墙；预非晶化栅极侧墙两侧的半导体衬底以定义源区和漏区；对预非晶化后的半导体衬底进行自对准硅化物工艺，从而形成超薄的低阻多晶金属硅化物作为源区和漏区。本发明中的MOS晶体管的制作方法，通过自对准硅化物工艺前对源漏区的衬底进行预非晶化处理，之后进行自对准硅化物工艺，这样可以在源漏区形成超薄的低阻多晶金属硅化物，而不是超薄的高阻外延单晶金属硅化物，因此能够有效降低源/漏寄生电阻，明显改善器件性能。

Description

MOS晶体管及其制作方法
技术领域
本发明涉及半导体制造技术领域，特别涉及一种MOS晶体管及其制作方法。
背景技术
近年来，金属硅化物(Metallicsilicide)源/漏MOSFETs逐渐成为最具发展前景的下一代CMOS晶体管技术之一。金属硅化物源/漏MOSFETs的源区和漏区不同于传统的CMOS晶体管由半导体衬底的掺杂区形成，而是由金属硅化物组成。通常，金属硅化物源/漏MOSFETs既可以形成于体硅衬底也可以形成于SOI衬底。
图1为一种常见的金属硅化物源/漏MOSFETs的结构示意图。晶体管A形成于体硅衬底，晶体管B形成于SOI衬底，两者均具有多晶金属硅化物构成的源区和漏区30。
对于栅极特征尺寸较大的金属硅化物源/漏MOSFETs来说，其源区和漏区的厚度较大或者需要大于一定的关键尺寸，例如10nm，此时形成的金属硅化物源漏由厚的低阻多晶相组成。随着超大规模集成电路对高集成度和高性能的需求逐渐提高，晶体管的尺寸不断缩小，源区和漏区的厚度也随之降低，当源区和漏区的厚度小于一定的关键尺寸，例如10nm，此时所形成的金属硅化物源/漏的电阻将显著升高。
当SOI厚度小于一定厚度时，S.Migita等人表明此时在源漏区形成的正是外延生长的单晶NiSi2，如图2所示的电子显微照片，其中，NiSi2外延层生长于Si(111)衬底，厚度不足10nm(InternationalSemiconductorDeviceResearchSymposium，2005)。
然而问题在于，超薄的金属硅化物外延层往往是高电阻晶相，将不可避免的源/漏寄生电阻的增加，导致器件性能的降低，这一缺陷严重限制了金属硅化物源/漏MOSFETs未来的发展。
发明内容
本发明解决的问题是如何避免金属硅化物(Metallicsilicide)源/漏MOSFETs的源/漏寄生电阻的增加，导致器件性能的降低。
为解决上述问题，本发明提供一种MOS晶体管的制作方法，包括：
提供半导体衬底，所述半导体衬底上具有栅极和栅极侧墙；
预非晶化栅极侧墙两侧的半导体衬底以定义源区和漏区；
对预非晶化后的半导体衬底进行自对准硅化物工艺，从而形成超薄的低阻多晶金属硅化物作为源区和漏区。
所述预非晶化栅极侧墙两侧的半导体衬底以定义源区和漏区包括：
以栅极和栅极侧墙为掩膜，对所述半导体衬底进行等离子体轰击工艺。
所述预非晶化栅极侧墙两侧的半导体衬底以定义源区和漏区包括：
以栅极和栅极侧墙为掩膜，对所述半导体衬底进行离子注入工艺。
所述离子注入工艺的注入离子包括Si，Ge，B，Al，As，F，Cl，S，In和P中的一种或至少两种的组合。
所述离子注入的能量取决于超薄的低阻多晶金属硅化物层的厚度。
所述对预非晶化后的半导体衬底进行自对准硅化物工艺包括：
在预非晶化后的半导体衬底上沉积金属层；
进行快速热退火工艺，形成多晶的金属硅化物层；
去除未反应的金属层。
相应的，还提供一种MOS晶体管，包括：
半导体衬底；
所述半导体衬底上的栅极和栅极侧墙；
所述栅极侧墙两侧的半导体衬底内的源区和漏区；其特征在于，
所述源区和漏区为超薄的低阻多晶金属硅化物。
所述超薄的低阻多晶金属硅化物的厚度小于或等于10nm。
所述超薄的低阻多晶金属硅化物的材料包括Ni基，Co基，NiPt基，NiCo基或NiPtCo基金属硅化物。
所述半导体衬底为体硅衬底或SOI衬底。
与现有技术相比，上述技术方案具有以下优点：
相对于传统的金属硅化物源/漏MOSFETs，本发明实施例的MOS晶体管采用超薄的低阻多晶金属硅化物作为源区和漏区，比超薄的高阻外延单晶金属硅化物具有更低的电阻率，能够有效的避免源/漏寄生电阻的增加，改善器件的性能。
本发明实施例中的MOS晶体管的制作方法，通过自对准硅化物工艺前对源漏区的衬底进行预非晶化处理，之后进行自对准硅化物工艺，这样可以在源漏区形成超薄的低阻多晶金属硅化物，而不是超薄的高阻外延单晶金属硅化物，因此能够有效降低源/漏寄生电阻，明显改善器件性能。
附图说明
通过附图所示，本发明的上述及其它目的、特征和优势将更加清晰。在全部附图中相同的附图标记指示相同的部分。并未刻意按实际尺寸等比例缩放绘制附图，重点在于示出本发明的主旨。
图1为一种常见的金属硅化物源/漏MOSFETs的结构示意图；
图2为一种金属硅化物源/漏MOSFETs的电子显微照片；
图3为实施例一中MOS晶体管的结构示意图；
图4为实施例二中MOS晶体管的制作方法的流程图；
图5至图9为实施例二中MOS晶体管的制作方法的示意图。
具体实施方式
为使本发明的上述目的、特征和优点能够更加明显易懂，下面结合附图对本发明的具体实施方式做详细的说明。
在下面的描述中阐述了很多具体细节以便于充分理解本发明，但是本发明还可以采用其他不同于在此描述的其它方式来实施，本领域技术人员可以在不违背本发明内涵的情况下做类似推广，因此本发明不受下面公开的具体实施例的限制。
其次，本发明结合示意图进行详细描述，在详述本发明实施例时，为便于说明，表示器件结构的剖面图会不依一般比例作局部放大，而且所述示意图只是示例，其在此不应限制本发明保护的范围。此外，在实际制作中应包含长度、宽度及深度的三维空间尺寸。
正如背景技术部分所述，随着晶体管的尺寸不断缩小，金属硅化物源/漏MOSFETs的源区和漏区的厚度也随之降低，发明人经过研究发现，当源漏区或者SOI厚度小于某特定值时，经过自对准硅化物工艺后，所形成的只能是超薄的外延单晶金属硅化物，而不能形成多晶的金属硅化物。而超薄的外延单晶金属硅化物相对于多晶的金属硅化物来说电阻更高，于是增加了源/漏的寄生电阻从而导致晶体管的性能下降，为此，本发明提供一种MOS晶体管及其制作方法，通过对源漏区的Si衬底预先预非晶化，经过自对准金属硅化物工艺后，该晶体管的源区和漏区将形成超薄的低阻多晶金属硅化物，而不是超薄的高阻外延单晶金属硅化物，预非晶化，从而改善器件的性能，为金属硅化物源/漏MOSFETs未来的迅速发展开创了新的局面。
以下结合附图详细说明所述MOS晶体管的具体实施方式。
实施例一
图3为本实施例中MOS晶体管的结构示意图，如图所示，该MOS晶体管为金属硅化物源/漏MOSFETs，包括：
半导体衬底100；
所述半导体衬底100上的栅极101和栅极侧墙102，栅极101和半导体衬底100之间具有栅极介质层(图中未示出)；
所述栅极侧墙102两侧的半导体衬底内的源区104和漏区105；
所述源区104和漏区105为超薄的低阻多晶金属硅化物。
其中，所述超薄的低阻多晶金属硅化物的厚度小于或等于10nm，也就是说，本发明实施例中“超薄”的含义就是膜层的厚度小于或等于10nm。
超薄的低阻多晶金属硅化物的材料包括Ni基，Co基，NiPt基，NiCo基，NiPtCo基或金属硅化物。
超薄的低阻多晶金属硅化物为多晶(polycrystalline)，相对于外延生长的单晶金属硅化物来说，其电阻更低。例如单晶的NiSi2电阻率为50μΩ-cm；多晶的NiSi2电阻率为10-15μΩ-cm。
半导体衬底100为体硅衬底或SOI衬底，本实施例中以SOI衬底为例，其包括本体层100a、埋氧层100b和、SOI层100c。
所述栅极101可以为多晶硅，也可以为金属栅。所述金属栅包括Ti、Al、Cu或其中至少两种的合金，所述金属栅也可以由前述金属或合金的多层结构叠加而成。
本实施例中栅极101的长度与超薄的低阻多晶金属硅化物的厚度相应，超薄的低阻多晶金属硅化物的厚度小于或等于10nm，则栅极101的长度约为30nm。
所述栅极介质层可以为氧化硅，优选为高k介质层，所述高k介质层的材料可以是HfO2、HfSiO、HfSiON、HfTaO、HfTiO、HfZrO、Al2O3、La2O3、ZrO2、LaAlO等。
所述栅极侧墙102包括氧化硅、氮化硅、氮氧化硅或者它们的叠层。优选为氮化硅。采用现有的侧墙工艺制作。
源区104和漏区105之间、栅极介质层下方为沟道区，源区104和漏区105在平行于半导体衬底的方向上与栅极侧墙102基本无交叠。
相对于传统的金属硅化物源/漏MOSFETs，在本实施例的MOS晶体管中，所形成的超薄低阻多晶金属硅化物作为源区和漏区，比超薄的高阻外延单晶金属硅化物具有更低的电阻率，能够有效的避免源/漏寄生电阻的增加，改善器件的性能。
下面结合附图详细说明以上实施例中MOS晶体管的制作方法。
实施例二
图4为本实施例中MOS晶体管的制作方法的流程图，图5至图9为本实施例中MOS晶体管的制作方法的示意图。
该MOS晶体管为金属硅化物源/漏MOSFETs，如图所示，其制作方法包括：
步骤S1：参见图5所示，提供半导体衬底100，所述半导体衬底100上具有栅极101和栅极侧墙102。
半导体衬底100为体硅衬底或SOI衬底，所述栅极101的材料包括多晶硅或金属，栅极101为多晶硅，则采用传统的多晶硅刻蚀工艺形成；栅极101为金属，则采用金属后栅工艺形成。
步骤S2：预非晶化栅极侧墙102两侧的半导体衬底以定义源区和漏区。
本步骤S2是形成超薄的低阻多晶金属硅化物的第一步，参见图6所示，具体包括：以栅极101和栅极侧墙102为掩膜，对所述半导体衬底100的表面进行离子注入工艺，由于注入离子对半导体衬底100表面一定深度内晶格破坏作用，打乱了原有单晶材料原子的规则排列顺页序，使得栅极侧墙102两侧的半导体衬底内的原子排列趋向于无序，由单晶转变为非晶，从而定义出源区和漏区的位置，即图中所示的非晶源区104’和非晶漏区105’。
上述离子注入工艺的注入离子包括Si，Ge，B，Al，As，F，Cl，S，In和P的一种或几种的组合，也可以为其他能将单晶的衬底材料预非晶化的离子。如果注入离子为B等p型杂质离子或As、P等n型杂质离子，则同时实现了对源区和漏区的掺杂工艺。
所述离子注入的能量取决于超薄的低阻多晶金属硅化物的厚度，该工艺参数需要精确控制，以确保实现器件设计要求的超薄的低阻多晶金属硅化物的厚度。对于本实施例中的SOI衬底来说，其包括本体层100a、埋氧层100b和SOI层100c，控制离子注入的能量，使得离子注入的深度等于或小于SOI层的厚度，并避免损失埋氧层100b。
步骤S3：对预非晶化后的半导体衬底100进行自对准硅化物工艺，从而形成超薄的低阻多晶金属硅化物作为源区104和漏区105。
具体包括以下步骤：
参照图7所示，在预非晶化后的半导体衬底100上沉积金属层106，从而将整个半导体衬底100表面覆盖。所述金属层106的材料包括Ni或Co等难熔金属。
参照图8所示，进行快速热退火工艺(RTA)，形成超薄的低阻多晶金属硅化物107。在快速热退火工艺的高温处理下，覆盖在非晶源区104’和非晶漏区105’上的金属层106与硅衬底发生化学反应，形成超薄的低阻多晶金属硅化物107，而半导体衬底其他区域(栅极和栅极侧墙)的没有裸露的硅衬底，因此，金属层106不能发生反应。
然后，参照图9所示，去除未反应的金属层106，从而留下由超薄的低阻多晶金属硅化物107组成的源区104和漏区105。上述过程即为自对准硅化物工艺(SALICIDE)。
本实施例中MOS晶体管的制作方法，通过自对准硅化物工艺前的预非晶化处理可以形成超薄的低阻多晶金属硅化物作为源区和漏区，相对于超薄的高阻外延单晶金属硅化物具有更低的电阻率，能够降低源/漏寄生电阻，有利于改善器件性能。
此外，本实施例采用离子注入工艺实现源区和漏区的预非晶化，与传统工艺兼容，不会额外增加制作成本。而且，预非晶化的步骤限定了源区和漏区的结深，避免SALICIDE工艺的高温处理中不能很好的控制超薄的低阻多晶金属硅化物的厚度。
本发明的另一实施例中，所述预非晶化栅极侧墙两侧的半导体衬底以定义源区和漏区包括：以栅极和栅极侧墙为掩膜，对所述半导体衬底进行等离子体轰击工艺。换言之，形成非晶源区和非晶漏区也可以采用等离子体轰击的方法，等离子源并没有特别的限定，只要能够使得单晶衬底材料预非晶化的等离子源均属于本发明的保护范围。
以上所述，仅是本发明的较佳实施例而已，并非对本发明作任何形式上的限制。
虽然本发明已以较佳实施例披露如上，然而并非用以限定本发明。任何熟悉本领域的技术人员，在不脱离本发明技术方案范围情况下，都可利用上述揭示的方法和技术内容对本发明技术方案作出许多可能的变动和修饰，或修改为等同变化的等效实施例。因此，凡是未脱离本发明技术方案的内容，依据本发明的技术实质对以上实施例所做的任何简单修改、等同变化及修饰，均仍属于本发明技术方案保护的范围内。

Claims (9)

1.一种MOS晶体管的制作方法，其特征在于，包括：
提供半导体衬底，所述半导体衬底上具有栅极和栅极侧墙；
预非晶化栅极侧墙两侧的半导体衬底以定义源区和漏区；
对预非晶化后的半导体衬底进行自对准硅化物工艺，从而形成超薄的低阻多晶金属硅化物作为源区和漏区；其中，所述超薄的低阻多晶金属硅化物为源区和漏区的整体，所述超薄的低阻多晶金属硅化物的厚度小于或等于10nm。
2.根据权利要求1所述的MOS晶体管的制作方法，其特征在于，所述预非晶化栅极侧墙两侧的半导体衬底以定义源区和漏区包括：
以栅极和栅极侧墙为掩膜，对所述半导体衬底进行等离子体轰击工艺。
3.根据权利要求1所述的MOS晶体管的制作方法，其特征在于，所述预非晶化栅极侧墙两侧的半导体衬底以定义源区和漏区包括：
以栅极和栅极侧墙为掩膜，对所述半导体衬底进行离子注入工艺。
4.根据权利要求3所述的MOS晶体管的制作方法，其特征在于，离子注入工艺的注入离子包括Si,Ge,B,Al,As,F,Cl,S,In和P中的一种或至少两种的组合。
5.根据权利要求3所述的MOS晶体管的制作方法，其特征在于，所述离子注入的能量取决于超薄的低阻多晶金属硅化物层的厚度。
6.根据权利要求1-5任一项所述的MOS晶体管的制作方法，其特征在于，所述对预非晶化后的半导体衬底进行自对准硅化物工艺包括：
在预非晶化后的半导体衬底上沉积金属层；
进行快速热退火工艺，形成多晶的金属硅化物层；
去除未反应的金属层。
7.一种MOS晶体管，包括：
半导体衬底；
所述半导体衬底上的栅极和栅极侧墙；
所述栅极侧墙两侧的半导体衬底内的源区和漏区；其特征在于，
所述源区和漏区为超薄的低阻多晶金属硅化物；所述超薄的低阻多晶金属硅化物为源区和漏区的整体；
所述超薄的低阻多晶金属硅化物的厚度小于或等于10nm。
8.根据权利要求7所述的MOS晶体管，其特征在于，所述超薄的低阻多晶金属硅化物的材料包括Ni基,Co基，NiPt基,NiCo基,或NiPtCo基金属硅化物。
9.根据权利要求7所述的MOS晶体管，其特征在于，所述半导体衬底为体硅衬底或SOI衬底。
CN201010612589.2A 2010-12-29 2010-12-29 Mos晶体管及其制作方法 Active CN102569087B (zh)

Priority Applications (1)

Application Number Priority Date Filing Date Title
CN201010612589.2A CN102569087B (zh) 2010-12-29 2010-12-29 Mos晶体管及其制作方法

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
CN201010612589.2A CN102569087B (zh) 2010-12-29 2010-12-29 Mos晶体管及其制作方法

Publications (2)

Publication Number Publication Date
CN102569087A CN102569087A (zh) 2012-07-11
CN102569087B true CN102569087B (zh) 2016-01-27

Family

ID=46414193

Family Applications (1)

Application Number Title Priority Date Filing Date
CN201010612589.2A Active CN102569087B (zh) 2010-12-29 2010-12-29 Mos晶体管及其制作方法

Country Status (1)

Country Link
CN (1) CN102569087B (zh)

Families Citing this family (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN109887884A (zh) * 2019-03-13 2019-06-14 中国科学院微电子研究所 一种半导体器件的制造方法

Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN101136336A (zh) * 2006-08-31 2008-03-05 中芯国际集成电路制造(上海)有限公司 改善硅化镍层性能方法及形成pmos晶体管方法

Family Cites Families (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6989322B2 (en) * 2003-11-25 2006-01-24 International Business Machines Corporation Method of forming ultra-thin silicidation-stop extensions in mosfet devices

Patent Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN101136336A (zh) * 2006-08-31 2008-03-05 中芯国际集成电路制造(上海)有限公司 改善硅化镍层性能方法及形成pmos晶体管方法

Also Published As

Publication number Publication date
CN102569087A (zh) 2012-07-11

Similar Documents

Publication Publication Date Title
US8994119B2 (en) Semiconductor device with gate stacks having stress and method of manufacturing the same
US9384986B2 (en) Dual-metal gate CMOS devices and method for manufacturing the same
US8278179B2 (en) LDD epitaxy for FinFETs
US8853024B2 (en) Method of manufacturing semiconductor device
US20110227170A1 (en) Mosfet structure and method of fabricating the same
US20110059588A1 (en) Mos transistor for reducing short-channel effects and its production
CN103311247A (zh) 半导体器件及其制造方法
CN103632973B (zh) 半导体器件及其制造方法
CN101410960B (zh) 在外延生长源漏区上选择性淀积覆盖层的结构与制造方法
US11387149B2 (en) Semiconductor device and method for forming gate structure thereof
CN103137475B (zh) 一种半导体结构及其制造方法
CN103066122B (zh) Mosfet及其制造方法
CN103579314A (zh) 半导体器件及其制造方法
CN102655094B (zh) 一种半导体结构及其制造方法
CN102117834B (zh) 一种带杂质分凝的复合源mos晶体管及其制备方法
CN102569087B (zh) Mos晶体管及其制作方法
WO2012071814A1 (zh) 半导体器件及其制造方法
JP5717706B2 (ja) 半導体装置及びその製造方法
CN103594374B (zh) 半导体器件制造方法
CN105206584A (zh) 异质沟道槽型栅cmos集成器件及其制备方法
WO2011052108A1 (ja) 半導体装置及びその製造方法
CN103594420B (zh) 半导体器件制造方法
CN102820307B (zh) 一种基于SOI衬底的双多晶平面应变BiCMOS集成器件及制备方法
CN102751293B (zh) 一种SOI三应变平面BiCMOS集成器件及制备方法
CN102738172B (zh) 一种双多晶平面SOI BiCMOS集成器件及制备方法

Legal Events

Date Code Title Description
C06 Publication
PB01 Publication
C10 Entry into substantive examination
SE01 Entry into force of request for substantive examination
C14 Grant of patent or utility model
GR01 Patent grant