CN102117834B - 一种带杂质分凝的复合源mos晶体管及其制备方法 - Google Patents

一种带杂质分凝的复合源mos晶体管及其制备方法 Download PDF

Info

Publication number
CN102117834B
CN102117834B CN 201110021486 CN201110021486A CN102117834B CN 102117834 B CN102117834 B CN 102117834B CN 201110021486 CN201110021486 CN 201110021486 CN 201110021486 A CN201110021486 A CN 201110021486A CN 102117834 B CN102117834 B CN 102117834B
Authority
CN
China
Prior art keywords
region
source region
highly doped
grid
gate
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Active
Application number
CN 201110021486
Other languages
English (en)
Other versions
CN102117834A (zh
Inventor
黄如
黄芊芊
詹瞻
王阳元
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Peking University
Semiconductor Manufacturing International Beijing Corp
Original Assignee
Peking University
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Peking University filed Critical Peking University
Priority to CN 201110021486 priority Critical patent/CN102117834B/zh
Publication of CN102117834A publication Critical patent/CN102117834A/zh
Application granted granted Critical
Publication of CN102117834B publication Critical patent/CN102117834B/zh
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Landscapes

  • Insulated Gate Type Field-Effect Transistor (AREA)
  • Electrodes Of Semiconductors (AREA)

Abstract

本发明提供了一种结合杂质分凝肖特基和带带隧穿的复合源MOS晶体管及其制备方法，该复合源MOS晶体管包括一个控制栅电极层、一个栅介质层、一个半导体衬底、一个高掺杂源区和一个高掺杂漏区，控制栅的一端向高掺杂源区延展成T型，延展出来的栅区为延展栅，原控制栅区为主栅，高掺杂源区由半导体高掺杂形成，位于延展栅的沿有源区宽度方向的两侧，在高掺杂源区远离沟道方向的一侧连接一个带杂质分凝的肖特基源区。本发明与现有的MOSFET相比，在同样的工艺条件，同样的有源区尺寸下可以得到更高的导通电流、更低的泄漏电流以及更陡直的亚阈值斜率。

Description

一种带杂质分凝的复合源MOS晶体管及其制备方法
技术领域
本发明属于CMOS超大集成电路(ULSI)中的场效应晶体管逻辑器件与电路领域，具体涉及一种结合杂质分凝肖特基(Dopant-Segregated Schottky)和带带隧穿(Band-to-BandTunneling)的复合源MOS晶体管及其制备方法。
背景技术
随着金属-氧化物-硅场效应晶体管(MOSFET)的特征尺寸进入到纳米尺度，器件的短沟道效应等负面影响也愈加严重。漏致势垒降低(DIBL)等效应使得器件关态漏泄电流不断增大，伴随着器件阈值电压降低，增大了集成电路的静态功耗。不仅如此，传统MOSFET器件的亚阈值斜率由于受到KT/q的理论限制而无法随着器件尺寸的缩小而同步减小，亚阈值漏泄电流也在随着阈值电压的降低成指数关系升高。为了克服纳米尺度下MOSFET面临的越来越多的挑战，新型器件结构和工艺制备方法已经成为小尺寸器件下大家关注的焦点。
早在20世纪60年代末，由Lepselter和Sze就提出了肖特基势垒MOS场效应晶体管(Schottky Barrier MOSFET)结构。将源漏利用金属或硅化物来代替传统的掺杂，利用源端的载流子的直接隧穿势垒来实现导通，肖特基势垒MOSFET大大降低了器件的源漏寄生电阻，实现了源漏超浅结，改善了晶体管的短沟性能，并且工艺制备过程简单。然而界面势垒钉扎、材料功函数等因素使得肖特基势垒较高，驱动电流小和关态电流大成了传统肖特基势垒MOSFET器件的固有缺点。利用杂质分凝技术能在金属半导体表面形成一个高掺杂的超浅结，是最有效最有发展前途的调节势垒的办法。这种方法最先由R.L.Thornton在20世纪80年代初提出，利用杂质在固体-固体界面上的分凝作用，使得界面处的势垒能带弯曲程度加强，等效势垒降低，大大提高了载流子隧穿几率，提高了开态电流，同时使得泄漏路径上的势垒高度变大，降低了漏电流。
而针对MOSFET亚阈值斜率存在60mv/dec的理论极限的问题，近些年来研究者们提出了一种可能的解决方案，就是采用隧穿场效应晶体管(TFET)。TFET利用栅极控制反向偏置的P-I-N结的带带隧穿实现导通，且漏电流非常小。TFET具有低漏电流、低亚阈值斜率、低工作电压和低功耗等诸多优异特性，但由于受源结隧穿几率和隧穿面积的限制，TFET面临着低开态电流的问题。专利(CN 101719517A)提出了一种肖特基隧穿晶体管，它利用肖特基结在源漏的使用解决了TFET器件的源漏自对准问题，但它仍然面临开态电流小的难题。如何在保证器件具有较低亚阈值斜率和泄漏电流的基础上又能提高器件的开态电流，成了目前研究者们研究的热点。
发明内容
本发明的目的在于一种结合杂质分凝肖特基结和带带隧穿机制的复合源MOS晶体管及其制备方法。在与现有的CMOS工艺相兼容和与MOSFET有相同的有源区面积的条件下，该结构能在保证器件具有较低亚阈值斜率和泄漏电流的基础上又能显著地提升器件的导通电流，且具有较小的寄生电阻，适合于低功耗应用。
本发明的技术方案如下：
一种带杂质分凝的复合源MOS晶体管，其特征在于，包括一个控制栅电极层、一个栅介质层、一个半导体衬底、一个高掺杂源区和一个高掺杂漏区，在高掺杂源区远离沟道方向的一侧连接一个带杂质分凝的肖特基源区，控制栅的一端向高掺杂源区延展成T型，延展出来的栅区为延展栅，原控制栅区为主栅，在延展栅覆盖下的有源区同样是沟道区，材料为衬底材料，所述高掺杂源区由半导体高掺杂形成，位于延展栅的沿有源区宽度方向的两侧，所述带杂质分凝的肖特基源区由注入了杂质的金属硅化物形成，带杂质分凝的肖特基源区和延展栅下的界面处形成一个高掺杂的超浅结。所述高掺杂漏区由半导体高掺杂形成，且掺杂类型与高掺杂源区相反，位于控制栅未延展的一侧。
所述延展栅的宽度必须小于源区有源区的注入宽度，以保证源区半包围延展栅，保证大的隧穿面积。且延展栅的宽度也可以适当减小，使得延展栅极两侧源结的内建势可以耗尽延展栅以下的沟道区，这样可以减小器件静态漏泄电流(根据沟道以及源区掺杂浓度的不同，这个值取1-2um之间)。
所述延展栅的长度占有源区长度的1/10-5/10，具体长度视需要电流的提升量而定，但不超过源端有源区的边缘。
主栅与高掺杂漏区之间可以留有0.5-2um的余量，以抑制该结构的双极导通特性，使得主栅区失去控制力，以得到更好的亚阈值斜率。
所述的带杂质分凝的肖特基源区采取Post-Silicide技术，即先形成硅化物然后向硅化物中注入杂质，对于n型器件，注入杂质为磷，对于p型器件，注入杂质为硼，注入剂量在5e14-5e15之间。
上述结合杂质分凝肖特基结和带带隧穿的复合源MOS晶体管的制备方法，包括以下步骤：
(1)在半导体衬底上通过浅槽隔离定义有源区；
(2)生长栅介质层；
(3)淀积栅电极层，接着光刻和刻蚀栅电极层形成主栅和延展栅图形；
(4)光刻源掺杂区，以光刻胶及栅为掩膜，离子注入形成高掺杂源区，然后去胶；
(5)光刻漏掺杂区，以光刻胶及栅为掩膜，离子注入形成高掺杂漏区，然后去胶，快速高温热退火激活掺杂杂质；
(6)光刻源金属区，溅射一层金属，经过低温退火形成金属与半导体的化合物，接着去除未反应的金属，形成肖特基源区，再带胶离子注入杂质，经过低温长时间退火工艺(退火温度由杂质激活温度确定)后形成带杂质分凝的肖特基源区；
(7)最后进入常规CMOS后道工序，包括淀积钝化层、开接触孔以及金属化等，即可制得所述的MOS晶体管。
上述的制备方法中，所述步骤(1)中的半导体衬底材料选自Si、Ge、SiGe、GaAs或其他II-VI，III-V和IV-IV族的二元或三元化合物半导体、绝缘体上的硅(SOI)或绝缘体上的锗(GOD。
上述的制备方法中，所述步骤(2)中的栅介质层材料选自二氧化硅、二氧化铪、氮化铪等。
上述的制备方法中，所述步骤(2)中的生长栅介质层的方法选自下列方法之一：常规热氧化、掺氮热氧化、化学气相淀积和物理气相淀积。
上述的制备方法中，所述步骤(3)中的栅电极层材料选自掺杂多晶硅、金属钴，镍以及其他金属或金属硅化物。
上述的制备方法中，所述步骤(6)中的金属材料选自Pt、Er、Co、Ni以及其他可与衬底半导体材料通过退火形成化合物的金属。
本发明的优点和积极效果：
一、该结构利用T型栅极能更有效地控制沟道表面电势，使得沟道表面能带导带降低或者价带上升来增强源结电场强度，促使带带隧穿发生并产生导通电流，突破了传统MOSFET亚阈值斜率的极限。
二、该结构充分利用了延展栅的三条边，三边分别利用带带隧穿和杂质分凝肖特基结隧穿机制实现导通；通过对延展栅边长度的调控，实现了大的隧穿面积，提高了器件导通电流，同时改善器件亚阈值斜率。
三、肖特基源区的引入降低了器件的寄生电阻，且通过杂质分凝的引入大大降低了导通界面处的势垒，进一步提高了器件的导通电流，对肖特基结的特性有明显改善。
四、制作该结构器件的工艺方法与传统的MOSFET制备工艺保持完全兼容。
简而言之，该结构器件采用复合源结构，结合了带杂质分凝的肖特基结和带带隧穿，提高了器件性能且制备方法简单。与现有的MOSFET相比，在同样的工艺条件，同样的有源区尺寸下可以得到更高的导通电流、更低的泄漏电流以及更陡直的亚阈值斜率，有望在低功耗领域得到采用，有较高的实用价值。
附图说明
图1是半导体衬底上生长栅介质层并淀积栅电极的工艺步骤示意图；
图2a是光刻并刻蚀后形成的栅电极的器件沿图2b虚线方向的剖面图，图2b是相应的器件俯视图；
图3a是光刻源掺杂区并离子注入形成高掺杂源区后的器件沿图3b虚线方向的剖面图，图3b是相应的器件俯视图；
图4a是光刻漏掺杂区并离子注入形成高掺杂漏区后的器件沿图4b虚线方向的剖面图，图4b是相应的器件俯视图；
图5a是光刻肖特基源区并溅射金属退火形成硅化物后的器件沿图5b虚线方向的剖面图，图5b是相应的器件俯视图；
图6a是在之前形成的肖特基源区内带胶离子注入并低温长时间退火后形成的器件沿图6b虚线方向的剖面图，图6b是相应的器件俯视图；
图7是本发明的复合源MOS晶体管的器件俯视图；
图8a是本发明晶体管沿图6中AA’方向的剖面图；
图8b是本发明晶体管沿图6中BB’方向的剖面图；
图中：
1——半导体衬底           2——栅介质层
3——栅电极层(其中，3a——主栅，3b——延展栅)
4——光刻胶               5——高掺杂源区
6——高掺杂漏区           7——肖特基源区
8——在界面处分凝出的杂质
具体实施方式
下面通过实例对本发明做进一步说明。需要注意的是，公布实施例的目的在于帮助进一步理解本发明，但是本领域的技术人员可以理解：在不脱离本发明及所附权利要求的精神和范围内，各种替换和修改都是可能的。因此，本发明不应局限于实施例所公开的内容，本发明要求保护的范围以权利要求书界定的范围为准。
本发明制备方法的一具体实例包括图1至图6所示的工艺步骤：
1、在晶向为(100)的体硅硅片硅衬底1上采用浅槽隔离技术制作有源区隔离层，衬底掺杂浓度为轻掺杂；然后热生长一层栅介质层2，栅介质层为SiO2，厚度为1-5nm；淀积栅电极层3，栅电极层为掺杂多晶硅层，厚度为150-300nm，如图1所示。
2、光刻出栅图形，包括主栅3a和延展栅3b，刻蚀栅电极层3直到栅介质层2，其中延展栅的宽度为1-2um，如图2a、2b所示，然后去胶。
3、光刻出源掺杂区图形，主栅左侧边距源掺杂区右侧边的距离为0-1um，以光刻胶4为掩膜进行源离子注入，形成高掺杂源区5，离子注入的能量为40keV，注入杂质为BF2 +，如图3a、3b所示，然后去胶。
4、光刻出漏掺杂区图形，以光刻胶为掩膜进行漏离子注入，形成高掺杂漏区6，离子注入的能量为50keV，注入杂质为As+，如图4a、4b所示；进行一次快速高温退火，激活源漏掺杂的杂质，然后去胶。
5、光刻出源金属区图形，以光刻胶为掩膜(也可以先生长一层钝化层再进行光刻并刻蚀出金属区图形区域)溅射一层金属层Ni，经低温热退火，与硅形成金属硅化物作为器件的肖特基源区7，如图5a、5b所示。
6、以上步的光刻胶为掩膜进行杂质离子注入，离子注入的能量为33keV，注入杂质为P+；进行一次低温长时间退火，使得注入的杂质分凝在界面处，如图6a、6b所示，然后去胶。
最后进入常规CMOS后道工序，包括淀积钝化层、开接触孔以及金属化等，即可制得所述的带杂质分凝的复合源MOS晶体管如图7、图8所示。
虽然本发明已以较佳实施例披露如上，然而并非用以限定本发明。任何熟悉本领域的技术人员，在不脱离本发明技术方案范围情况下，都可利用上述揭示的方法和技术内容对本发明技术方案作出许多可能的变动和修饰，或修改为等同变化的等效实施例。因此，凡是未脱离本发明技术方案的内容，依据本发明的技术实质对以上实施例所做的任何简单修改、等同变化及修饰，均仍属于本发明技术方案保护的范围内。

Claims (11)

1.一种复合源MOS晶体管，其特征在于，包括一个控制栅、一个栅介质层、一个半导体衬底、一个高掺杂源区和一个高掺杂漏区，控制栅的一端向高掺杂源区延展成T型，延展出来的栅区为延展栅，原控制栅区为主栅，在延展栅覆盖下的有源区同样是沟道区，材料为衬底材料，所述高掺杂源区由半导体高掺杂形成且位于延展栅的沿有源区宽度方向的两侧，所述高掺杂源区的远离主栅的一侧和延展栅下的沟道区共同连接一个肖特基源区，所述肖特基源区在与高掺杂源区和延展栅下的沟道区的界面处分凝出杂质，所述肖特基源区和延展栅下的沟道区的界面处形成一个高掺杂的超浅结，所述高掺杂漏区由半导体高掺杂形成，且掺杂类型与高掺杂源区相反，位于控制栅未延展的一侧。
2.如权利要求1所述的复合源MOS晶体管，其特征在于，所述延展栅的宽度为1—2μm，延展栅的长度占有源区长度的1/10—5/10。
3.如权利要求1所述的复合源MOS晶体管，其特征在于，带杂质分凝的所述肖特基源区由注入了杂质的金属硅化物形成。
4.如权利要求1所述的复合源MOS晶体管，其特征在于，主栅与高掺杂漏区之间留有0.5—2μm的余量。
5.如权利要求3所述的复合源MOS晶体管，其特征在于，所述带杂质分凝的肖特基源区采取Post-Silicide技术，先形成硅化物然后向硅化物中注入杂质，对于n型器件，注入杂质为磷，对于p型器件，注入杂质为硼，注入剂量在5e14—5e15之间。
6.一种复合源MOS晶体管的制备方法，包括以下步骤：
（1）在半导体衬底上通过浅槽隔离定义有源区；
（2）生长栅介质层；
（3）淀积栅电极层，接着光刻和刻蚀栅电极层形成主栅和延展栅图形；
（4）光刻暴露出源掺杂区，以光刻胶及主栅和延展栅为掩膜，离子注入形成高掺杂源区，然后去胶；
（5）光刻暴露出漏掺杂区，以光刻胶及主栅为掩膜，离子注入形成高掺杂漏区，然后去胶，快速高温热退火激活掺杂杂质；
（6）光刻暴露出源金属区，以光刻胶为掩膜溅射一层金属，经过低温退火形成金属与半导体的化合物，接着去除未反应的金属，形成肖特基源区；
（7）以步骤（6）的光刻胶为掩膜进行离子注入杂质，经过低温长时间退火工艺后形成带杂质分凝的肖特基源区；
（8）最后进入常规CMOS后道工序，包括淀积钝化层、开接触孔以及金属化，即可制得权利要求1所述的MOS晶体管。
7.如权利要求6所述的制备方法，其特征在于，所述步骤（1）中的半导体衬底材料选自Si、Ge、SiGe、GaAs或其他II-VI，III-V和IV-IV族的二元或三元化合物半导体、绝缘体上的硅或绝缘体上的锗。
8.如权利要求6所述的制备方法，其特征在于，所述步骤（2）中生长栅介质层的方法选自下列方法之一：常规热氧化、掺氮热氧化、化学气相淀积和物理气相淀积。
9.如权利要求6所述的制备方法，其特征在于，所述步骤（3）中的栅电极层材料选自掺杂多晶硅、金属钴、镍以及其他金属或金属硅化物。
10.如权利要求6所述的制备方法，其特征在于，所述步骤（6）中的金属材料选自Pt、Er、Co、Ni以及其他可与衬底半导体材料通过退火形成化合物的金属。
11.如权利要求6所述的制备方法，其特征在于，栅介质层材料选自二氧化硅、二氧化铪、氮化铪。
CN 201110021486 2011-01-19 2011-01-19 一种带杂质分凝的复合源mos晶体管及其制备方法 Active CN102117834B (zh)

Priority Applications (1)

Application Number Priority Date Filing Date Title
CN 201110021486 CN102117834B (zh) 2011-01-19 2011-01-19 一种带杂质分凝的复合源mos晶体管及其制备方法

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
CN 201110021486 CN102117834B (zh) 2011-01-19 2011-01-19 一种带杂质分凝的复合源mos晶体管及其制备方法

Publications (2)

Publication Number Publication Date
CN102117834A CN102117834A (zh) 2011-07-06
CN102117834B true CN102117834B (zh) 2012-12-19

Family

ID=44216508

Family Applications (1)

Application Number Title Priority Date Filing Date
CN 201110021486 Active CN102117834B (zh) 2011-01-19 2011-01-19 一种带杂质分凝的复合源mos晶体管及其制备方法

Country Status (1)

Country Link
CN (1) CN102117834B (zh)

Families Citing this family (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN102881724B (zh) * 2011-07-15 2016-08-17 中国科学院微电子研究所 多栅晶体管及其制造方法
CN103500758A (zh) * 2013-10-12 2014-01-08 沈阳工业大学 半栅极控制源极肖特基势垒型隧穿场效应晶体管
CN104157687B (zh) * 2014-08-11 2017-06-27 北京大学 一种垂直环栅隧穿晶体管及其制备方法
CN109427678B (zh) 2017-08-24 2021-06-08 中芯国际集成电路制造(上海)有限公司 半导体结构及其形成方法

Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5920093A (en) * 1997-04-07 1999-07-06 Motorola, Inc. SOI FET having gate sub-regions conforming to t-shape
CN1450655A (zh) * 2002-04-08 2003-10-22 台湾积体电路制造股份有限公司 Soi金氧半场效电晶体
CN101719517A (zh) * 2009-11-19 2010-06-02 复旦大学 一种肖特基隧穿晶体管结构及其制备方法

Family Cites Families (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6905919B2 (en) * 2003-07-29 2005-06-14 Chartered Semiconductor Manufacturing Ltd. Method of forming a partially depleted silicon on insulator (PDSOI) transistor with a pad lock body extension

Patent Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5920093A (en) * 1997-04-07 1999-07-06 Motorola, Inc. SOI FET having gate sub-regions conforming to t-shape
CN1450655A (zh) * 2002-04-08 2003-10-22 台湾积体电路制造股份有限公司 Soi金氧半场效电晶体
CN101719517A (zh) * 2009-11-19 2010-06-02 复旦大学 一种肖特基隧穿晶体管结构及其制备方法

Non-Patent Citations (1)

* Cited by examiner, † Cited by third party
Title
A. Kinoshita et al.《Solution for High-Performance Schottky-Source/Drain MOSFETs:Schottky Barrier Height Engineering with Dopant Segregation Technique 》.《2004 Symposium on VLSl Technology Digest of Technical Papers》.2004, *

Also Published As

Publication number Publication date
CN102117834A (zh) 2011-07-06

Similar Documents

Publication Publication Date Title
CN102074583B (zh) 一种低功耗复合源结构mos晶体管及其制备方法
CN102983168B (zh) 带双扩散的条形栅隧穿场效应晶体管及其制备方法
CN102169897B (zh) 半导体装置及其制造方法
CN103594376B (zh) 一种结调制型隧穿场效应晶体管及其制备方法
CN103579324B (zh) 一种三面源隧穿场效应晶体管及其制备方法
CN102664192B (zh) 一种自适应复合机制隧穿场效应晶体管及其制备方法
CN102945861B (zh) 条形栅调制型隧穿场效应晶体管及其制备方法
CN103560144B (zh) 抑制隧穿晶体管泄漏电流的方法及相应的器件和制备方法
CN103151391A (zh) 垂直非均匀掺杂沟道的短栅隧穿场效应晶体管及制备方法
CN103985745B (zh) 抑制输出非线性开启的隧穿场效应晶体管及制备方法
CN102117834B (zh) 一种带杂质分凝的复合源mos晶体管及其制备方法
CN103474464B (zh) 一种复合机制的条形栅隧穿场效应晶体管及其制备方法
CN102117833B (zh) 一种梳状栅复合源mos晶体管及其制作方法
CN100389501C (zh) 一种肖特基势垒mos晶体管及其制作方法
US8507959B2 (en) Combined-source MOS transistor with comb-shaped gate, and method for manufacturing the same
CN100448028C (zh) 一种mos晶体管及其制作方法
CN102324434B (zh) 一种肖特基势垒mos晶体管及其制备方法
CN102364690B (zh) 一种隧穿场效应晶体管及其制备方法
CN104241397A (zh) 一种双层肖特基势垒mos晶体管及其制备方法
CN103996713A (zh) 垂直沟道双机制导通纳米线隧穿晶体管及制备方法
CN105390531A (zh) 一种隧穿场效应晶体管的制备方法
CN102569087A (zh) Mos晶体管及其制作方法
CN105244275A (zh) 具有突变隧穿结的pnin/npip型绝缘层上张应变锗tfet及制备方法

Legal Events

Date Code Title Description
C06 Publication
PB01 Publication
C10 Entry into substantive examination
SE01 Entry into force of request for substantive examination
C53 Correction of patent for invention or patent application
CB03 Change of inventor or designer information

Inventor after: Huang Ru

Inventor after: Huang Qianqian

Inventor after: Zhan Zhan

Inventor after: Wang Yangyuan

Inventor before: Huang Qianqian

Inventor before: Zhan Zhan

Inventor before: Huang Ru

Inventor before: Wang Yangyuan

COR Change of bibliographic data

Free format text: CORRECT: INVENTOR; FROM: HUANG QIANQIAN ZHAN ZHAN HUANG RU WANG YANGYUAN TO: HUANG RU HUANG QIANQIAN ZHAN ZHAN WANG YANGYUAN

C14 Grant of patent or utility model
GR01 Patent grant
ASS Succession or assignment of patent right

Owner name: SEMICONDUCTOR MANUFACTURING INTERNATIONAL (BEIJING

Free format text: FORMER OWNER: BEIJING UNIV.

Effective date: 20130529

Owner name: BEIJING UNIV.

Effective date: 20130529

C41 Transfer of patent application or patent right or utility model
COR Change of bibliographic data

Free format text: CORRECT: ADDRESS; FROM: 100871 HAIDIAN, BEIJING TO: 100176 DAXING, BEIJING

TR01 Transfer of patent right

Effective date of registration: 20130529

Address after: 100176 No. 18, Wenchang Avenue, Beijing economic and Technological Development Zone

Patentee after: Semiconductor Manufacturing International (Beijing) Corporation

Patentee after: Peking University

Address before: 100871 Beijing the Summer Palace Road, Haidian District, No. 5

Patentee before: Peking University