CN109427678B - 半导体结构及其形成方法 - Google Patents

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Abstract

一种半导体结构及其形成方法，方法包括：提供衬底和鳍部，衬底包括PMOS区和NMOS区；形成横跨鳍部且覆盖鳍部部分顶部和侧壁的栅极层；在PMOS区栅极层两侧鳍部内形成P型掺杂外延层；在NMOS区鳍部顶部和侧壁上形成N区掩膜层，N区掩膜层还覆盖P型掺杂外延层；刻蚀NMOS区栅极层两侧鳍部顶部上的N区掩膜层，且还刻蚀部分厚度鳍部，刻蚀后的鳍部与N区掩膜层构成N区凹槽；形成填充满N区凹槽的N型掺杂外延层；在衬底上形成层间介质层；在栅极层两侧的层间介质层内形成露出P型掺杂外延层和N型掺杂外延层的接触开口；对接触开口露出的N型掺杂外延层进行杂质分凝肖特基掺杂工艺。通过杂质分凝肖特基掺杂工艺，减小NMOS的接触电阻，且避免额外光罩的使用。

Description

半导体结构及其形成方法
技术领域
本发明涉及半导体制造领域，尤其涉及一种半导体结构及其形成方法。
背景技术
在集成电路制造过程中，形成半导体器件结构后，需要将各半导体器件连接在一起形成电路。随着集成电路制造技术的不断发展，人们对集成电路的集成度和性能的要求变得越来越高。为了提高集成度，降低成本，元器件的关键尺寸不断变小，集成电路内部的电路密度越来越大，这种发展使得晶圆表面无法提供足够的面积来制作常规电路所需要的互连线。
为了满足关键尺寸缩小过后的互连线所需，目前不同金属层或者金属层与半导体器件结构的导通是通过互连结构实现的。互连结构包括互连线和位于接触孔内的接触孔插塞，所述接触孔插塞用于连接半导体器件，所述互连线将不同半导体器件上的插塞连接起来，从而形成电路。
随着集成电路工艺节点不断缩小、器件尺寸的减小，接触孔插塞的接触面积越来越小，所述接触孔插塞与半导体器件之间的接触电阻(Contact Resistance)随之增大，影响了所形成半导体结构的电学性能。目前，为了降低接触孔插塞与掺杂外延层的接触电阻，引入了金属硅化物工艺，所述金属硅化物具有较低的电阻率，可以显著减小接触电阻，从而提高驱动电流。
但是，金属硅化物对减小接触电阻的效果有限，半导体器件的接触电阻仍有待减小。
发明内容
本发明解决的问题是提供一种半导体结构及其形成方法，减小半导体器件的接触电阻。
为解决上述问题，本发明提供一种半导体结构的形成方法，包括：提供基底，所述基底包括衬底以及位于所述衬底上分立的鳍部，所述衬底包括PMOS区和NMOS区；形成横跨所述鳍部的栅极层，所述栅极层覆盖所述鳍部的部分顶部和部分侧壁；在所述PMOS区栅极层两侧的鳍部内形成P型掺杂外延层；在所述NMOS区的鳍部顶部和侧壁上形成N区掩膜层，所述N区掩膜层还覆盖所述P型掺杂外延层；刻蚀去除位于所述NMOS区栅极层两侧的鳍部顶部上的N区掩膜层，暴露出所述NMOS区栅极层两侧的鳍部顶部表面，且还刻蚀去除所述NMOS区的部分厚度鳍部，刻蚀后的NMOS区鳍部与所述N区掩膜层构成N区凹槽；形成填充满所述N区凹槽的N型掺杂外延层；在所述衬底上形成层间介质层，所述层间介质层覆盖所述栅极层、P型掺杂外延层和N型掺杂外延层；刻蚀所述栅极层两侧的层间介质层，形成露出所述P型掺杂外延层和N型掺杂外延层的接触开口；对所述接触开口露出的N型掺杂外延层进行N型杂质分凝肖特基掺杂工艺。
相应的，本发明还提供一种半导体结构，包括：基底，所述基底包括衬底以及位于所述衬底上分立的鳍部，所述衬底包括PMOS区和NMOS区；栅极层，横跨所述鳍部且覆盖所述鳍部的部分顶部和部分侧壁；P型掺杂外延层，位于所述PMOS区栅极层两侧的鳍部内；N型掺杂外延层，位于所述NMOS区栅极层两侧的鳍部内；N区掩膜层，位于所述N型掺杂外延层的侧壁上，所述N区掩膜层还覆盖所述P型掺杂外延层；其中，露出于所述N区掩膜层的N型掺杂外延层经历过N型杂质分凝肖特基掺杂工艺。
与现有技术相比，本发明的技术方案具有以下优点：
在NMOS区的鳍部顶部和侧壁上形成N区掩膜层，所述N区掩膜层还覆盖P型掺杂外延层，形成所述N区掩膜层后，刻蚀去除位于所述NMOS区栅极层两侧的鳍部顶部上的N区掩膜层以及部分厚度鳍部，刻蚀后的NMOS区鳍部与所述N区掩膜层构成N区凹槽，在所述N区凹槽中形成N型掺杂外延层；在层间介质层内形成接触开口后，对所述接触开口露出的N型掺杂外延层进行N型杂质分凝肖特基(Dopant Segregated Schottky，DSS)掺杂工艺；后续形成金属硅化物层的过程中，会驱使所述N型杂质分凝肖特基掺杂工艺的掺杂离子分凝于所形成金属硅化物层和所述N型掺杂外延层的界面处，从而降低NMOS的肖特基势垒高度(Schottky Barrier Height，SBH)，进而减小NMOS的接触电阻，使得所述NMOS的性能得到提高；而且，在所述N型杂质分凝肖特基掺杂工艺的过程中，所述N区掩膜层能够起到掩膜的作用，对不希望受到所述N型杂质分凝肖特基掺杂工艺影响的区域起到保护作用，例如对所述PMOS区起到保护作用，从而避免额外光罩的使用，有利于降低工艺成本。
附图说明
图1至图17是本发明半导体结构的形成方法一实施例中各步骤对应的示意图。
具体实施方式
由背景技术可知，即使引入金属硅化物工艺后，半导体器件的接触电阻仍有待减小。
为了解决所述技术问题，本发明对接触开口露出的N型掺杂外延层进行N型杂质分凝肖特基掺杂工艺，从而降低NMOS的肖特基势垒高度，进而减小NMOS的接触电阻，使得所述NMOS的性能得到提高；而且，N区掩膜层能够在所述N型杂质分凝肖特基掺杂工艺中起到掩膜的作用，从而避免额外光罩的使用，有利于降低工艺成本。
为使本发明的上述目的、特征和优点能够更为明显易懂，下面结合附图对本发明的具体实施例做详细的说明。
图1至图17是本发明半导体结构的形成方法一实施例中各步骤对应的示意图。
参考图1，提供基底(未标示)，所述基底包括衬底100以及位于所述衬底100上分立的鳍部110，所述衬底100包括PMOS区I和NMOS区II。
所述衬底100为后续形成半导体结构提供工艺操作平台，后续所形成半导体器件的沟道位于所述鳍部110内。
具体地，所述PMOS区I衬底100用于形成PMOS(Metal Oxide Semiconductor)，所述NMOS区II衬底100用于形成NMOS。
本实施例中，所述衬底100为硅衬底。在其他实施例中，所述衬底的材料还可以为锗、锗化硅、碳化硅、砷化镓或镓化铟等其他材料，所述衬底还能够为绝缘体上的硅衬底或者绝缘体上的锗衬底等其他类型的衬底。所述衬底的材料可以是适宜于工艺需要或易于集成的材料。
所述鳍部110的材料与所述衬底100的材料相同。本实施例中，所述鳍部110的材料为硅。在其他实施例中，所述鳍部的材料还可以是锗、锗化硅、碳化硅、砷化镓或镓化铟。
本实施例中，所述PMOS区I与所述NMOS区II相邻设置。在其他实施例中，所述PMOS区与所述NMOS区也可以间隔设置。
需要说明的是，提供所述基底后，还包括步骤：在所述衬底100上形成隔离结构(Shallow Trench Isolation，STI)101，所述隔离结构101的顶部低于所述鳍部110的顶部。
所述隔离结构101作为半导体器件的隔离结构，用于对相邻器件和相邻鳍部110起到隔离作用。本实施例中，所述隔离结构101的材料为氧化硅。在其他实施例中，所述隔离结构的材料还可以为氮化硅或氮氧化硅。
参考图2，形成横跨所述鳍部110的栅极层122，所述栅极层122覆盖所述鳍部110的部分顶部和部分侧壁。
所述栅极层122可用于为后续所形成半导体器件的金属栅极结构占据空间位置，所述栅极层122也可作为后续所形成半导体器件的栅极结构的一部分。
本实施例中，所述栅极层122的材料为多晶硅。在另一些实施例中，所述栅极层的材料还可以为氧化硅、氮化硅、氮氧化硅、碳化硅、碳氮化硅、碳氮氧化硅或非晶碳等其他材料。在其他一些实施例中，所述栅极层的材料还可以为金属栅极材料。
需要说明的是，形成所述栅极层122之前，还包括步骤：形成横跨所述鳍部110的栅介质层121，所述栅介质层121覆盖所述鳍部110的顶部表面和侧壁表面。
本实施例中，所述栅介质层121为栅氧化层，所述栅介质层121的材料为氧化硅。在另一些实施例中，所述栅介质层的材料还可以为氮氧化硅。在其他一些实施例中，当所述栅极层的材料为金属栅极材料时，所述栅介质层的材料则为栅介质材料，例如可以为高k栅介质材料。
具体地，形成所述栅极层122的步骤包括：在所述栅介质层121上形成栅极材料层；在所述栅极材料层表面形成栅极掩膜层200(如图2所示)；以所述栅极掩膜层200为掩膜，刻蚀所述栅极材料层，露出所述栅介质层121，形成位于所述栅介质层121上的栅极层122，所述栅极层122横跨所述鳍部110且位于所述鳍部110部分顶部和部分侧壁上。
本实施例中，形成所述栅极层122后，保留露出于所述栅极层122的栅介质层121。在其他一些实施例中，还可以为：形成所述栅极层后，去除所述栅极层露出的栅介质层，露出所述鳍部的表面，保留被所述栅极层覆盖的剩余栅介质层。
本实施例中，形成所述栅极层122后，保留所述栅极掩膜层200。所述栅极掩膜层200的材料为氮化硅，所述栅极掩膜层200用于在后续工艺中对所述栅极层122顶部起到保护作用。
结合参考图3至图6，图3是基于图2在栅极层一侧沿垂直于鳍部延伸方向的剖面结构示意图，在所述PMOS区I栅极层122(如图2所示)两侧的鳍部110内形成P型掺杂外延层310(如图6所示)。
所述P型掺杂外延层310用于作为所形成PMOS的源区或漏区。
本实施例中，采用选择性外延(EPI)生长工艺，在所述PMOS区I栅极层122两侧的鳍部110内形成第一应力层，且在形成所述第一应力层的工艺过程中，原位自掺杂P型离子以形成所述P型掺杂外延层310。在其他一些实施例中，还可以在形成所述第一应力层后，对所述第一应力层进行P型离子注入工艺。
所述第一应力层为PMOS的沟道区提供压应力作用，从而提高PMOS的载流子迁移率。
所述第一应力层的材料可以为Si或SiGe，所述P型离子包括B、Ga和In中的一种或多种；其中所述P型离子的掺杂浓度根据实际工艺需求而定。本实施例中，所述第一应力层的材料为SiGe，所述P型离子为B离子。相应的，所述P型掺杂外延层310的材料为SiGeB。
具体地，形成所述P型掺杂外延层310的步骤包括：在所述PMOS区I的鳍部110顶部和侧壁上形成P区掩膜层210(如图3所示)；刻蚀去除位于所述PMOS区I栅极层122两侧的鳍部110顶部上的P区掩膜层210，暴露出所述PMOS区I栅极层122两侧的鳍部110顶部表面，且还刻蚀去除所述PMOS区I的部分厚度鳍部110，刻蚀后的PMOS区I鳍部110与所述P区掩膜层210构成P区凹槽315(如图4所示)；形成填充满所述P区凹槽315的P型掺杂外延层310。
所述P区掩膜层210用于作为后续刻蚀所述PMOS区I鳍部110的刻蚀掩膜，且还用于定义所述P区凹槽315的宽度尺寸；此外，位于所述鳍部110侧壁上的所述P区掩膜层210能够起到保护所述鳍部110侧壁的作用，避免后续在所述鳍部110侧壁上进行选择性外延生长工艺。
所述P区掩膜层210的材料可以为氮化硅、氧化硅、氮化硼、氮碳氧硅、氮碳氧硼硅或氮氧化硅。所述P区掩膜层2100的材料与所述鳍部110的材料不同，所述P区掩膜层210的材料与所述隔离结构101的材料也不相同。本实施例中，所述P区掩膜层210的材料为氮化硅，所述P区掩膜层210的厚度为5nm至10nm。
本实施例中，所述P区掩膜层210还位于所述NMOS区域II的鳍部110顶部和侧壁上，所述P区掩膜层310还位于所述PMOS区域I的栅极层122顶部和侧壁上、所述NMOS区域II的栅极层122顶部和侧壁上，且还位于所述隔离结构101上。
形成所述P区掩膜层210的工艺可以为化学气相沉积工艺、物理气相沉积工艺或原子层沉积工艺。本实施例中，采用原子层沉积工艺形成所述P区掩膜层210。
本实施例中，采用干法刻蚀工艺刻蚀去除所述PMOS区I栅极层122两侧的鳍部110顶部上的P区掩膜层210；其中，在刻蚀所述P区掩膜层210的过程中，还刻蚀位于所述PMOS区I栅极层122顶部上以及隔离结构101上的P区掩膜层210；在所述PMOS区I栅极层122两侧的鳍部110顶部被暴露出来后，继续刻蚀部分厚度的所述鳍部110，以形成所述P区凹槽315。
需要说明的是，在形成所述P区凹槽315的过程中，还刻蚀所述PMOS区I鳍部110顶部和侧壁上的栅介质层121，即高于剩余PMOS区I鳍部110顶部的栅介质层121被去除。
还需要说明的是，在刻蚀所述P区掩膜层210之前，还包括步骤：在所述NMOS区II上形成第一光刻胶层220(如图4所示)，所述第一光刻胶层220覆盖所述NMOS区II的P区掩膜层210。所述第一光刻胶层220起到保护所述NMOS区II的P区掩膜层210的作用，所述第一光刻胶层220还可以覆盖所述PMOS区I中不期望被刻蚀的区域。
此外，刻蚀去除部分厚度鳍部110的步骤中，对所述鳍部110的刻蚀量不宜过小，也不宜过大。所述P区凹槽315由所述鳍部110和所述P区掩膜层210围成，如果对所述鳍部110的刻蚀量过小，则所述P区凹槽315的深度过小，从而导致所形成P型掺杂外延层310的体积过小，进而容易导致所述P型掺杂外延层310的电阻过大、PMOS的接触电阻过大；而后续所形成PMOS的沟道位于所述鳍部110内，如果对所述鳍部110的刻蚀量过大，则刻蚀后剩余鳍部110的高度过小，容易对所形成PMOS的性能产生不良影响。
为此，本实施例中，刻蚀去除所述PMOS区I的部分厚度鳍部110后，剩余PMOS区I鳍部110的顶部至所述隔离结构101顶部的高度差为-3nm至3nm。其中，当所述高度差为负值时，表征剩余PMOS区I鳍部110的顶部低于所述隔离结构101顶部，当所述高度差为正值时，表征剩余PMOS区I鳍部110的顶部高于所述隔离结构101顶部。
本实施例中，在形成所述P区凹槽315后，保留所述第一光刻胶层220，所述第一光刻胶层220能够在后续工艺中对所述NMOS区II起到保护作用。
如图5所示，在形成所述P区凹槽315后，形成填充满所述P区凹槽315的P型掺杂外延层310(如图6所示)之前，还包括步骤：对所述P区凹槽315侧壁的P区掩膜层210进行减薄(Pull Back)处理。
本实施例中，定义所述减薄处理为第二减薄处理，所述第二减薄处理用于增加所述P区凹槽315的宽度尺寸。其中，所述宽度尺寸指的是：沿垂直于所述鳍部110延伸方向上，所述P区凹槽315的尺寸。
通过所述第二减薄处理，使所述P区凹槽315的体积容量增加，相应使得所形成P型掺杂外延层310的体积增加，从而降低所述P型掺杂外延层310的电阻，且能够增加所述P型掺杂外延层310的顶部表面面积，进而使得PMOS的接触电阻减小。
本实施例中，所述第二减薄处理所采用的工艺为湿法刻蚀工艺。所述P区掩膜层210的材料为氮化硅，所述湿法刻蚀工艺所采用的刻蚀溶液相应为磷酸溶液。在其他实施例中，所述第二减薄处理所采用的工艺还可以为干法刻蚀工艺。
本实施例中，在保证降低接触电阻效果的同时，避免剩余P区掩膜层210发生脱落的问题，在进行所述第二减薄处理之后，所述P区掩膜层210的厚度为3nm至7nm。
还需要说明的是，本实施例中，在所述P区掩膜层210的限制下，所述P型掺杂外延层310形成于所述P区凹槽315内，从而能够显著降低所述P型掺杂外延层310因体积过大而与所述栅极层122(如图2所示)发生桥接(Bridge)的概率。
本实施例中，在所述第二减薄处理后，采用灰化或湿法工艺去除所述第一光刻胶层220。
参考图7，在所述NMOS区II的鳍部110顶部和侧壁上形成N区掩膜层(未标示)，所述N区掩膜层还覆盖所述P型掺杂外延层310。
具体的，形成所述N区掩膜层的步骤包括：在所述NMOS区II的P区掩膜层210上形成N区覆盖掩膜层230，其中，所述NMOS区II的P区掩膜层210和N区覆盖掩膜层230构成的叠层结构作为所述N区掩膜层。
本实施例中，所述N区覆盖掩膜层230还覆盖所述P型掺杂外延层310和所述PMOS区I的P区掩膜层210，所述N区覆盖掩膜层230还覆盖所述PMOS区I的隔离结构101和栅极层122(如图2所示)。
所述N区覆盖掩膜层230的材料可以为氮化硅、氧化硅、氮化硼、氮碳氧硅、氮碳氧硼硅或氮氧化硅。本实施例中，为了提高工艺兼容性，所述N区覆盖掩膜层230的材料与所述P区掩膜层210的材料相同，所述N区覆盖掩膜层230的材料为氮化硅。有关所述N区覆盖掩膜层230的形成工艺可参考前述P区掩膜层210的相关描述，本实施例在此不再赘述。
本实施例中，形成所述N区掩膜层后，所述N区掩膜层的厚度为8nm至16nm，从而在后续刻蚀工艺过程中降低所述N区掩膜层发生脱落的概率，并且使所述N区掩膜层对所述鳍部110与隔离结构101交界拐角处的填充效果良好。
根据位于所述NMOS区II的P区掩膜层210厚度，以及对所述N区掩膜层厚度的要求，确定所述N区覆盖掩膜层230的厚度。本实施例中，所述N区覆盖掩膜层230的厚度为2nm至6nm。
参考图8，刻蚀去除位于所述NMOS区II栅极层122(如图2所示)两侧的鳍部110顶部上的N区掩膜层(未标示)，暴露出所述NMOS区II栅极层122两侧的鳍部110顶部表面，且还刻蚀去除所述NMOS区II的部分厚度鳍部110，刻蚀后的NMOS区II鳍部110与所述N区掩膜层构成N区凹槽325。
所述N区凹槽325为后续形成N型掺杂外延层提供空间位置。
本实施例中，采用干法刻蚀工艺刻蚀去除位于所述NMOS区II栅极层122两侧的鳍部110顶部上的N区掩膜层；其中，在刻蚀所述N区掩膜层的工艺过程中，还刻蚀位于所述NMOS区II栅极层122顶部上以及隔离结构101上的N区掩膜层；在所述NMOS区II栅极层122两侧的鳍部110顶部被暴露出来后，继续刻蚀部分厚度的所述鳍部110，以形成所述N区凹槽325。
需要说明的是，在形成所述N区凹槽325的过程中，还刻蚀所述NMOS区II鳍部110顶部和侧壁上的栅介质层121，即高于剩余NMOS区II鳍部110顶部的栅介质层121被去除。
还需要说明的是，在刻蚀所述N区掩膜层之前，还包括步骤：在所述PMOS区I上形成第二光刻胶层240，所述第二光刻胶层240覆盖所述PMOS区I的N区覆盖掩膜层230。所述第二光刻胶层240起到保护所述PMOS区I的作用，所述第二光刻胶层240还可以覆盖所述NMOS区II中不期望被刻蚀的区域。
本实施例中，刻蚀去除所述NMOS区II的部分厚度鳍部110后，剩余NMOS区II鳍部110的顶部至所述隔离结构101顶部的高度差为-3nm至3nm，从而在增加后续所形成N型掺杂外延层体积的同时，避免剩余NMOS区II鳍部110高度过小的问题，从而避免对NMOS的性能产生不良影响。
有关刻蚀去除部分厚度的NMOS区II鳍部110的工艺可参考前述形成P区凹槽315(如图4所示)中的相应描述，本实施例在此不再赘述。
本实施例中，在形成所述N区凹槽325后，保留所述第二光刻胶层240，所述第二光刻胶层240能够在后续工艺中对所述PMOS区I起到保护作用。
结合参考图9，形成所述N区凹槽325后，还包括步骤：对所述N区凹槽325侧壁的N区掩膜层(未标示)进行减薄处理。
本实施例中，定义所述减薄处理为第一减薄处理，所述第一减薄处理用于增加所述N区凹槽325的宽度尺寸。其中，所述宽度尺寸指的是：沿垂直于鳍部延伸方向上，所述N区凹槽325的尺寸。
通过所述第一减薄处理，使所述N区凹槽325的体积容量增加，相应使得后续形成于所述N区凹槽325内的N型掺杂外延层的体积增加，从而降低所形成N型掺杂外延层的电阻，且能够增加所述N型掺杂外延层的顶部表面面积，进而使得NMOS的接触电阻减小。
本实施例中，所述第一减薄处理所采用的工艺为湿法刻蚀工艺。所述N区掩膜层的材料为氮化硅，所述湿法刻蚀工艺所采用的刻蚀溶液相应为磷酸溶液。在其他实施例中，所述第一减薄处理所采用的工艺还可以为干法刻蚀工艺。
为了在后续形成N型掺杂外延层的过程中，避免所述NMOS区II鳍部110上的所述N区掩膜层发生脱落的问题，所述第一减薄处理后的N区掩膜层厚度不宜过小；并且，考虑到如果所述第一减薄处理后的N区掩膜层厚度仍较大，对降低接触电阻的效果不显著，本实施例中，在进行所述第一减薄处理之后，所述N区掩膜层的厚度为4nm至10nm。
本实施例中，在所述第一减薄处理后，采用灰化或湿法工艺去除所述第二光刻胶层240。
参考图10，形成填充满所述N区凹槽325(如图9所示)的N型掺杂外延层320。
所述N型掺杂外延层320用于作为所形成NMOS的源区或漏区。
本实施例中，采用选择性外延生长工艺，在所述N区凹槽325内形成第二应力层，且在形成所述第二应力层的工艺过程中，原位自掺杂N型离子以形成所述N型掺杂外延层320。在其他一些实施例中，还可以在形成所述第二应力层后，对所述第二应力层进行N型离子注入工艺。
所述第二应力层的材料可以为Si或SiC，所述N型离子包括P、As和Sb中的一种或多种；其中所述N型离子的掺杂浓度根据实际工艺需求而定。本实施例中，所述第二应力层的材料为Si，所述N型离子为P离子。相应的，所述N型掺杂外延层320的材料为SiP。
本实施例中，在所述N区掩膜层(未标示)的限制下，所述N型掺杂外延层320形成于所述N区凹槽325内，从而能够显著降低所述N型掺杂外延层320因体积过大而与所述栅极层122(如图2所示)发生桥接的概率。
参考图11，在所述衬底100上形成层间介质层102，所述层间介质层102覆盖所述栅极层122(如图2所示)、P型掺杂外延层310和N型掺杂外延层320。
所述层间介质层102用于实现相邻半导体结构之间的电隔离。
所述层间介质层102的材料为绝缘材料。本实施例中，所述层间介质层102的材料为氧化硅。在其他实施例中，所述层间介质层的材料还可以为氮化硅或氮氧化硅等其他介质材料。
具体地，形成所述层间介质层102的步骤包括：在所述衬底100上形成介质材料层，所述介质材料层覆盖所述栅极层122(如图2所示)顶部；对所述介质材料层进行平坦化处理，所述平坦化处理后的剩余介质材料层作为所述层间介质层102，且所述层间介质层102露出所述栅极层122顶部。
需要说明的是，由于所述栅极层122顶部形成有所述栅极掩膜层200(如图2所示)，因此在所述平坦化处理的过程中，还去除所述栅极掩膜层200，即所述层间介质层102顶部与所述栅极层122顶部齐平。
参考图12，刻蚀所述栅极层122(如图2所示)两侧的层间介质层102，形成露出所述P型掺杂外延层310和N型掺杂外延层320的接触开口130。
所述接触开口130为后续形成与所述P型掺杂外延层310和N型掺杂外延层320电连接的接触孔插塞(CT)提供空间位置，且为后续形成金属硅化物层提供空间位置。
需要说明的是，本实施例中，所述PMOS区I与所述NMOS区II相邻设置，为了增大后续形成接触孔插塞的工艺窗口，降低形成工艺难度，所述接触开口130横跨所述PMOS区I和NMOS区II。相应的，所述接触开口130露出所述N区覆盖掩膜层230、所述N型掺杂外延层320，且还露出部分所述隔离结构101。
在其他一些实施例中，所述接触开口还可以与所述P型掺杂外延层和N型掺杂外延层一一对应。
参考图13，对所述接触开口130露出的N型掺杂外延层320进行N型杂质分凝肖特基(Dopant Segregated Schottky，DSS)掺杂工艺321。
在所述N型杂质分凝肖特基掺杂工艺321后，沿所述N型掺杂外延层320顶部指向底部的方向上，部分厚度的所述N型掺杂外延层320内具有掺杂离子(如图13中区域325所示)。
在后续形成金属硅化物层的退火处理过程中，所述退火处理会驱使所述掺杂离子分凝于所形成金属硅化物层和所述N型掺杂外延层320的界面处，从而降低NMOS的肖特基势垒高度(Schottky Barrier Height，SBH)，进而减小NMOS的接触电阻，使得所述NMOS的性能得到提高。
而且，所述N区覆盖掩膜层230的厚度为3nm至8nm，所述N区覆盖掩膜层230足以在所述N型杂质分凝肖特基掺杂工艺321的过程中起到掩膜的作用，对不希望受到所述N型杂质分凝肖特基掺杂工艺321影响的区域起到保护作用，例如对所述PMOS区I起到保护作用，从而在降低NMOS肖特基势垒高度的同时，避免额外光罩的使用，降低了工艺成本。
本实施例中，所述N型杂质分凝肖特基掺杂工艺321的掺杂离子包括P、As和Sb中的一种或多种。
由于P、As和Sb的原子质量较小，因此所述N型杂质分凝肖特基掺杂工艺321能够实现较小的注入能量和较大的注入剂量，且注入能量和注入剂量可以得到精确控制，从而在实现所述N型杂质分凝肖特基掺杂工艺321的工艺效果的同时，避免所述N型掺杂外延层320受到注入损伤的问题。
具体地，所述N型杂质分凝肖特基掺杂工艺321为离子注入工艺。
需要说明的是，所述N型杂质分凝肖特基掺杂工艺321的掺杂深度不宜过小，也不宜过大。后续形成金属硅化物层后，所述N型杂质分凝肖特基掺杂工艺321的掺杂离子需分凝于所形成金属硅化物层和所述N型掺杂外延层320的界面处，如果掺杂深度过小，则容易导致所述掺杂离子难以分凝于所述金属硅化物层和所述N型掺杂外延层320的界面处；如果掺杂深度过大，容易增加工艺风险，例如容易导致所述N型掺杂外延层320受到注入损伤，且所述掺杂离子也难以分凝于所述金属硅化物层和所述N型掺杂外延层320的界面处。为此，本实施例中，沿所述N型掺杂外延层320顶部指向底部的方向上，所述N型杂质分凝肖特基掺杂工艺321的掺杂深度为1nm至4nm。
相应的，根据所述N型杂质分凝肖特基掺杂工艺321的掺杂深度，设定所述N型杂质分凝肖特基掺杂工艺321的注入能量为100eV至1KeV。
还需要说明的是，所述N型杂质分凝肖特基掺杂工艺321的注入剂量不宜过小，也不宜过大。如果注入剂量过小，则导致降低NMOS肖特基势垒高度的效果不明显；如果注入剂量过大，则容易导致所述N型掺杂外延层320在后续工艺中难以形成金属硅化物，导致所述N型掺杂外延层320的阻值变大。为此，本实施例中，所述N型杂质分凝肖特基掺杂工艺321的注入剂量为1E14atom/cm2至1E16atom/cm2。
结合参考图14，在所述N型杂质分凝肖特基掺杂工艺321(如图13所示)后，还包括步骤：去除所述N区掩膜层(未标示)。
具体地，去除剩余所述P区掩膜层210和N区覆盖掩膜层230，露出所述P型掺杂外延层310和N型掺杂外延层320，从而为后续形成金属硅化物层和接触孔插塞提供工艺基础。
本实施例中，去除剩余所述P区掩膜层210和N区覆盖掩膜层230所采用的工艺为湿法刻蚀工艺。所述P区掩膜层210和N区覆盖掩膜层230的材料均为氮化硅，所述湿法刻蚀工艺所采用的刻蚀溶液相应为磷酸溶液。
结合参考图15和图16，去除所述N区掩膜层(未标示)后，还包括步骤：在所述接触开口130露出的P型掺杂外延层310和N型掺杂外延层320表面形成金属硅化物层430(如图16所示)。
所述金属硅化物层430用于减小后续所形成接触孔插塞与所述P型掺杂外延层310、以及所述N型掺杂外延层320之间的接触电阻。
具体地，在所述接触开口130的底部形成金属层410(如图15所示)；对所述基底进行退火处理(未标示)，使所述金属层410与所述P型掺杂外延层310和N型掺杂外延层320发生反应，形成金属硅化物层430。
形成所述金属层410的工艺可以为原子层沉积工艺或物理气相沉积工艺。所以所述金属层410还形成于所述接触开口130的侧壁。其中，位于所述接触开口130底部的金属层410覆盖所述P型掺杂外延层310和N型掺杂外延层320，且还覆盖所述接触开口130露出的所述隔离结构101顶部。
本实施例中，所述金属层410的材料为Ti。在其他一些实施例中，所述金属层的材料还可以为Ni、Pt或Co。
需要说明的是，形成所述金属层410后，在所述退火处理之前，还包括步骤：在所述金属层410上形成阻挡层420(如图15所示)。
所述阻挡层420的作用包括：一方面，可以防止后续在所述接触开口130中形成接触孔插塞时所采用的反应物与所述P型掺杂外延层310、N型掺杂外延层320发生反应，也可以防止所采用的反应物与后续所形成的金属硅化物层430发生反应；另一方面，所述阻挡层420用于在后续形成接触孔插塞时，提高导电材料在所述接触开口130内的粘附性。本实施例中，所述阻挡层180的材料为420。
本实施例中，所述金属层410与所述P型掺杂外延层310、N型掺杂外延层320中的硅发生反应，将所述金属层410转化为金属硅化物层430。具体地，所述金属层410的材料为Ti，所述金属硅化物层430的材料相应为TiSi。
需要说明的是，本实施例中，形成所述金属硅化物层430，保留未反应的剩余金属层410。
结合参考图17，形成所述金属硅化物层430后，还包括步骤：向所述接触开口130(如图16所示)内填充导电材料，形成与所述P型掺杂外延层310和N型掺杂外延层320实现电连接的接触孔插塞450。
所述接触孔插塞450与所述P型掺杂外延层310、所述N型掺杂外延层320实现电连接，用于实现半导体器件内的电连接，还用于实现器件与器件之间的电连接。
本实施例中，所述接触孔插塞450的材料为W，可以采用溅射工艺或电镀工艺形成所述接触孔插塞450。在其他实施例中，所述接触孔插塞的材料还可以是Al、Cu、Ag或Au等导电材料。
相应的，本发明还提供一种半导体结构。
继续参考图13，示出了本发明半导体结构一实施例的结构示意图，其中，图13是基于图2沿垂直于鳍部延伸方向在栅极层一侧的剖面结构示意图，所述半导体结构包括：
基底(未标示)，所述基底包括衬底100以及位于所述衬底100上分立的鳍部110，所述衬底100包括PMOS区I和NMOS区II；栅极层122(如图2所示)，横跨所述鳍部110且覆盖所述鳍部110的部分顶部和部分侧壁；P型掺杂外延层310，位于所述PMOS区栅极层122两侧的鳍部110内；N型掺杂外延层320，位于所述NMOS区栅极层122两侧的鳍部110内；N区掩膜层(未标示)，位于所述N型掺杂外延层320的侧壁上，所述N区掩膜层还覆盖所述P型掺杂外延层310；其中，露出于所述N区掩膜层的N型掺杂外延层320经历过N型杂质分凝肖特基掺杂工艺。
具体地，所述PMOS区I衬底100用于形成PMOS，所述NMOS区II衬底100用于形成NMOS。本实施例中，所述PMOS区I与所述NMOS区II相邻设置。在其他实施例中，所述PMOS区与所述NMOS区也可以间隔设置。
本实施例中，所述半导体结构还包括：位于所述衬底100上的隔离结构101，所述隔离结构101的顶部低于所述鳍部110的顶部。
对所述衬底100、鳍部110和隔离结构101的具体描述，请参考前述实施例中的相应描述，本实施例在此不再赘述。
本实施例中，所述栅极层122的材料为多晶硅。在另一些实施例中，所述栅极层的材料还可以为氧化硅、氮化硅、氮氧化硅、碳化硅、碳氮化硅、碳氮氧化硅或非晶碳等其他材料。在其他一些实施例中，所述栅极层的材料还可以为金属栅极材料。
需要说明的是，所述半导体结构还包括：位于所述栅极层122和所述鳍部110之间的栅介质层121。
本实施例中，所述栅介质层121为栅氧化层，所述栅介质层121的材料为氧化硅。在另一些实施例中，所述栅介质层的材料还可以为氮氧化硅。在其他一些实施例中，当所述栅极层的材料为金属栅极材料时，所述栅介质层的材料则为栅介质层材料，例如可以为高k栅介质材料。
本实施例中，所述栅介质层121还覆盖所述栅极层122两侧的鳍部110表面。在其他一些实施例中，所述栅介质层还可以仅位于所述栅极层和所述鳍部之间。
所述P型掺杂外延层310用于作为所述PMOS的源区或漏区。所述P型掺杂外延层310的材料为掺杂有P型离子的Si或SiGe，所述P型离子包括B、Ga和In中的一种或多种。本实施例中，所述P型掺杂外延层310的材料为SiGeB。
所述N型掺杂外延层320用于作为所述NMOS的源区或漏区。所述N型掺杂外延层320的材料为掺杂有N型离子的Si或SiC，所述P型离子包括P、As和Sb中的一种或多种。本实施例中，所述N型掺杂外延层320的材料为SiP。
需要说明的是，所述半导体结构还包括：位于所述P型掺杂外延层310侧壁的P区掩膜层210；位于所述N型掺杂外延层320侧壁的N区覆盖掩膜层230。
其中，所述P区掩膜层210作为所述P型掺杂外延层310形成过程中的刻蚀掩膜，所述P区掩膜层210还位于所述N区覆盖掩膜层230和所述隔离结构101之间，且所述NMOS区II的P区掩膜层210和所述N区覆盖掩膜层230作为所述N区掩膜层，所述N区掩膜层用于作为所述N型掺杂外延层320形成过程中的刻蚀掩膜。
相应的，本实施例中，所述N区覆盖掩膜层230覆盖所述P型掺杂外延层310。具体地，所述N区覆盖掩膜层230覆盖所述P型掺杂外延层310顶部以及所述PMOS区I的P区掩膜层210，且还覆盖所述PMOS区I的隔离结构101和栅极层122。
所述P区掩膜层210的材料可以为氮化硅、氧化硅、氮化硼或氮氧化硅，所述N区掩膜层的材料相应可以为氮化硅、氧化硅、氮化硼或氮氧化硅。本实施例中，所述P区掩膜层210的材料为氮化硅，所述N区覆盖掩膜层230的材料为氮化硅，所述N区掩膜层的材料相应为氮化硅。
对所述P区掩膜层210、N区覆盖掩膜层230和N区掩膜层的具体描述，请参考前述实施例中的相应描述，本实施例在此不再赘述。
需要说明的是，所述N型掺杂外延层320位于所述N区掩膜层和所述NMOS区II鳍部110围成的区域内，如果所述N型掺杂外延层320下方的鳍部110高度过大，则所围成区域的深度过小，容易导致所述N型掺杂外延层320的体积过小，进而导致所述N型掺杂外延层320的电阻过大、NMOS的接触电阻过大；NMOS的沟道位于所述鳍部110内，如果所述N型掺杂外延层320下方的鳍部110高度过小，则容易对NMOS的性能产生不良影响。为此，本实施例中，所述N型掺杂外延层320下方的鳍部110顶部至所述隔离结构101顶部的高度差为-3nm至3nm。
其中，当所述高度差为负值时，表征所述N型掺杂外延层320下方的鳍部110顶部低于所述隔离结构101顶部，当所述高度差为正值时，表征所述N型掺杂外延层320下方的鳍部110顶部高于所述隔离结构101顶部。
同理，所述P型掺杂外延层310位于所述P区掩膜层210和所述PMOS区I鳍部110围成的区域内，因此本实施例中，所述P型掺杂外延层310下方的鳍部110顶部至所述隔离结构101顶部的高度差为-3nm至3nm。
还需要说明的是，所述NMOS区II鳍部110侧壁上的N区掩膜层经历过减薄处理，使得用于容纳所述N型掺杂外延层320的体积容量增加，相应使得所述N型掺杂外延层320的体积增加，从而降低所述N型掺杂外延层320的电阻，且增加了所述N型掺杂外延层320的顶部表面面积，进而使得NMOS的接触电阻减小。因此，本实施例中，沿垂直于所述鳍部110延伸方向上，所述N型掺杂外延层320的宽度大于所述鳍部110的宽度。
同理，所述PMOS区I鳍部110侧壁上的P区掩膜层210经历过减薄处理，从而使得所述P型掺杂外延层310的体积增加，，相应使得所述P型掺杂外延层310的体积增加，从而降低所述P型掺杂外延层310的电阻，且增加了所述P型掺杂外延层310的顶部表面面积，进而使得PMOS的接触电阻减小。因此，本实施例中，沿垂直于所述鳍部110延伸方向上，所述P型掺杂外延层210的宽度大于所述鳍部110的宽度。
本实施例中，露出于所述N区掩膜层的N型掺杂外延层320经历过N型杂质分凝肖特基掺杂工艺。也就是说，沿所述N型掺杂外延层320顶部指向底部的方向上，部分厚度的所述N型掺杂外延层320内具有掺杂离子(如图13中区域325所示)。
当所述N型掺杂外延层320表面具有金属硅化物层时，形成所述金属硅化物层的工艺会驱使所述掺杂离子分凝于所述属硅化物层和所述N型掺杂外延层320的界面处，从而降低NMOS的肖特基势垒高度，进而减小NMOS的接触电阻，使得所述NMOS的性能得到提高。
而且，在所述N型杂质分凝肖特基掺杂工艺的过程中，所述N区覆盖掩膜层230能够起到掩膜的作用，对不希望受到所述N型杂质分凝肖特基掺杂工艺影响的区域起到保护作用，例如对所述PMOS区I起到保护作用，从而在降低NMOS的肖特基势垒高度的同时，避免额外光罩的使用，进而降低了工艺成本。
本实施例中，所述N型杂质分凝肖特基掺杂工艺321的掺杂离子包括P、As和Sb中的一种或多种。
由于P、As和Sb的原子质量较小，因此所述N型杂质分凝肖特基掺杂工艺能够实现较小的注入能量和较大的注入剂量，且注入能量和注入剂量可以得到精确控制，从而在实现所述N型杂质分凝肖特基掺杂工艺的工艺效果的同时，避免所述N型掺杂外延层320受到注入损伤的问题。
虽然本发明披露如上，但本发明并非限定于此。任何本领域技术人员，在不脱离本发明的精神和范围内，均可作各种更动与修改，因此本发明的保护范围应当以权利要求所限定的范围为准。

Claims (12)

1.一种半导体结构的形成方法，其特征在于，包括：
提供基底，所述基底包括衬底以及位于所述衬底上分立的鳍部，所述衬底包括PMOS区和NMOS区；
形成横跨所述鳍部的栅极层，所述栅极层覆盖所述鳍部的部分顶部和部分侧壁；
在所述PMOS区栅极层两侧的鳍部内形成P型掺杂外延层；
在形成所述P型掺杂外延层后，在所述NMOS区的鳍部顶部和侧壁上形成N区掩膜层，所述N区掩膜层还覆盖所述P型掺杂外延层；
刻蚀去除位于所述NMOS区栅极层两侧的鳍部顶部上的N区掩膜层，暴露出所述NMOS区栅极层两侧的鳍部顶部表面，且还刻蚀去除所述NMOS区的部分厚度鳍部，刻蚀后的NMOS区鳍部与所述N区掩膜层构成N区凹槽；
形成填充满所述N区凹槽的N型掺杂外延层；
在所述衬底上形成层间介质层，所述层间介质层覆盖所述栅极层、P型掺杂外延层和N型掺杂外延层；
刻蚀所述栅极层两侧的层间介质层，形成露出所述P型掺杂外延层和N型掺杂外延层的接触开口；
对所述接触开口露出的N型掺杂外延层进行N型杂质分凝肖特基掺杂工艺；
在N型杂质分凝肖特基掺杂工艺后，去除所述N区掩膜层；
在所述接触开口的底部形成金属层，对所述基底进行退火处理，使所述金属层与所述P型掺杂外延层和N型掺杂外延层发生反应，形成金属硅化物层；
在所述NMOS区的鳍部顶部和侧壁上形成N区掩膜层，包括：在所述PMOS区及NMOS区鳍部顶部和侧壁上形成P区掩膜层；刻蚀去除位于所述PMOS区栅极层两侧的鳍部顶部上的P区掩膜层，暴露出所述PMOS区栅极层两侧的鳍部顶部表面；在所述NMOS区的P区掩膜层上形成N区覆盖掩膜层；所述NMOS区的P区掩膜层和N区覆盖掩膜层构成的叠层结构作为所述N区掩膜层；形成所述N区凹槽后，形成填充满所述N区凹槽的N型掺杂外延层之前，还包括步骤：对所述N区凹槽侧壁的N区掩膜层进行第一减薄处理。
2.如权利要求1所述的半导体结构的形成方法，其特征在于，所述N型杂质分凝肖特基掺杂工艺的掺杂离子包括P、As和Sb中的一种或多种。
3.如权利要求2所述的半导体结构的形成方法，其特征在于，所述N型杂质分凝肖特基掺杂工艺为离子注入工艺，所述离子注入工艺的参数包括：注入能量为100eV至1KeV，注入剂量为1E14atom/cm2至1E16atom/cm2。
4.如权利要求1所述的半导体结构的形成方法，其特征在于，形成所述栅极层之前，还包括步骤：在所述衬底上形成隔离结构，所述隔离结构的顶部低于所述鳍部的顶部；
刻蚀去除所述NMOS区的部分厚度鳍部后，剩余NMOS区鳍部的顶部至所述隔离结构顶部的高度差为-3nm至3nm。
5.如权利要求1所述的半导体结构的形成方法，其特征在于，所述N区掩膜层的材料为氮化硅、氧化硅、氮化硼、氮碳氧硅、氮碳氧硼硅或氮氧化硅。
6.如权利要求1所述的半导体结构的形成方法，其特征在于，在进行所述第一减薄处理之前，所述N区掩膜层的厚度为8nm至16nm；在进行所述第一减薄处理之后，所述N区掩膜层的厚度为4nm至10nm。
7.如权利要求1所述的半导体结构的形成方法，其特征在于，所述第一减薄处理所采用的工艺为湿法刻蚀工艺或干法刻蚀工艺。
8.如权利要求1所述的半导体结构的形成方法，其特征在于，在所述PMOS区栅极层两侧的鳍部内形成P型掺杂外延层的步骤包括：
刻蚀去除位于所述PMOS区栅极层两侧的鳍部顶部上的P区掩膜层，暴露出所述PMOS区栅极层两侧的鳍部顶部表面后，还刻蚀去除所述PMOS区的部分厚度鳍部，刻蚀后的PMOS区鳍部与所述P区掩膜层构成P区凹槽；
形成填充满所述P区凹槽的P型掺杂外延层。
9.如权利要求8所述的半导体结构的形成方法，其特征在于，形成所述栅极层之前，还包括步骤：在所述衬底上形成隔离结构，所述隔离结构的顶部低于所述鳍部的顶部；
刻蚀去除所述PMOS区的部分厚度鳍部后，剩余PMOS区鳍部的顶部至所述隔离结构顶部的高度差为-3nm至3nm。
10.如权利要求8所述的半导体结构的形成方法，其特征在于，在形成所述P区凹槽后，形成填充满所述P区凹槽的P型掺杂外延层之前，还包括步骤：对所述P区凹槽侧壁的P区掩膜层进行第二减薄处理。
11.如权利要求10所述的半导体结构的形成方法，其特征在于，在进行所述第二减薄处理之前，所述P区掩膜层的厚度为5nm至10nm；在进行所述第二减薄处理之后，所述P区掩膜层的厚度为3nm至7nm。
12.如权利要求1所述的半导体结构的形成方法，其特征在于，在形成所述金属硅化物层后，还包括步骤：
形成所述金属硅化物层后，向所述接触开口内填充导电材料，形成与所述P型掺杂外延层和N型掺杂外延层实现电连接的接触孔插塞。
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