CN113140510A - 半导体装置及其制造方法 - Google Patents

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CN113140510A
CN113140510A CN202110048155.2A CN202110048155A CN113140510A CN 113140510 A CN113140510 A CN 113140510A CN 202110048155 A CN202110048155 A CN 202110048155A CN 113140510 A CN113140510 A CN 113140510A
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dielectric
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黄玉莲
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Abstract

提供一种半导体装置的制造方法及一种半导体装置，所述方法包括在一栅极堆叠上形成一第二硬质遮罩层，以于蚀刻自对准接触件的期间保护栅极。前述第二硬质遮罩层形成于第一硬质遮罩层的上方，其中前述第一硬质遮罩层具有比前述第二硬质遮罩层更低的蚀刻选择性。

Description

半导体装置及其制造方法
技术领域
本发明实施例内容涉及一种半导体装置及其制造方法，特别涉及一种在栅极堆叠上方形成硬质遮罩层的半导体装置的制造方法，以于蚀刻自对准接触件的期间保护栅极，进而增进所制得的半导体装置的性能。
背景技术
半导体装置是使用于各种不同的电子产品应用中，例如个人电脑、手机、数码相机及其他电子设备(electronic equipment)。半导体装置的制造通常按序通过沉积绝缘层或介电层、导电层及半导体层材料于一半导体基底上方，并利用光刻工艺(lithography)来对各种不同的材料层进行图案化，以在半导体基底的上方形成电路部件及元件。
半导体工业经由不断缩小最小特征部件尺寸(minimum feature size)，而可不断地改进各种不同电子部件(例如，晶体管、二极管、电阻器、电容器等等)的集成密度，以容许更多的部件整合于一给定区域。
特别是，随着设计缩小，如果导电特征部件未对准(misaligned)，则连接到上方的材料层和下方的材料层的导电特征部件可能会短路。通常而言，这种情况会发生在用来穿过材料层的蚀刻过程没有对准，以致导电特征部件暴露出在下方材料层上的一相邻导电特征部件的部分。
发明内容
本发明的一些实施例提供一种半导体装置的制造方法。此制造方法包括：在一基底上方形成一第一栅极(first gate)，在基底上方形成一第一介电层(first dielectriclayer)且此第一介电层围绕第一栅极，以及在第一栅极上方形成一第一硬质遮罩层(firsthard mask layer)。第一硬质遮罩层具有第一蚀刻选择性(first etch selectivity)。在第一硬质遮罩层上方形成一第二硬质遮罩层(second hard mask layer)，此第二硬质遮罩层具有第二蚀刻选择性(second etch selectivity)，且第二蚀刻选择性大于第一蚀刻选择性。在第一栅极及第一介电层上方形成一第二介电层(second dielectric layer)。蚀刻出穿过第二介电层及第一介电层的一第一开口(first opening)，以暴露出相邻于第一栅极的第一源极/漏极区(first source/drain region)以及相邻于第一栅极的第二源极/漏极区(second source/drain region)，第二硬质遮罩层的第二蚀刻选择性可保护第一硬质遮罩层免于被蚀刻。以一导电材料填充第一开口。下凹第二硬质遮罩层、导电材料以及第二介电层，以使第一硬质遮罩层、导电材料以及第一介电层的顶表面齐平，凹陷的导电材料形成一第一导电接触件(first conductive contact)至第一源极/漏极区以及一第二导电接触件(second conductive contact)至第二源极/漏极区。
本发明的一些实施例又提供一种半导体装置的制造方法。此制造方法包括：在一基底上方形成一第一金属栅极(first metal gate)，前述第一金属栅极具有第一栅极间隔物于前述第一金属栅极的相对侧壁。在前述基底上方形成第一介电层，且此第一介电层邻近前述第一金属栅极。下凹前述第一金属栅极，以使下凹后的第一金属栅极具有一顶表面，其低于前述第一介电层的顶表面。在前述第一金属栅极的凹陷的顶表面上方形成一第一硬质遮罩层。下凹此第一硬质遮罩层以及前述第一栅极间隔物，以使下凹后的前述第一硬质遮罩层以及前述第一栅极间隔物具有顶表面，其低于第一介电层的顶表面。下凹前述第一栅极间隔物，以使下凹后的前述第一栅极间隔物具有顶表面，其低于前述第一硬质遮罩层的顶表面。在前述第一硬质遮罩层与前述第一栅极间隔物的凹陷的顶表面上沉积一第二硬质遮罩层，此第二硬质遮罩层向下延伸至前述第一硬质遮罩层的侧壁。
本发明的一些实施例提供一种半导体装置，包括：一第一栅极，此第一栅极包括一栅极介电质(gate dielectric)、一栅极电极(gate electrode)、以及位于前述栅极电极的相对侧的第一栅极间隔物(first gate spacers)。半导体装置还包括一第一硬质遮罩层位于前述栅极电极的上方，前述第一栅极间隔物是沿着前述第一硬质遮罩层的侧壁的第一部分延伸。半导体装置还包括一第二硬质遮罩层位于前述第一栅极间隔物的上方，第二硬质遮罩层是与第一硬质遮罩层的材料不同的一种材料，前述第二硬质遮罩层是沿着前述第一硬质遮罩层的侧壁的第二部分延伸。半导体装置还包括一第一源极/漏极接触件(firstsource/drain contact)相邻于前述第一栅极间隔物。
附图说明
通过以下的详细描述配合附图，可以更加理解本发明实施例的内容。需强调的是，根据产业上的标准惯例，许多部件(feature)并未按照比例绘制。事实上，为了能清楚地讨论，各种部件的尺寸可能被任意地增加或减少。
图1是根据本发明一些实施例的鳍式场效晶体管(FinFET)的立体图。
图2至图16是根据本发明一些实施例的制造鳍式场效晶体管(FinFET)的多个中间阶段的剖面示意图。
图17至图24是根据本发明一些实施例的制造鳍式场效晶体管(FinFET)的多个中间阶段的剖面示意图。
图25至图31是根据本发明一些实施例的制造鳍式场效晶体管(FinFET)的多个中间阶段的剖面示意图。
符号说明
20：基底
20S：基底的表面
21：鳍片
22：栅极介电层(/虚置栅极介电质)
23：隔离区
24：(虚置)栅极电极
24S：虚置栅极电极的顶表面
26：栅极间隔物
26S：内侧表面
26T：栅极间隔物的顶表面
28,28A,28B,42：(虚置)栅极堆叠
28A：虚置栅极堆叠
30：源极/漏极区
30S：源极/漏极区的表面
32,62：蚀刻停止层
32S：蚀刻停止层的顶表面
34,54,64,78：层间介电质
34S：层间介电质的顶表面
36,44,50,70,74：凹部
38：栅极介电层
38S：栅极介电层的凹入的顶表面
40：栅极电极
40S：栅极电极的凹入的顶表面
42：替换栅极
46,72：第一硬质遮罩层
46S：第一硬质遮罩层的顶表面
52,76：第二硬质遮罩层
52S：第二硬质遮罩层的顶表面
56：硬质遮罩层
58：开口
60,66：导电层
601,602,603：导电部件
61：阻障层
65：衬层
661,662,663：接触件
80：栅极接触件
A-A,B-B,C-C：参考剖面
具体实施方式
以下内容提供了很多不同的实施例或范例，用于实现本发明实施例的不同部件。组件和配置的具体范例描述如下，以简化本发明实施例。当然，这些仅仅是范例，并非用以限定本发明实施例。举例来说，叙述中若提及一第一部件形成于一第二部件的上方或位于其上，可能包含第一和第二部件直接接触的实施例，也可能包含额外的部件形成于第一和第二部件之间，使得第一和第二部件不直接接触的实施例。另外，本发明实施例可能在许多范例中重复元件符号及/或字母。这些重复是为了简化和清楚的目的，其本身并非代表所讨论各种实施例及/或配置之间有特定的关系。
此外，此处可能使用空间上的相关用语，例如“在…之下”、“在…下方”、“下方的”、“在…上方”、“上方的”及其他类似的用语可用于此，以便描述如图所示的一元件或部件与其他元件或部件之间的关系。此空间上的相关用语除了包含附图示出的方位外，也包含使用或操作中的装置的不同方位。装置可以被转至其他方位(旋转90度或其他方位)，则在此所使用的空间相对描述可同样依旋转后的方位来解读。
以下针对特定内容(即，自对准方案)来描述实施例。自对准方案(self-alignmentscheme)利用覆盖下方材料层的导电特征部件(conductive features)的多个遮罩层(masklayers)来保护导电特征部件免于在接触开口(contact opening)蚀刻工艺期间意外的暴露。
本文提出的一些实施例是以使用一栅极后制工艺(gate-last process)形成的场效晶体管(field-effect transistors，FETs)进行讨论。在其他实施例中，可以使用栅极先制工艺(gate-first process)。再者，一些实施例考虑了使用于平面装置例如平面场效晶体管(planar FETs)的方面，或者使用于鳍式装置例如鳍式场效晶体管(FinFET)的方面。
图1是根据本发明一些实施例的鳍式场效晶体管(FinFET)的立体图。鳍式场效晶体管包括在基底20(例如半导体基底)上的鳍片21。隔离区(isolation regions)23设置在基底20中，且鳍片21突出于隔离区23的上方且形成于相邻的隔离区23之间。虽然本文中是将隔离区23描述/示出为与基底20分离，但是在本文中所使用的“基底”一词可以仅指半导体基底或是包括了隔离区的半导体基底。另外，虽然所示出的鳍片21和基底20是包含单一连续材料，但是鳍片21以及/或基底20也可以包含单一材料或者多种材料。在本文中，鳍片21是指在相邻的隔离区23之间延伸的部分。
一栅极介电层(gate dielectric layer)22沿着鳍片21的侧壁并位于鳍片21的顶表面上方设置，且栅极电极(gate electrode)24位于栅极介电层22的上方。源极/漏极区(source/drain regions)30设置在鳍片21的相应于栅极介电层22和栅极电极24的相对两侧。图1还示出了在后面的附图中所参照的剖面。参考剖面A-A是沿着栅极电极24的纵轴，并且在例如垂直于FinFET的源极/漏极区30之间的电流方向的方向上延伸。参考剖面B-B则垂直于参考剖面A-A，且参考剖面B-B是沿着鳍片21的纵轴，并且在例如FinFET的源极/漏极区30之间的电流方向的方向上延伸。参考剖面C-C是平行于参考剖面A-A且延伸通过FinFET的一个源极/漏极区30。为清楚说明，后续附图是参照这些剖面进行叙述。
以下根据一些实施例提出使用一栅极后制工艺(gate-last process)所形成的鳍式场效晶体管。在一些其他实施例中，可以使用一栅极先制工艺(gate-first process)形成鳍式场效晶体管。再者，一些实施例考虑了使用于平面装置中，例如平面场效晶体管(planar FETs)中的许多方面。
参照图2，其示出一基底20、虚置栅极堆叠(dummy gate stacks)28A和28B、以及源极/漏极区30。基底20可以是一半导体基底(semiconductor substrate)，例如一块状半导体(bulk semiconductor)、一绝缘层上覆半导体(Semiconductor-On-Insulator；SOI)基底、或其类似物，其可以是已掺杂(例如掺杂有p型或n型掺杂物)或未掺杂的基底。基底20可以是一晶圆，例如一硅晶圆。一般而言，一绝缘层上覆半导体(SOI)基底包含形成在一绝缘层上的一层半导体材料。此绝缘层可例如为一埋入式的氧化物(buried oxide，BOX)层、一氧化硅层、或类似物。将上述绝缘层形成于一基底上，上述基底通常是一硅基底或一玻璃基底。亦可使用其他基底，例如多层基底(multi-layered substrate)或渐变基底(gradientsubstrate)。在一些实施例中，基底20的半导体材料可包含：硅；锗；一化合物半导体(compound semiconductor)，包含碳化硅、砷化镓、磷化镓、磷化铟、砷化铟及/或锑化铟；一合金半导体(alloy semiconductor)，包含SiGe、GaAsP、AlInAs、AlGaAs、GaInAs、GaInP及/或GaInAsP；或上述的组合。
可以在基底20中形成适当的井(wells)。例如，一P型井可以形成于基底20的第一区域，而一N型井可以形成于基底20的第二区域。
可以使用或其他遮罩(未示出)来对不同的井类型实施不同布植步骤。举例来说，可以形成一光刻胶且图案化光刻胶以露出欲被布植的基底20的区域。可以使用一旋涂技术(spin-on technique)来形成光刻胶，并且可以使用合适的光学光刻技术将光刻胶图案化。当光刻胶图案化后，可在露出的区域进行n型杂质及/或p型杂质的布植，而此光刻胶可以作为一遮罩，以大致上防止此些杂质被布植到遮住的区域中。n型杂质可以是磷、砷或类似的杂质布植到第二区域中，其浓度等于或小于约1018cm-3，例如约1017cm-3至约1018cm-3。p型杂质可以是硼、BF2或类似的杂质，布植到第一区域中的浓度等于或小于约1018cm-3，例如约1017cm-3至约1018cm-3。在布植之后，例如通过一合适的灰化(ashing)工艺移除光刻胶。
在布植井之后，可实施退火(anneal)来活化已经植入的p型杂质及/或n型杂质。在一些实施例中，基底20可包括磊晶成长区域(epitaxially grown regions)，此可以是成长期间以原位掺杂(in situ doped)而形成，而可免除布植(implantations)，而原位掺杂和植入掺杂也可以一起使用。
基底20可以包括主动装置和被动装置(未于图2中示出)。如本领域技术人员可知，可以使用各种不同装置例如晶体管、电容、电阻、前述的组合、及其类似物，以产生和符合半导体装置在结构上和功能上的需求。此些主动装置和被动装置可以使用任何合适的方法形成。附图中仅示出基底20的一部分，因为如此足以完全的描述这些示例性的实施例。
基底20还可包括金属层(metallization layers)(未示出)。金属层可以形成在主动和被动装置之上，并且被设计为连接各种装置以形成功能性电路。金属层可以由介电质(例如低介电常数的介电材料)和导电材料(例如铜)的交替层形成，并且可以通过任何合适的工艺(例如沉积、镶嵌(damascene)、双镶嵌(dual damascene)、或类似工艺)而形成。
在一些实施例中，基底20可具有一或多个鳍片自相邻的隔离区之间突出且突出于隔离区的上方。例如，图2的剖面可以是沿着一鳍片的纵轴，例如沿着图1的参考剖面B-B。前述一或多个鳍片可以是以各种不同工艺而形成。在一示例中，鳍片的形成可包括在基底20中蚀刻多个沟槽(trenches)以形成半导体条(semiconductor strips)；以一介电层填满这些沟槽；以及下凹介电层使半导体条突出于介电层，而形成多个鳍片。在另一示例中，一介电层可形成于一基底的一顶表面；可以蚀刻介电层而形成多个穿过介电层的沟槽；可以在上述沟槽内磊晶成长而形成多个同质磊晶结构(homoepitaxial structures)；以及可以使上述介电层下凹而使上述同质磊晶结构从介电层突出，而形成多个鳍片。在另外的示例中，可以使用异质磊晶结构(heteroepitaxial structures)形成鳍片。例如，可以使半导体条下凹，然后可以在凹陷的位置上磊晶成长不同于半导体条的材料。在又一另外的示例中，可以在基底的一顶表面的上方形成一介电层；可以蚀穿上述介电层而蚀刻出多个沟槽；可以使用不同于基底的材料以在上述沟槽内作磊晶成长而形成多个异质磊晶结构，以及可以使上述介电层下凹而使得此些异质磊晶结构从介电层突出，以形成多个鳍片。在一些实施例中，在磊晶成长同质磊晶结构或异质磊晶结构时，所磊晶成长的材料可在成长过程进行原位掺杂(in situ doped)，如此可免除之前或之后的布植步骤，虽然原位掺杂与布植掺杂也可以一起进行。再者，在一NMOS区域与在一PMOS区域磊晶成长不同的材料，可带来一些优点。在各种实施例中，鳍片21可包含硅锗(SixGe1-x，其中x可为约0至1)、碳化硅、纯锗或实质上的纯锗、一III-V族化合物半导体、一II-VI族化合物半导体、或类似材料。例如，用以形成III-V族化合物半导体的可取得的材料包含，但不限于，InAs、AlAs、GaAs、InP、GaN、InGaAs、InAlAs、GaSb、AlSb、AlP、GaP、及类似材料。
栅极堆叠(gate stack)28(包括28A及28B)形成于基底20上。栅极堆叠28可包括一虚置栅极介电质(dummy gate dielectric)22、一硬质遮罩(hard mask，未示出)、以及一虚置栅极电极(dummy gate electrode)24。虚置栅极介电层(未示出)可通过热氧化、化学气相沉积法(CVD)、溅镀(sputtering)、或是任何已知且在本领域中使用的其他方式，以形成一栅极介电质。在一些实施例中，虚置栅极介电层包括具有一高介电常数(k值)的介电材料，例如大于3.9。虚置栅极介电材料例如包括氮化硅、氮氧化物、金属氧化物例如HfO2、HfZrOx、HfSiOx、HfTiOx、HfAlOx、其类似物、或前述的组合和多层的前述材料。
虚置栅极电极层(未示出)可以形成于虚置栅极介电层的上方。虚置栅极电极层可包含一导电材料，且可以选自由多晶硅(polysilicon)、多晶硅锗(poly-SiGe)、金属氮化物(metallic nitrides)、金属硅化物(metallic silicides)、金属氧化物(metallicoxides)和金属所组成的群。在一实施例中，可沉积非晶硅并进行再结晶，以形成多晶硅。可以使用物理气相沉积法(physical vapor deposition；PVD)、化学气相沉积法、溅镀、或其他已知或已用来沉积导电材料的技术，而形成虚置栅极电极层。在沉积之后，虚置栅极电极层的顶表面通常具有一非平面的顶表面，并且可以平坦化此非平面的顶表面，例如在图案化虚置栅极电极层或进行栅极蚀刻之前，通过一化学机械研磨(CMP)工艺使虚置栅极电极层的顶表面平坦化。此时，离子可以被植入或可以不被植入到虚置栅极电极层中。可以通过例如离子布植技术植入离子。
一硬质遮罩层(未示出)可沉积在虚置栅极电极层的上方。硬质遮罩层可由SiN、SiON、SiO2、类似材料、或前述的组合所制得。然后对硬质遮罩层进行图案化。可以通过在硬质遮罩层上沉积例如光刻胶的遮罩材料(未示出)来完成硬质遮罩层的图案化。然后，对遮罩材料进行图案化，且并根据此图案而对硬质遮罩层进行图案化，而形成硬质遮罩(hardmasks)。虚置栅极电极层和虚置栅极介电质可以被图案化而分别形成虚置栅极电极24和虚置栅极介电质22。可以通过使用前述硬质遮罩作为一图案并蚀刻虚置栅极电极层和虚置栅极电介层以形成栅极堆叠28，以完成栅极图案化工艺。
在形成栅极堆叠28后，可于基底20内形成源极/漏极区(source/drain regions)30。可以通过进行一布植工艺而对源极/漏极区30进行掺杂，以植入适当的掺质。在另外的实施例中，源极/漏极区30可以通过在基底20中形成凹陷(未示出)，以及在这些凹陷中磊晶成长材料而形成。磊晶源极/漏极区30可以是通过如上讨论的一布植方法、或者是在材料成长期间进行原位掺杂(in situ doped)而形成。在此实施例中，磊晶源极/漏极区30可包含任何可接受的材料，例如适用于n型鳍式场效晶体管及/或p型鳍式场效晶体管的材料。举例来说，在一n型鳍式场效晶体管的结构中，若基底20的材料是硅，则磊晶源极/漏极区30可包含硅、SiC、SiCP、SiP、或其类似物质。举例来说，在一p型鳍式场效晶体管的结构中，若基底20的材料是硅，则磊晶源极/漏极区30可包含SiGe、SiGeB、Ge、GeSn、或其类似物质。磊晶源极/漏极区30的表面是可分别高于基底的顶表面，且具有刻面(facets)。
在一实施例中，栅极堆叠28及源极/漏极区30可形成晶体管，例如金属氧化物半导体场效晶体管(metal-oxide-semiconductor FETs，MOSFETs)。在这些实施例中，MOSFETs可以用来形成一p型金属氧化物半导体(PMOS)结构或者一n型金属氧化物半导体(NMOS)结构。在一PMOS结构中，基底20掺杂有n型掺质，而源极/漏极区30则掺杂有p型掺质。在一NMOS结构中，基底20掺杂有p型掺质，而源极/漏极区30则掺杂有n型掺质。
栅极间隔物(gate spacers)26形成在栅极堆叠28的相对侧上。通过在先前形成的栅极堆叠28上毯覆式地沉积一间隔物层(spacer layer)(未示出)，可形成栅极间隔物26。在一实施例中，栅极间隔物26包括一间隔物衬层(spacer liner)，或是称为栅极密封间隔物(gate seal spacer)。间隔物衬层可以由SiN、SiC、SiGe、氮氧化物、氧化物、其类似物、或前述的组合而制成。间隔物层可包括SiN、氧氮化物、SiC、SiON、氧化物、前述的组合、或其类似物，并且可以通过例如化学气相沉积(chemical vapor deposition，CVD)、等离子体辅助化学气相沉积(plasma enhanced CVD，PECVD)、低压化学气相沉积(LPCVD)、原子层沉积(atomic layer deposition，ALD)、溅镀、类似工艺、或前述的组合而形成。然后，例如通过一非等向性蚀刻(anisotropic etch)来图案化栅极间隔物26，以从水平表面(例如，栅极堆叠28的顶表面和基底20的顶表面)去除间隔物层。
在另一实施例中，源极/漏极区30(source/drain regions 30)可包括一轻掺杂区(lightly doped region)(有时称为一LDD区)以及一重掺杂区。在此实施例中，在形成栅极间隔物26之前，可使用栅极堆叠28作为遮罩，并以一布植工艺对源极/漏极区进行轻掺杂。在形成栅极间隔物26之后，可使用栅极堆叠28以及栅极间隔物26作为遮罩，并以一布植工艺对源极/漏极区30进行重掺杂。如此可形成轻掺杂区及重掺杂区。轻掺杂区主要是位于栅极间隔物26的下方，而重掺杂区则位于栅极间隔物26之外并沿着基底20设置。
如图2所示，栅极堆叠28B的宽度大于虚置栅极堆叠28A的宽度。另外，虚置栅极堆叠28B与最接近的虚置栅极堆叠28A之间的节距(pitch)大于虚置栅极堆叠28A之间的节距。这些不同类型的栅极堆叠28的位置用于示出所公开的实施例的多种配置，而各种栅极堆叠的位置并不限于这些确切绘制的位置。
图3示出了在基底20、栅极堆叠28、栅极间隔物26和源极/漏极区30上方形成一蚀刻停止层(etch stop layer)32。蚀刻停止层32可以顺应性地沉积于基底20上的部件上方。在一些实施例中，蚀刻停止层32可以是氮化硅、碳化硅、氧化硅、低介电常数介电质例如碳掺杂的氧化物、极低介电常数介电质例如多孔碳掺杂二氧化硅、其类似物、或前述材料的组合。再者，可通过CVD、PVD、ALD、旋涂式介电质工艺(spin-on-dielectric process)、其类似工艺、或前述工艺的组合沉积介电材料，而形成蚀刻停止层32。
在图4中，一层间介电质(interlayer dielectric，ILD)34沉积在如图2所示的结构上。在一个实施例中，层间介电质34是通过流动式化学气相沉积形成的一可流动膜。在一些实施例中，层间介电质34由例如氧化硅、磷硅玻璃(PSG)、硼硅玻璃(BSG)、硼掺杂磷硅玻璃(BPSG)、未掺杂硅酸盐玻璃(USG)、低介电常数介电质例如碳掺杂氧化物、极低介电常数介电质例如多孔碳掺杂二氧化硅、聚合物例如聚酰亚胺(polyimide)、其类似材料、或前述材料的组合形成。低介电常数介电质材料可以具有小于3.9的k值。可以通过任何合适的方法来沉积层间介电质34，例如通过化学气相沉积(CVD)、原子层沉积(ALD)、旋涂式介电质(spin-on-dielectric，SOD)工艺、其类似方法、或前述方法的组合来沉积层间介电质。
再者，在图4中，可以进行例如化学机械研磨(CMP)工艺的平坦化工艺，以使层间介电质34的顶表面34S与虚置栅极电极24的顶表面24S和蚀刻停止层32的顶表面32S齐平。如果有硬质遮罩存在于虚置栅极电极24之上，则化学机械研磨(CMP)工艺也可以去除硬质遮罩，因此，虚置栅极电极24的顶表面24S通过层间介电质34而露出。
在图5中，可通过一或多个蚀刻步骤以去除虚置栅极电极24和位于虚置栅极电极24下方的虚置栅极介电质22，从而形成了凹部36。在形成MOSFET的实施例中，每个凹部36是露出相应的场效晶体管的通道区(channel region)。每个通道区设置在相邻的一对源极/漏极区30之间。在去除期间，当蚀刻虚置栅极电极24时，虚置栅极介电质22可以作为一蚀刻停止层。然后可以在去除虚置栅极电极24之后去除虚置栅极介电质22。凹部36是由基底20的露出表面20S和栅极间隔物26露出的内侧表面(exposed inner surfaces)26S所定义。
图6中，栅极介电层38及栅极电极40是形成替换栅极(replacement gates)。栅极介电层38是顺应性地沉积于凹部36内，例如沉积在基底的顶面与栅极间隔物26的侧壁上，以及沉积在层间介电质34的顶面上。根据一些实施例，栅极介电层38包括氧化硅、氮化硅或如上述材料构成的多层结构。在其他实施例中，栅极介电层38包含一高介电常数介电材料(high-k dielectric material)，而且在这些实施例中，栅极介电层38可具有大于约7.0的介电常数(k)值，且可包含一金属氧化物、或者包含铪(Hf)、铝(Al)、锆(Zr)、镧(La)、镁(Mg)、钡(Ba)、钛(Ti)、铅(Pb)、或上述的组合的硅酸盐。栅极介电层38的形成方法可包含分子束沉积(Molecular-Beam Deposition，MBD)、原子层沉积(ALD)、等离子体辅助化学气相沉积(PECVD)、及类似的沉积方式。
接着，分别在栅极介电层38的上方沉积栅极电极40，并填充凹部36的剩余部分。栅极电极40可由一含金属材料(metal-containing material)制成，例如氮化钛(TiN)、氮化钽(TaN)、碳化钽(TaC)、钴(Co)、钌(Ru)、铝(Al)、上述材料的组合、或上述材料的多层结构。在填充栅极电极40之后，可进行一平坦化工艺(planarization process)，例如一化学机械研磨(CMP)工艺，以去除栅极介电层38及栅极电极40的材料的多余部分，此多余的部分是指在层间介电质34的顶面上方的部分。栅极电极40及栅极介电层38的材料所留下的部分则形成替换栅极42。
在基底20上具有NMOS和PMOS装置的一互补式金属氧化物半导体(CMOS)的实施例中，可以在PMOS区域和NMOS区域中同时形成栅极介电层38，使得在基底中PMOS和NMOS两个区域的栅极介电层38由相同的材料制成，并且可以在PMOS区域和NMOS区域中同时形成栅极电极40，使得PMOS和NMOS两个区域中的栅极电极40均由相同的材料制成。然而，在其他实施例中，可以通过不同的工艺形成NMOS区域和PMOS区域中的栅极介电层38，使得NMOS区域和PMOS区域中的栅极介电层38可以由不同的材料制成，并且NMOS区域和PMOS区域中的栅极电极40可以通过不同的工艺形成，使得NMOS区域和PMOS区域中的栅极电极40可以由不同的材料制成。当使用不同的工艺时，可以使用各种遮罩步骤以遮蔽和露出适当的区域。
在图7中，在蚀刻步骤中使栅极电极40和栅极介电层38下凹，而形成凹部(recesses)44。凹部44可允许随后在凹部44内形成硬质遮罩(hard masks)以保护替换栅极42。此些凹部44是分别由栅极间隔物26的露出的内侧表面26S、以及栅极电极40和栅极介电层38的凹入的顶表面40S和38S所定义。
此外，凹部44的底表面可具有如图所示的平坦表面、凸表面(convex surface)，凹表面(concave surface)(例如凹陷的表面)、或前述状态的组合。凹部44的底表面可以通过适当的蚀刻而形成平坦的、凸的、及/或凹的底表面。可以使用可接受的蚀刻工艺，例如对栅极电极40和栅极介电层38的材料具有选择性的蚀刻工艺，来使栅极电极40和栅极介电层38凹陷。
在图8中，在层间介电质34上方以及在栅极电极40和栅极电介质38上方的凹部44内形成一第一硬质遮罩层(first hard mask layer)46。第一硬质遮罩层46可以由SiN、SiON、SiO2、类似材料、或前述材料的组合所制成。第一硬质遮罩层46可以通过化学气相沉积(CVD)、物理气相沉积(PVD)、原子层沉积(ALD)、旋涂式介电质(spin-on-dielectric，SOD)工艺、类似工艺、或前述工艺的组合而形成。
图9示出示出下凹第一硬质遮罩层46以形成凹部50。下凹第一硬质遮罩层46、蚀刻停止层32和栅极间隔物26，使得第一硬质遮罩层46的顶表面46S、蚀刻停止层32的顶表面32S和栅极间隔物26的顶表面26T皆在层间介电质34的顶表面34S之下。
此外，凹部50的底表面可具有如图所示的平坦表面、凸表面、凹表面(例如凹陷表面)、或前述表面的组合。凹部50的底表面可以通过适当的蚀刻而形成为平坦的、凸的、及/或凹的表面。通过使用可接受的蚀刻工艺，例如是对第一硬质遮罩层46、蚀刻停止层32和栅极间隔物26的材料具有选择性的蚀刻工艺，来使第一硬质遮罩层46凹陷。例如，蚀刻工艺可包括使用一等离子体，且从蚀刻气体形成一反应性物质。在一些实施例中，等离子体可以是一远距等离子体(remote plasma)。在一些实施例中，蚀刻气体可以包括碳氟化学物质，例如CH3F/CH2F2/CHF3/C4F6/CF4/C4F8以及NF3/O2/N2/Ar/H2/CH4/CO/CO2/COS、其类似物、或前述气体的组合。在一些实施例中，可以以约5sccm至约1000sccm的总气体流量将蚀刻气体供应到蚀刻室。在一些实施例中，在蚀刻工艺期间，蚀刻室的压力为约10毫托(mtorr)至约50毫托。在一些实施例中，蚀刻气体可包含约5％至约95％的氢气。在一些实施例中，蚀刻气体可包括约5％至约95％之间的惰性气体。
在另外的实施例中，可以是使用例如磷酸(H3PO4)、或类似物质的一合适蚀刻剂进行湿式蚀刻。在这样的实施例中，可以使用另一图案化的遮罩(未示出)于层间介电质34之上，以在蚀刻工艺期间保护层间介电质34。随着第一硬质遮罩层46被蚀刻而厚度减少，可能会从栅极电极40上方的第一硬质遮罩层46向外进行侧向蚀刻(lateral etch)，而去除栅极间隔物26和蚀刻停止层32的暴露部分。在一些实施例中，侧向蚀刻可以部分地继续进入层间介电质34的侧壁。
在图10中，在第一硬质遮罩层46、栅极间隔物26、蚀刻停止层32和层间介电质34的上方以及凹部50内，形成第二硬质遮罩层(second hard mask layer)52。第二硬质遮罩层52在后续的自对准接触蚀刻(self-aligned contact etching)(请参见图13)期间可以为第一硬质遮罩层46、栅极间隔物26和蚀刻停止层32提供保护，以确保自对准接触件(self-aligned contact)不会使其中一个栅极电极40与对应的源极/漏极区30短路，并减少自对准接触件和栅极电极40之间的漏电流。第二硬质遮罩层52可以由氧化硅、氮化硅、金属、金属氧化物、金属氮化物、金属碳化物、纯硅、其类似材料、或前述材料的组合所制成。一些关于金属氧化物、金属氮化物和金属碳化物的例子包括TiO、HfO、AlO、ZrO、ZrN、WC、其类似材料、或前述材料的组合。
第二硬质遮罩层52的材料组成与第一硬质遮罩层46的材料不同。当用于自对准接触件的凹部形成时(参见图13)，第一硬质遮罩层52的蚀刻选择性是低的。因此，对于蚀刻用来设置自对准接触件的凹部的期间，选择具有高蚀刻选择性的材料形成第二硬质遮罩层52可对于位在栅极电极40上方的保护层造成较少程度的劣化。例如，在一些实施例中，第一硬质遮罩层46的蚀刻选择性的比值可以小于8，而第二硬质遮罩层52的蚀刻选择性的比值可以大于15。使用第二硬质遮罩层52可增加对栅极电极40的保护。第二硬质遮罩层52可以通过化学气相沉积(CVD)、物理气相沉积(PVD)、原子层沉积(ALD)、旋涂式介电质(spin-on-dielectric，SOD)工艺、类似工艺、或前述工艺的组合而形成。
在图11中，可以进行例如化学机械研磨(CMP)工艺的平坦化工艺以使层间介电质34的顶表面34S与第二硬质遮罩层52的顶表面52S齐平。因此，层间介电质34的顶表面34S被暴露出来。在平坦化之后，第二硬质遮罩层52的厚度可以在约0.5nm与约10nm之间，例如约5nm。
在图12中，层间介电质54沉积在图11所示的结构上。在一实施例中，层间介电质54是通过流动式化学气相沉积而形成的一可流动膜。在一些实施例中，层间介电质54由例如氧化硅、磷硅玻璃(PSG)、硼硅玻璃(BSG)、硼掺杂磷硅玻璃(BPSG)、未掺杂硅酸盐玻璃(USG)、低介电常数介电质例如碳掺杂氧化物、极低介电常数介电质例如多孔碳掺杂二氧化硅、一聚合物例如聚酰亚胺(polyimide)、其类似材料、或前述材料的组合所制成。低介电常数介电质材料可以具有小于3.9的k值。可以通过任何合适的方法来沉积层间介电质54，例如通过化学气相沉积(CVD)、原子层沉积(ALD)、旋涂式介电质(spin-on-dielectric，SOD)工艺、其类似方法、或前述方法的组合来沉积层间介电质54。在一些实施例中，层间介电质54通过化学机械研磨(CMP)工艺或蚀刻工艺被平坦化，以形成基本上平坦的顶表面。
再者，于图12中，是在层间介电质54上方形成一硬质遮罩层56并对其进行图案化。硬质遮罩层56可以由SiN、SiON、SiO2、TiN、TaN、WC、金属氧化物、其类似物、或前述材料的组合制成。可以通过通过化学气相沉积(CVD)、原子层沉积(ALD)、旋涂式介电质(SOD)工艺、其类似方法、或前述方法的组合来形成硬质遮罩层56。然后，对硬质遮罩层56进行图案化。可以通过在硬质遮罩层56上沉积例如一光刻胶的遮罩材料(未示出)来完成硬质遮罩层56的图案化。然后对遮罩材料进行图案化，并且根据图案化遮罩材料的图案而蚀刻硬质遮罩层56，以形成一硬质遮罩层56。
图13示出了穿过层间介电质54和层间介电质34而形成的开口58，其使用图案化的硬质遮罩层56作为一遮罩以露出基底20的一部分。在所示的实施例中，开口58露出了源极/漏极区30的部分表面30S。虽然开口58的部分是在栅极堆叠42的顶表面上方延伸，但是第二硬质遮罩层52和蚀刻停止层32将相邻的栅极堆叠42之间的开口58自对准至基底20。可以通过使用可接受的蚀刻技术而形成开口58。在一实施例中，开口58是通过一非等向性干式蚀刻工艺(anisotropic dry etch process)而形成。例如，蚀刻工艺可以包括使用一反应气体进行干式蚀刻，而此反应气体可以选择性地蚀刻层间介电质54和层间介电质34，但不蚀刻第二硬质遮罩层52。如上所述，第二硬质遮罩层52的蚀刻选择比(etch selectivityratio)可以大于15，而第一硬质遮罩层46的蚀刻选择比可以小于8。如此，若没有第二硬质遮罩层52，则在形成开口58期间将蚀刻第一硬质遮罩层46，并且可能随后引起从栅极电极40到之后形成的接触件之间的漏电流或短路。
形成开口58的蚀刻工艺可以包括使用一等离子体而自一蚀刻气体形成反应性物质(reactive species)。在一些实施例中，等离子体可以是一远距等离子体(remoteplasma)。在一些实施例中，蚀刻气体可以包括碳氟化学物质，例如CH3F/CH2F2/CHF3/C4F6/CF4/C4F8以及NF3/O2/N2/Ar/H2/CH4/CO/CO2/COS、其类似物、或前述气体的组合。在一些实施例中，可以以约5sccm至约1000sccm的总气体流量将蚀刻气体供应到蚀刻室。在一些实施例中，在蚀刻工艺期间，蚀刻室的压力为约10毫托(mtorr)至约50毫托。由于第二硬质遮罩层52的高蚀刻选择性，第二硬质遮罩层52可如同一蚀刻停止层的作用，可有利地防止蚀刻工艺对下方部件(例如，栅极间隔物26、第一硬质遮罩层46和栅极堆叠42)的损伤。若缺少了第二硬质遮罩层52，则栅极间隔物26、第一硬质遮罩层46和栅极堆叠42可能会由于蚀刻工艺而被无意的损坏。在一些实施例中，用于自对准开口(self-aligned opening)58的蚀刻工艺可以去除第二硬质遮罩层52的一些上方部分，但是没有完全蚀穿第二硬质遮罩层52，使得第一硬质遮罩层46、栅极间隔物26、和蚀刻停止层32的被覆盖部分，在蚀刻工艺中可以得到保护。如图13所示，第二硬质遮罩层52的不在开口58中的其他部分则未被蚀刻。因此，在蚀刻工艺之后，第二硬质遮罩层52可以在栅极电极上方具有不同的高度。
图14示出示出了在开口58中形成一导电层60。开口58中的导电层60接触基底20的露出表面，且导电层60沿着蚀刻停止层32、层间介电质34和层间介电质54的露出表面，以及沿着第二硬质遮罩层52的顶表面而设置。在所示的实施例中，开口58中的导电层60是接触源极/漏极区30的露出表面。
在一些实施例中，导电层60包括一阻障层(barrier layer)61。阻障层61有助于阻挡后续形成的导电层60扩散到相邻的介电材料例如层间介电质34和层间介电质54中。阻障层61可以由钛、氮化钛、钽、氮化钽、锰、氧化锰、钴、氧化钴、氮化钴、镍、氧化镍、氮化镍、碳化硅、氧掺杂碳化硅、氮掺杂碳化硅、氮化硅、氧化铝、氮化铝、氮氧化铝、聚合物(例如聚酰亚胺(polyimide))，聚苯并恶唑(polybenzoxazole，PBO)、其类似物、或前述的组合而制成。阻障层61可以通过化学气相沉积(CVD)、物理气相沉积(PVD)、原子层沉积(ALD)、旋涂式介电质(SOD)工艺、类似工艺、或前述工艺的组合而形成。在一些实施例中，阻障层61被省略。
导电层60可以是由钨、铜、铝、其类似物、或前述材料的组合而制成。可以通过一沉积工艺，例如电化学镀(electrochemical plating)、物理气相沉积(PVD)、化学气相沉积(CVD)、类似工艺、或前述工艺的组合，而形成导电层60。在一些实施例中，导电层60形成在一含铜晶种层(copper containing seed layer)，例如在AlCu之上。
在一些实施例中，导电层60是形成为具有覆盖层间介电质54的顶表面的过量材料。在这些实施例中，导电层60可经由一研磨工艺(grinding process)例如CMP工艺而被平坦化，而在开口58中形成导电部件(conductive features)601、602和603。在一些实施例中，在平坦化工艺之后，导电部件601、602和603的顶表面是与层间介电质54的顶表面齐平。
图15示出可在第一硬质遮罩层46的顶表面上方的水平处去除层间介电质54、第二硬质遮罩层52、以及层间介电质34和导电层60的部分。此去除工艺是通过一种或多种蚀刻工艺以及/或研磨工艺例如CMP工艺而进行。在此去除工艺之后，导电层60可分离成导电部件601、602和603。此外，在去除工艺之后，导电部件601、602和603的顶表面是与层间介电质34和第一硬质遮罩层46的顶表面齐平。
图16示出示出在图15的结构上方形成一蚀刻停止层62。蚀刻停止层62形成于层间介电质34、蚀刻停止层32、第一硬质遮罩层46和栅极间隔物的上方。蚀刻停止层62可以顺应性地沉积在这些部件上。在一些实施例中，蚀刻停止层62可以是氮化硅、碳化硅、氧化硅、低介电常数介电质例如碳掺杂氧化物、极低介电常数介电质例如多孔碳掺杂二氧化硅、其类似材料、或前述材料的组合。然后通过化学气相沉积(CVD)、物理气相沉积(PVD)、原子层沉积(ALD)、旋涂式介电质(SOD)工艺、其类似方法、或前述方法的组合来沉积。
再者，于图16中，一层间介电质64是沉积在蚀刻停止层62上。在一个实施例中，层间介电质64是通过流动式化学气相沉积而形成的一可流动膜。在一些实施例中，层间介电质64由例如氧化硅、磷硅玻璃(PSG)、硼硅玻璃(BSG)、硼掺杂磷硅玻璃(BPSG)、未掺杂硅酸盐玻璃(USG)、低介电常数介电质例如碳掺杂氧化物、极低介电常数介电质例如多孔碳掺杂二氧化硅、一聚合物例如聚酰亚胺(polyimide)、其类似材料、或前述材料的组合所制成。低介电常数介电质材料可以具有小于3.9的k值。可以通过任何合适的方法来沉积层间介电质64，例如通过化学气相沉积(CVD)、原子层沉积(ALD)、旋涂式介电质(spin-on-dielectric，SOD)工艺、其类似方法、或前述方法的组合，以沉积层间介电质64。
再者，于图16中，是穿过层间介电质64和蚀刻停止层62而形成接触件661、662和663(共同称为导电层66)，接触件661、662和663可电性接触和物理性接触相应的导电部件601、602和603。可以通过使用可接受的蚀刻技术来形成用来设置接触件661、662和663的开口。在一实施例中，是以一非等向性干式蚀刻工艺(anisotropic dry etch process)形成这些开口。这些开口填充有导电层66的材料。
在一些实施例中，可以沉积一衬层65(liner layer)以衬里式的位于开口中。衬层65可以提供保护，以避免后续形成栅极接触(见图30)时造成损害。衬层65可以顺应性的沉积在层间介电质64上方和导电层66的开口中。在一些实施例中，衬层65可以是氮化硅、碳化硅、氧化硅、低介电常数介电质例如碳掺杂氧化物、极低介电常数介电质例如多孔碳掺杂二氧化硅、其类似材料、或前述材料的组合。并且可以通过化学气相沉积(CVD)、物理气相沉积(PVD)、原子层沉积(ALD)、旋涂式介电质(SOD)工艺、类似工艺、或前述工艺的组合来沉积衬层65。在形成衬层65之后，可以使用一非等向性蚀刻工艺(anisotropic etching process)去除衬层65的底部，以露出导电部件601、602和603的上表面。
在一些实施例中，导电层66包括阻障层(未示出)。阻障层有助于阻挡后续形成的导电层66扩散到相邻的介电材料中，例如扩散到层间介电质64和蚀刻停止层62中。阻障层可以由钛、氮化钛、钽、氮化钽、锰、氧化锰、钴、氧化钴、氮化钴、镍、氧化镍、氮化镍、碳化硅、氧掺杂碳化硅、氮掺杂碳化硅、氮化硅、氧化铝、氮化铝、氮氧化铝、聚合物(例如聚酰亚胺(polyimide))，聚苯并恶唑(polybenzoxazole，PBO)、其类似物、或前述的组合而制成。阻障层可以通过化学气相沉积(CVD)、物理气相沉积(PVD)、原子层沉积(ALD)、旋涂式介电质(SOD)工艺、类似工艺、或前述工艺的组合而形成。在一些实施例中，阻障层是被省略。
导电层66可以是由钨、铜、铝、其类似物、或前述材料的组合而制成。可以通过一沉积工艺，例如电化学镀(electrochemical plating)、物理气相沉积(PVD)、化学气相沉积(CVD)、类似工艺、或前述工艺的组合，而形成导电层66。在一些实施例中，导电层66形成在一含铜晶种层(copper containing seed layer)，例如在AlCu之上。
在一些实施例中，导电层66是形成为具有覆盖层间介电质64的顶表面的过量材料。在这些实施例中，导电层66可经由一研磨工艺(grinding process)例如CMP工艺而被平坦化，而形成导电部件接触件661、662和663。在一些实施例中，在平坦化工艺之后，导电部件接触件661、662和663的顶表面在平面化工艺之后是与层间介电质64的顶表面齐平。
图17至图24示出了根据一些实施例的形成自对准接触件的中间步骤。图17所示的结构是由上面关于图2至图8描述的工艺，再经过额外的工艺而得到的。图17示出了使图8的第一硬质遮罩层46下凹以形成凹部50。使第一硬质遮罩层46、蚀刻停止层32和栅极间隔物26凹陷，以使得第一硬质遮罩层46、蚀刻停止层32和栅极间隔物26的凹陷的顶表面46S、32S和26T分别在层间介电质34的顶表面34S的下方。
此外，凹部50的底表面可具有如图所示的平坦表面、凸表面、凹表面(例如凹陷表面)、或前述表面的组合。凹部50的底表面可以通过适当的蚀刻而形成为平坦的、凸的、及/或凹的表面。通过使用可接受的蚀刻工艺，例如是对第一硬质遮罩层46、蚀刻停止层32和栅极间隔物26的材料具有选择性的蚀刻工艺，来使第一硬质遮罩层46凹陷。例如，蚀刻工艺可包括使用一等离子体，且从蚀刻气体形成一反应性物质。在一些实施例中，等离子体可以是一远距等离子体(remote plasma)。在一些实施例中，蚀刻气体可以包括碳氟化学物质，例如CH3F/CH2F2/CHF3/C4F6/CF4/C4F8以及NF3/O2/N2/Ar/H2/CH4/CO/CO2/COS、其类似物、或前述气体的组合。在一些实施例中，可以以约5sccm至约1000sccm的总气体流量将蚀刻气体供应到蚀刻室。在一些实施例中，在蚀刻工艺期间，蚀刻室的压力为约10毫托(mtorr)至约50毫托。在一些实施例中，蚀刻气体可包含约5％至约95％的氢气。在一些实施例中，蚀刻气体可包括约5％至约95％之间的惰性气体。
在另外的实施例中，可以是使用例如磷酸(H3PO4)、或类似物质的一合适蚀刻剂进行湿式蚀刻。在这样的实施例中，可以使用另一图案化的遮罩(未示出)于层间介电质34之上，以在蚀刻工艺期间保护层间介电质34。随着第一遮罩层46被蚀刻而厚度减少，可能会从栅极电极40上方的第一遮罩层46向外进行侧向蚀刻(lateral etch)，而去除栅极间隔物26和蚀刻停止层32的暴露部分。在一些实施例中，侧向蚀刻可以部分地继续进入层间介电质34的侧壁。
此外，可以通过延长对这些栅极间隔物26(以及在一些实施例中的蚀刻停止层32)的蚀刻及/或改变蚀刻气体或工艺条件，从而使栅极间隔物26(以及在一些实施例中的蚀刻停止层32)的露出的上表面下凹，使这些上表面低于第一硬质遮罩层46的上表面。在一些实施例中，第一硬质遮罩层46的上表面与栅极间隔物26的上表面之间的距离可以在约0.5nm至约10nm之间，例如约4nm。使栅极间隔物26的上表面凹陷可以为后续形成的第二硬质遮罩层提供空间，且此空间包围第一硬质遮罩层46的上方部分，以对第一硬质遮罩层46和在第一硬质遮罩层46下面的栅极电极40提供额外的保护。
在图18中，在第一硬质遮罩层46、栅极间隔物26、蚀刻停止层32和层间介电质34上方以及凹部50内形成第二硬质遮罩层52。图18与图10相似，在图18中与图10相同的元件标号是用来表示使用相同工艺形成的相同元件。
在图19中，可以进行例如化学机械研磨(CMP)工艺的平坦化工艺，以使层间介电质34的顶表面34S与第二硬质遮罩层52的顶表面52S齐平。因此，层间介电质的顶表面34S被暴露出来。在平坦化之后，在第一硬质遮罩层46上方的第二硬质遮罩层52的厚度可以在大约0.5nm至大约10nm之间，例如大约5nm。如此，由于第二硬质遮罩层52沿着第一硬质遮罩层46的侧壁有向下延伸的外支脚(outer legs)，在栅极隔离物26上方的第二硬质遮罩层52的厚度可在大约1nm至大约20nm之间，例如大约9nm。
在图20中，在图19所示的结构上沉积一层间介电质54，并且在层间介电质54上方形成一硬质遮罩层56并且图案化硬质遮罩层56。图20类似于图12，其中相似的元件标号指示使用相似的工艺形成的相似的元件。
图21示出了使用图案化的硬质遮罩层56作为一遮罩，形成穿过层间介电质54和穿过层间介电质34的开口58，以暴露出部分的基底20。图21类似于图13，其中相似的元件标号表示使用相似工艺形成的相似元件。然而，值得注意的是，比起如图13所示的第二硬质遮罩层52，如图21所示的第二硬质遮罩层52是具有向下延伸的支脚，而可以对第一硬质遮罩层46提供更好的保护。
图22示出了在开口58中形成导电层60。图22类似于图14，其中相同的元件标号表示使用相同的工艺形成的相同元件。
图23示出了去除第一硬质遮罩层46的顶表面上方的层间介电质54、部分的第二硬质遮罩层52和层间介电质34、以及导电层60，以与第一硬质遮罩层46的顶表面齐平。可以通过一种或多种蚀刻工艺及/或例如化学机械研磨(CMP)工艺的研磨工艺来进行上述去除工艺。在去除工艺之后，导电层60可分离成导电部件601、602和603。此外，在去除工艺之后，导电部件601、602和603的顶表面是与层间介电质34和第一硬质遮罩层46的顶表面齐平。在一些实施例中，如图23所示，部分的第二硬质遮罩层52可以在第一硬质遮罩层46的任一侧上、在栅极间隔物26的上表面之上以及在蚀刻停止层32的上表面之上。在其他实施例中，可以通过图23的去除工艺来去除第二硬质遮罩层52的这些部分，亦即，去除第一硬质遮罩层46和第二硬质遮罩层52，直到完全去除第二硬质遮罩层52为止。
图24示出了在图23的结构上方形成蚀刻停止层62的情况。此外，在图24中，层间介电质64沉积在蚀刻停止层62之上，并且形成接触件(contacts)661、662和663穿过层间介电质64和蚀刻停止层62，而电性接触和物理性接触相应的导电部件601，602和603。图24与图16相似，其中相同的元件标号用以表示使用相同工艺形成的相同元件。
图25至图31示出了在后续形成栅极接触件(gate contacts)的工艺期间，在接触件661、662和663的上方形成一遮罩层以保护接触件661、662和663的工艺。图25至图31所示的工艺是基于图16所示的结构，但可理解的是，也可以对图24所示的结构进行此工艺。在图25中，使接触件661、662和663的上表面向下凹陷。可以使用适当的蚀刻技术使接触件661、662和663凹陷，以去除接触件661、662和663的一部分导电材料并形成凹部70。
在图26中，在层间介电质64上方以及在接触件661、662和663上方的凹部70内形成一第一硬质遮罩层72。第一硬质遮罩层72可以由氮化硅、氮氧化硅、氧化硅、其类似材料、或前述材料的组合。第一硬质遮罩层72可以通过化学气相沉积(CVD)、物理气相沉积(PVD)、原子层沉积(ALD)、旋涂式介电质(spin-on-dielectric，SOD)工艺、类似工艺、或前述工艺的组合而形成。
在图27中，可以使第一硬质遮罩层72下凹以形成凹部74。凹部74的底表面可以具有如图所示的平坦表面、凸表面、凹表面(例如凹陷表面)、或前述表面的组合。凹部74的底表面可以通过适当的蚀刻而形成为平坦的、凸的、及/或凹的表面。通过使用可接受的蚀刻工艺，例如是对第一硬质遮罩层72的材料具有选择性的蚀刻工艺，来使第一硬质遮罩层72凹陷。可以使用如上述关于第一硬质遮罩层46的工艺和材料相似的工艺和材料来进行第一硬质遮罩层72的蚀刻。
在图28中，在凹部74内的第一硬质遮罩层72上方形成一第二硬质遮罩层76。在形成自对准栅极接触件期间，第二硬质遮罩层76为接触件661、662和663提供了保护，以避免栅极接触件与接触件661、662和663形成短路。第二硬质遮罩层76可以使用与上述关于图10的第二硬质遮罩层52提出的材料和工艺相似的材料和工艺。
在图29中，例如，可以使用一平坦化工艺使第二硬质遮罩层76凹陷，使得第二硬质遮罩层76的上表面与层间介电质64的上表面齐平。
在图30中，一层间介电质78沉积在层间介电质64上方并图案化，以在其中形成用于设置栅极接触件80的开口。应可理解的是，虽然栅极接触件80具有如附图的剖面，但是栅极接触件80也可以是具有不同剖面。如图30所示，第二硬质遮罩76可避免所形成的开口会暴露出接触件662。随后形成栅极接触件80，可能有一部分的第二硬质遮罩76会嵌入栅极接触件80中。在形成设置栅极接触件80的开口期间，衬层65还可以为接触件662提供侧壁保护(sidewall protection)。
可以使用任何合适的工艺来形成栅极接触件80。例如，可以使用与上述关于形成接触件661、662和663所提出的工艺和材料相似的工艺和材料来形成栅极接触件80。还可理解的是，图30仅是示例性的，并且可以有其他的栅极接触件同时形成。如图30所示，类似于上述关于形成接触件661、662和663所提出的，也可以使用一衬层65。
在一些实施例中，栅极接触件80是形成为具有过量材料覆盖层间介电质78的顶表面。在这些实施例中，栅极接触件80通过例如化学机械研磨(CMP)工艺的一研磨工艺被平坦化，以形成个别的栅极接触件。在一些实施例中，在平坦化工艺之后，栅极接触件80的顶表面与层间介电质78的顶表面齐平。
图31示出了去除层间介电质78、第二硬质遮罩层76、第一硬质遮罩层72、层间介电质64的一部分、以及栅极接触件80的上方部分，以使层间介电质64的上表面与接触件661、662和663的上表面齐平。可以通过一个或多个蚀刻工艺及/或例如化学机械研磨(CMP)工艺的研磨工艺来进行此去除步骤。
本公开的实施例是提供一种自对准接触件的形成工艺，其利用可以保护第一硬质遮罩层的一第二硬质遮罩层。第二硬质遮罩层具有比第一硬质遮罩层更大的蚀刻选择性，因此在形成自对准接触件的开口(self-aligned contact opening)的工艺期间可提供更好的保护。可以使用类似的工艺，在源极/漏极接触件(source/drain contact)上方提供一是列的硬质遮罩层，以在用于栅极漏极的自对准接触件工艺期间得以保护源极/漏极接触件。
在一实施例中，一种半导体装置的制造方法包括：在一基底上方形成一第一栅极(first gate)，在基底上方形成一第一介电层(first dielectric layer)且此第一介电层围绕第一栅极，以及在第一栅极上方形成一第一硬质遮罩层(first hard mask layer)。第一硬质遮罩层具有第一蚀刻选择性(first etch selectivity)。在第一硬质遮罩层上方形成一第二硬质遮罩层(second hard mask layer)，此第二硬质遮罩层具有第二蚀刻选择性(second etch selectivity)，且第二蚀刻选择性大于第一蚀刻选择性。在第一栅极及第一介电层上方形成一第二介电层(second dielectric layer)。蚀刻出穿过第二介电层及第一介电层的一第一开口(first opening)，以暴露出相邻于第一栅极的第一源极/漏极区(first source/drain region)以及相邻于第一栅极的第二源极/漏极区(second source/drain region)，第二硬质遮罩层的第二蚀刻选择性可保护第一硬质遮罩层免于被蚀刻。以一导电材料填充第一开口。下凹第二硬质遮罩层、导电材料以及第二介电层，以使第一硬质遮罩层、导电材料以及第一介电层的顶表面齐平，凹陷的导电材料是形成一第一导电接触件(first conductive contact)至第一源极/漏极区以及一第二导电接触件(secondconductive contact)至第二源极/漏极区。
根据一些实施例的半导体装置的制造方法，第一栅极包括一第一栅极电极(firstgate electrode)设置于第一栅极间隔物(first gate spacers)之间，且此制造方法还包括：下凹前述第一硬质遮罩层以露出前述第一栅极间隔物的上表面。
一些实施例中，前述第二硬质遮罩层是位于前述第一栅极间隔物的前述上表面。
根据一些实施例的半导体装置的制造方法，还包括：下凹前述第一栅极间隔物的前述上表面，使得前述第一栅极间隔物的前述上表面是低于前述第一硬质遮罩层的上表面；以及形成前述第二硬质遮罩层以向下延伸至前述第一硬质遮罩的侧壁并且接触前述第一栅极间隔物的前述上表面。
根据一些实施例的半导体装置的制造方法，其中前述第一栅极间隔物的前述上表面是比前述第一硬质遮罩层的前述上表面低0.5nm至10nm。
根据一些实施例的半导体装置的制造方法，还包括：在前述第一栅极间隔物上方形成一蚀刻停止层(etch stop layer)，其中蚀刻前述第一开口是露出在前述第一栅极间隔物上的前述蚀刻停止层。
根据一些实施例的半导体装置的制造方法，其中前述第二硬质遮罩层包括硅、一金属氧化物、或碳化钨(tungsten carbide)。
根据一些实施例的半导体装置的制造方法，还包括：在前述第一导电接触件上方形成一第三导电接触件(third conductive contact)；下凹前述第三导电接触件；在前述第三导电接触件上方形成一第三硬质遮罩层(third hard mask layer)；以及在前述第三导电接触件上方形成一第四硬质遮罩层(fourth hard mask layer)。
在另一实施例中，一种半导体装置的制造方法包括：在一基底上方形成一第一金属栅极(first metal gate)，前述第一金属栅极具有第一栅极间隔物(first gatespacers)于前述第一金属栅极的相对侧壁。在前述基底上方形成第一介电层(firstdielectric layer)，且此第一介电层邻近前述第一金属栅极。下凹前述第一金属栅极，以使下凹后的第一金属栅极具有一顶表面，其低于前述第一介电层的顶表面。在前述第一金属栅极的凹陷的顶表面上方形成一第一硬质遮罩层(first hard mask layer)。下凹此第一硬质遮罩层以及前述第一栅极间隔物，以使下凹后的前述第一硬质遮罩层以及前述第一栅极间隔物具有顶表面，其低于第一介电层的顶表面。下凹前述第一栅极间隔物，以使下凹后的前述第一栅极间隔物具有顶表面，其低于前述第一硬质遮罩层的顶表面。在前述第一硬质遮罩层与前述第一栅极间隔物的凹陷的顶表面上沉积一第二硬质遮罩层(secondhard mask layer)，此第二硬质遮罩层向下延伸至前述第一硬质遮罩层的侧壁。
根据一些实施例的半导体装置的制造方法，还包括：平坦化前述第二硬质遮罩层，使前述第二硬质遮罩层具有一顶表面与前述第一介电层的前述顶表面齐平。
根据一些实施例的半导体装置的制造方法，其中前述第二硬质遮罩层包括硅、一金属氧化物、或碳化钨(tungsten carbide)。
根据一些实施例的半导体装置的制造方法，其中前述第一硬质遮罩层包括氮化硅。
根据一些实施例的半导体装置的制造方法，其中第一金属栅极包括一高介电常数栅极介电层(high-k gate dielectric layer)位于前述基底上且沿着前述第一栅极间隔物的内侧侧壁(inner sidewalls)，以及一金属栅极电极(metal gate electrode)位于前述高介电常数栅极介电层上。
根据一些实施例的半导体装置的制造方法，还包括：在前述第二硬质遮罩层以及前述第一硬质遮罩层的上方形成一第二介电层(second dielectric layer)；蚀刻出一第一开口(first opening)穿过前述第二介电层及前述第一介电层，以暴露出前述基底的一部分，且前述第二硬质遮罩层的一上表面亦暴露于前述第一开口中；以一导电材料填充前述第一开口；以及去除位于前述第一硬质遮罩层上方的前述第二介电层以及前述第二硬质遮罩层以及去除部分的前述导电材料和前述第二介电层与前述第一介电层，以在前述第一介电层中形成一第一导电接触件(first conductive contact)。
根据一些实施例的半导体装置的制造方法，还包括：在去除位于前述第一硬质遮罩层上方的前述第二介电层以及前述第二硬质遮罩层以及去除部分的前述导电材料和前述第二介电层与前述第一介电层之后，是于前述第一硬质遮罩层以及前述第一介电层的上方形成一第三介电层(third dielectric layer)；以及形成一第二导电接触件(secondconductive contact)穿过前述第三介电层到达前述第一导电接触件。
根据一些实施例的半导体装置的制造方法，还包括：下凹前述第二导电接触件的一上表面；在前述第二导电接触件的上方形成一第三遮罩层(third mask layer)；以及在前述第三遮罩层的上方形成一第四遮罩层(fourth mask layer)，前述第四遮罩层包括硅、一金属氧化物、或碳化钨(tungsten carbide)。
在另一实施例中，一种半导体装置包括：一第一栅极(first gate)，此第一栅极包括一栅极介电质(gate dielectric)、一栅极电极(gate electrode)、以及位于前述栅极电极的相对侧的第一栅极间隔物(first gate spacers)。半导体装置还包括一第一硬质遮罩层(first hard mask layer)位于前述栅极电极的上方，前述第一栅极间隔物是沿着前述第一硬质遮罩层的侧壁的第一部分(first portion)延伸。半导体装置还包括一第二硬质遮罩层(second hard mask layer)位于前述第一栅极间隔物的上方，第二硬质遮罩层是与第一硬质遮罩层的材料不同的一种材料，前述第二硬质遮罩层是沿着前述第一硬质遮罩层的侧壁的第二部分(second portion)延伸。半导体装置还包括一第一源极/漏极接触件(first source/drain contact)相邻于前述第一栅极间隔物。
根据一些实施例的半导体装置，其中前述第一源极/漏极接触件是接触前述第二硬质遮罩层。
根据一些实施例的半导体装置，还包括：一层间介电(inter layer dielectric，ILD)层设置在前述第一栅极的上方；以及一第二源极/漏极接触件(second source/draincontact)埋置于前述层间介电层中，前述第二源极/漏极接触件是电性上和物理性上的耦接至前述第一源极/漏极接触件，且前述第二源极/漏极接触件物理性地与前述第二硬质遮罩层接触。
根据一些实施例的半导体装置，其中前述第二硬质遮罩层包括硅、一金属氧化物、或碳化钨。
以上概述数个实施例的部件，以便在本发明所属技术领域中技术人员可以更加理解本发明实施例的观点。在本发明所属技术领域中技术人员应理解，他们能轻易地以本发明实施例为基础，设计或修改其他工艺和结构，以达到与在此介绍的实施例相同的目的及/或优势。在本发明所属技术领域中技术人员也应理解，此类等效的结构并无悖离本发明的构思与范围，且他们能在不违背本发明的构思和范围下，做各式各样的改变、取代和替换。因此，本发明的保护范围当视权利要求所界定为准。

Claims (10)

1.一种半导体装置的制造方法，包括：
在一基底上方形成一第一栅极；
在该基底上方形成一第一介电层，且该第一介电层围绕该第一栅极；
在该第一栅极上方形成一第一硬质遮罩层，且该第一硬质遮罩层具有第一蚀刻选择性；
在该第一硬质遮罩层上方形成一第二硬质遮罩层，该第二硬质遮罩层具有第二蚀刻选择性，且该第二蚀刻选择性大于该第一蚀刻选择性；
在该第一栅极及该第一介电层上方形成一第二介电层；
蚀刻出穿过该第二介电层及该第一介电层的一第一开口，以暴露出相邻于该第一栅极的一第一源极/漏极区以及相邻于该第一栅极的一第二源极/漏极区，该第二硬质遮罩层的该第二蚀刻选择性保护该第一硬质遮罩层免于被蚀刻；
以一导电材料填充该第一开口；以及
下凹该第二硬质遮罩层、该导电材料以及该第二介电层，以使该第一硬质遮罩层、该导电材料以及该第一介电层的顶表面齐平，该凹陷的该导电材料形成一第一导电接触件至该第一源极/漏极区以及一第二导电接触件至该第二源极/漏极区。
2.如权利要求1所述的半导体装置的制造方法，其中该第一栅极包括：
一第一栅极电极设置于第一栅极间隔物之间，
且该制造方法还包括：
下凹该第一硬质遮罩层以露出该些第一栅极间隔物的上表面。
3.如权利要求2所述的半导体装置的制造方法，还包括：
下凹该些第一栅极间隔物的该些上表面，使得该些第一栅极间隔物的该些上表面低于该第一硬质遮罩层的上表面；以及
形成该第二硬质遮罩层以向下延伸至该第一硬质遮罩的侧壁并且接触该些第一栅极间隔物的该些上表面。
4.如权利要求2所述的半导体装置的制造方法，还包括：
在该些第一栅极间隔物上方形成一蚀刻停止层，其中蚀刻该第一开口是露出在该些第一栅极间隔物上的该蚀刻停止层。
5.一种半导体装置的制造方法，包括：
在一基底上方形成一第一金属栅极，该第一金属栅极具有第一栅极间隔物于该第一金属栅极的相对侧壁；
在该基底上方形成第一介电层，且该第一介电层邻近该第一金属栅极；
下凹该第一金属栅极，以使下凹后的该第一金属栅极具有一顶表面，其低于该第一介电层的一顶表面；
在该第一金属栅极的该凹陷的顶表面上方形成一第一硬质遮罩层；
下凹该第一硬质遮罩层以及该些第一栅极间隔物，以使下凹后的该第一硬质遮罩层以及该些第一栅极间隔物具有顶表面，其低于该第一介电层的该顶表面；
下凹该些第一栅极间隔物，以使下凹后的该些第一栅极间隔物具有顶表面，其低于该第一硬质遮罩层的该顶表面；以及
在该第一硬质遮罩层与该些第一栅极间隔物的该些凹陷的顶表面上沉积一第二硬质遮罩层，该第二硬质遮罩层向下延伸至该第一硬质遮罩层的一侧壁。
6.如权利要求5所述的半导体装置的制造方法，还包括：
平坦化该第二硬质遮罩层，使该第二硬质遮罩层具有一顶表面与该第一介电层的该顶表面齐平。
7.如权利要求5所述的半导体装置的制造方法，其中该第二硬质遮罩层包括硅、一金属氧化物、或碳化钨。
8.如权利要求5所述的半导体装置的制造方法，其中该第一金属栅极包括一高介电常数栅极介电层位于该基底上且沿着该些第一栅极间隔物的内侧侧壁，以及一金属栅极电极位于该高介电常数栅极介电层上。
9.如权利要求5所述的半导体装置的制造方法，还包括：
在该第二硬质遮罩层以及该第一硬质遮罩层的上方形成一第二介电层；
蚀刻出一第一开口穿过该第二介电层及该第一介电层，以暴露出该基底的一部分，且该第二硬质遮罩层的一上表面亦暴露于该第一开口中；
以一导电材料填充该第一开口；以及
去除位于该第一硬质遮罩层上方的该第二介电层以及该第二硬质遮罩层以及去除部分的该导电材料和该第二介电层与该第一介电层，以在该第一介电层中形成一第一导电接触件。
10.一种半导体装置，包括：
一第一栅极，该第一栅极包括一栅极介电质、一栅极电极、以及位于该栅极电极的相对侧的第一栅极间隔物；
一第一硬质遮罩层位于该栅极电极的上方，该些第一栅极间隔物是沿着该第一硬质遮罩层的侧壁的一第一部分延伸；
一第二硬质遮罩层位于该第一栅极间隔物的上方，该第二硬质遮罩层是与该第一硬质遮罩层的材料不同的一种材料，该第二硬质遮罩层是沿着该第一硬质遮罩层的侧壁的一第二部分延伸；以及
一第一源极/漏极接触件相邻于该些第一栅极间隔物。
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