KR102366992B1 - 자기 정렬 콘택 방식 - Google Patents

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KR102366992B1
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Abstract

방법은 자기 정렬 콘택을 에칭하는 동안 게이트 전극을 보호하도록 게이트 스택 위의 제2 하드 마스크 층을 사용하는 것을 포함한다. 제2 하드 마스크는 제1 하드 마스크 층 위에 형성되며, 상기 제1 하드 마스크 층은 상기 제2 하드 마스크 층보다 더 낮은 에칭 선택도를 갖는다.

Description

자기 정렬 콘택 방식 {SELF ALIGNED CONTACT SCHEME}
본 발명은 자기 정렬 콘택 방식(Self Aligned Contact Scheme)에 관한 것이다.
반도체 디바이스는 예로서 개인용 컴퓨터, 휴대 전화, 디지털 카메라, 및 기타 전자 기기와 같은 다양한 전자 응용기기에 사용되고 있다. 반도체 디바이스는 통상적으로, 반도체 기판 위에 절연성 또는 유전체 재료층, 전도성 재료층, 및 반도성 재료층을 순차적으로 퇴적하고, 리소그래피를 사용해 다양한 재료층을 패터닝하여 그 위에 회로 컴포넌트 및 요소를 형성함으로써 제조된다.
반도체 산업은 최소 피처 크기의 지속적인 감소로써 다양한 전자 컴포넌트(예컨대, 트랜지스터, 다이오드, 저항기, 커패시터 등)의 집적 밀도를 계속해서 개선하고 있으며, 이는 더 많은 컴포넌트들이 주어진 영역 안에 집적될 수 있게 해준다.
특히, 설계 축소에 따라, 전도성 특징부(conductive feature)가 오정렬된다면(misaligned), 위아래의 층에 접속하는 전도성 특징부가 단락될 수 있다. 일반적으로, 이는 전도성 특징부가 아래의 층 상의 인접한 전도성 특징부의 일부를 노출시키도록 층을 통한 에칭 프로세스가 오정렬될 때 발생한다.
방법은 자기 정렬 콘택을 에칭하는 동안 게이트 전극을 보호하도록 게이트 스택 위의 제2 하드 마스크 층을 사용하는 것을 포함한다. 제2 하드 마스크는 제1 하드 마스크 층 위에 형성되며, 상기 제1 하드 마스크 층은 상기 제2 하드 마스크 층보다 더 낮은 에칭 선택도를 갖는다.
본 개시의 양상은 다음의 상세한 설명으로부터 첨부 도면과 함께 볼 때 가장 잘 이해된다. 산업계에서의 표준 실시에 따라 다양한 특징부들이 실축척대로 도시되지 않은 것을 유의하여야 한다. 사실상, 다양한 특징부들의 치수는 설명을 명확하게 하기 위해 임의로 증가되거나 감소되었을 수 있다.
도 1은 일부 실시예에 따른 FinFET 디바이스의 사시도를 예시한다.
도 2 내지 도 16은 일부 실시예에 따라 반도체 디바이스의 제조에 있어서의 중간 단계들의 단면도들을 예시한다.
도 17 내지 도 24는 일부 실시예에 따라 반도체 디바이스의 제조에 있어서의 중간 단계들의 단면도들을 예시한다.
도 25 내지 도 31은 일부 실시예에 따라 반도체 디바이스의 제조에 있어서의 중간 단계들의 단면도들을 예시한다.
다음의 개시는 본 발명의 상이한 특징들을 구현하기 위한 많은 다양한 실시예 또는 예를 제공한다. 컴포넌트 및 구성의 구체적 예가 본 개시를 단순화하도록 아래에 기재된다. 이들은 물론 단지 예일 뿐이며 한정하고자 하는 것이 아니다. 예를 들어, 이어지는 다음 기재에 있어서 제2 특징부 상에 또는 위에 제1 특징부를 형성하는 것은, 제1 및 제2 특징부가 직접 접촉하여 형성되는 실시예를 포함할 수 있고, 제1 및 제2 특징부가 직접 접촉하지 않도록 제1 특징부와 제2 특징부 사이에 추가의 특징부가 형성될 수 있는 실시예도 또한 포함할 수 있다. 또한, 본 개시는 다양한 예에서 참조 번호 및/또는 문자를 반복할 수 있다. 이 반복은 단순하고 명확하게 하기 위한 목적인 것이며, 그 자체가 설명되는 다양한 실시예 및/또는 구성 간의 관계를 지시하는 것은 아니다.
또한, “밑에”, “아래에”, “하부”, “위에”, “상부” 등과 같은 공간적으로 상대적인 용어는 도면에 예시된 바와 같이 하나의 구성요소 또는 특징부의 또다른 구성요소(들) 또는 특징부(들)에 대한 관계를 기재하고자 설명을 쉽게 하기 위해 여기에서 사용될 수 있다. 공간적으로 상대적인 용어는 도면에 도시된 배향에 더하여 사용중이거나 동작중인 디바이스의 상이한 배향들을 망라하도록 의도된다. 장치는 달리 배향될 수 있고(90도 회전되거나 또는 다른 배향으로), 여기에서 사용된 공간적으로 상대적인 기술자는 마찬가지로 그에 따라 해석될 수 있다.
실시예는 특정 상황에 관련하여, 즉 자기 정렬 방식(self-alignment scheme)에 관련하여 아래에 기재된다. 자기 정렬 방식은 콘택 개구 에칭 프로세스 동안 전도성 특징부를 의도치않은 노출로부터 보호하도록 하부 층의 전도성 특징부 위에 있는 복수의 마스크 층들을 이용한다.
여기에서 설명되는 일부 실시예는 게이트-라스트(gate-last) 프로세스를 사용하여 형성되는 전계 효과 트랜지스터(FET; field-effect transistor)에 관련하여 설명된다. 다른 실시예에서, 게이트 퍼스트(gate-first) 프로세스가 사용될 수 있다. 또한, 일부 실시예는 평면 FET와 같은 평면 디바이스, 또는 FinFET와 같은 핀 디바이스에 사용되는 양상도 고려한다.
도 1은 일부 실시예에 따라 3차원 도면에서의 FinFET의 예를 예시한다. FinFET은 기판(20)(예컨대, 반도체 기판) 상의 핀(21)을 포함한다. 아이솔레이션(isolation) 영역(23)이 기판(20)에 배치되고, 핀(21)은 이웃하는 아이솔레이션 영역(23) 위로 그리고 아이솔레이션 영역(56) 사이로부터 돌출한다. 아이솔레이션 영역(23)이 기판(20)과 별개인 것으로 기재/예시되어 있지만, 여기에서 사용될 때 용어 "기판”은 반도체 기판만 또는 아이솔레이션 영역을 포함한 반도체 기판을 지칭하도록 사용될 수 있다. 또한, 핀(21)이 기판(20)과 단일한 연속 재료로서 예시되어 있지만, 핀(21) 및/또는 기판(20)은 단일 재료 또는 복수의 재료를 포함할 수 있다. 이에 관련하여, 핀(21)은 이웃하는 아이솔레이션 영역(23) 사이로 연장하는 부분을 지칭한다.
게이트 유전체 층(22)이 측벽을 따라 핀(21)의 상부 표면 위에 있고, 게이트 전극(24)이 게이트 유전체 층(22) 위에 있다. 소스/드레인 영역(30)이 게이트 유전체 층(22) 및 게이트 전극(24)에 관련하여 핀(21)의 대향 측에 배치된다. 도 1은 추후의 도면에서 사용되는 기준 단면들을 더 예시한다. 단면 A-A는 게이트 전극(24)의 길이방향 축을 따라 있으며, 예를 들어 FinFET의 소스/드레인 영역(30) 사이의 전류 흐름 방향에 수직인 방향으로 이루어진다. 단면 B-B는 단면 A-A에 수직이고, 핀(21)의 길이방향 축을 따라 있으며, 예를 들어 FinFET의 소스/드레인 영역(30) 사이의 전류 흐름의 방향으로 이루어진다. 단면 C-C는 단면 A-A에 평행하고 FinFET의 소스/드레인 영역을 통해 연장한다.
여기에서 설명되는 일부 실시예는 게이트-라스트 프로세스를 사용하여 형성되는 FinFET에 관련하여 설명된다. 다른 실시예에서, 게이트 퍼스트 프로세스가 사용될 수 있다. 또한, 일부 실시예는 평면 FET과 같은 평면 디바이스에 사용되는 양상도 고려한다.
도 2에 관련하여, 도 2는 기판(20), 더미 게이트 스택(28A 및 28B), 및 소스/드레인 영역(30)을 예시한다. 기판(20)은, 도핑되거나(예컨대, p-타입 또는 n-타입 도펀트로) 도핑되지 않을 수 있는, 벌크 반도체, SOI(semiconductor-on-insulator) 기판 등과 같은 반도체 기판일 수 있다. 기판(20)은 실리콘 웨이퍼와 같은 웨이퍼일 수 있다. 일반적으로, SOI 기판은 절연체 층 상에 형성된 반도체 재료의 층을 포함한다. 절연체 층은 예를 들어 매립 산화물(BOX) 층, 실리콘 산화물 층 등일 수 있다. 절연체 층은 기판, 통상적으로 실리콘 또는 유리 기판 상에 제공된다. 다층 또는 구배(gradient) 기판과 같은 다른 기판도 또한 사용될 수 있다. 일부 실시예에서, 기판(20)의 반도체 재료는, 실리콘; 게르마늄; 실리콘 탄화물, 갈륨 비소, 갈륨 인화물, 인듐 인화물, 인듐 비소화물, 및/또는 인듐 안티몬화물을 포함한 화합물 반도체; SiGe, GaAsP, AlInAs, AlGaAs, GaInAs, GaInP, 및/또는 GaInAsP을 포함한 합금 반도체; 또는 이들의 조합을 포함할 수 있다.
적합한 웰이 기판(20)에 형성될 수 있다. 예를 들어, P 웰이 기판(20)의 제1 영역에 형성될 수 있고, N 웰이 기판(20)의 제2 영역에 형성될 수 있다.
상이한 웰에 대한 상이한 주입 단계가 포토레지스트 또는 다른 마스크(도시되지 않음)를 사용하여 달성될 수 있다. 예를 들어, 주입될 기판(20)의 영역을 노출시키도록 포토레지스트가 형성 및 패터닝된다. 포토레지스트는 스핀온 기술을 사용함으로써 형성될 수 있고, 수락가능한 포토리소그래피 기술을 사용하여 패터닝될 수 있다. 포토레지스트가 패터닝되면, n-타입 불순물 및/또는 p-타입 불순물 주입이 노출된 영역에서 수행되고, 포토레지스트는 불순물이 마스킹된 영역 안으로 주입되는 것을 실질적으로 막을 마스크로서 작용할 수 있다. n-타입 불순물은 1018 cm-3 이하의 농도, 예컨대 약 1017 cm-3 내지 약 1018 cm-3 범위의 농도로 제1 영역에 주입된 인, 비소 등일 수 있다. p-타입 불순물은 1018 cm-3 이하의 농도, 예컨대 약 1017 cm-3 내지 약 1018 cm-3 범위의 농도로 제1 영역에 주입된 붕소, BF2 등일 수 있다. 주입 후에, 예컨대 수락가능한 애싱 프로세스에 의해 포토레지스트가 제거된다.
웰의 주입 후에, 주입된 p-타입 및/또는 n-타입 불순물을 활성화시키도록 어닐이 수행될 수 있다. 일부 실시예에서, 기판(20)은 성장 동안 인시추(in situ) 도핑될 수 있는 에피텍셜 성장 영역을 포함할 수 있으며 이는 주입을 배제할 수 있지만, 인 시추 및 주입 도핑이 함께 사용될 수도 있다.
기판(20)은 능동 및 수동 디바이스(도 2에 도시되지 않음)를 포함할 수 있다. 당해 기술분야에서의 통상의 지식을 가진 자라면 알 수 있듯이, 트랜지스터, 커패시터, 저항기, 이들의 조합 등과 같은 광범위하게 다양한 디바이스가 반도체 디바이스의 구조적 및 기능적 요건을 생성하도록 사용될 수 있다. 디바이스는 임의의 적합한 방법을 사용하여 형성될 수 있다. 예시적인 실시예를 완전히 기재하기에 충분하므로, 기판(20)의 일부만 도면에 도시되어 있다.
기판(20)은 또한 금속화(metallization) 층(도시되지 않음)을 포함할 수 있다. 금속화 층은 능동 및 수동 디바이스 위에 형성될 수 있으며, 기능 회로를 형성하기 위해 다양한 디바이스들을 접속시키도록 설계된다. 금속화 층은 유전체(예컨대, 로우-k(low-k) 유전체 재료) 및 전도성 재료(예컨대, 구리)의 교대하는 층들로 형성될 수 있고, 임의의 적합한 프로세스(예컨대, 퇴적, 다마신, 듀얼 다마신 등)를 통해 형성될 수 있다.
일부 실시예에서, 기판(20)은 위로 그리고 이웃하는 아이솔레이션 영역들 사이로부터 돌출하는 하나 이상의 핀을 포함할 수 있다. 예를 들어, 도 2의 단면도는 핀의 길이방향 축을 따라, 예를 들어 도 1로부터의 B-B 단면을 따라 이루어질 수 있다. 이 하나 이상의 핀은 다양한 상이한 프로세스로 형성될 수 있다. 하나의 예에서, 핀은, 반도체 스트립을 형성하도록 기판에 트렌치를 에칭함으로써 형성될 수 있고, 트렌치는 유전체 층으로 채워질 수 있으며, 유전체 층은, 반도체 스트립이 유전체 층으로부터 돌출하여 핀을 형성하도록 리세싱될 수 있다. 또다른 예에서, 기판의 상부 표면 위에 유전체 층이 형성될 수 있고, 유전체 층을 통해 트렌치가 에칭될 수 있으며, 트렌치 내에 호모에피텍셜 구조물이 에피텍셜 성장될 수 있고, 유전체 층은, 호모에피텍셜 구조물이 유전체 층으로부터 돌출하여 핀을 형성하도록 리세싱될 수 있다. 또 다른 예에서, 호모에피텍셜 구조물이 핀에 사용될 수 있다. 예를 들어, 반도체 스트립이 리세싱될 수 있고, 반도체 스트립과는 상이한 재료가 그 자리에 에피텍셜 성장될 수 있다. 또 부가의 예에서, 기판의 상부 표면 위에 유전체 층이 형성될 수 있고, 유전체 층을 통해 트렌치가 에칭될 수 있으며, 기판과는 상이한 재료를 사용하여 트렌치에 헤테로에피텍셜 구조물이 에피텍셜 성장될 수 있고, 유전체 층은, 헤테로에피텍셜 구조물이 유전체 층으로부터 돌출하여 핀을 형성하도록 리세싱될 수 있다. 호모에피텍셜 또는 헤테로헤피텍셜 구조물이 에피텍셜 성장되는 일부 실시예에서, 성장된 재료는 성장 동안 인시추 도핑될 수 있으며, 이는 사전 및 후속 주입을 배제할 수 있지만, 인시추 및 주입 도핑이 함께 사용될 수도 있다. 또한, PMOS 영역에서의 재료와 상이한 재료를 NMOS 영역에 에피텍셜 성장시키는 것이 유리할 수 있다. 다양한 실시예에서, 핀은 실리콘 게르마늄(SixGe1-x, 여기에서 x는 대략 0과 100 사이일 수 있음), 실리콘 탄화물, 순수하거나 또는 실질적으로 순수한 게르마늄, III-V 화합물 반도체, II-VI 화합물 반도체 등을 포함할 수 있다. 예를 들어, III-V 화합물 반도체를 형성하기 위한 이용가능한 재료는 InAs, AlAs, GaAs, InP, GaN, InGaAs, InAlAs, GaSb, AlSb, AlP, GaP 등을 포함하지만, 이에 한정되는 것은 아니다.
게이트 스택(28)(28A 및 28B를 포함함)이 기판(20) 위에 형성된다. 게이트 스택(28)은 더미 게이트 유전체(22), 하드 마스크(도시되지 않음), 및 더미 게이트 전극(24)을 포함할 수 있다. 더미 게이트 유전체 층(도시되지 않음)은 열 산화, 화학적 기상 증착(CVD; chemical vapor deposition), 스퍼터링, 또는 게이트 유전체를 형성하기 위해 당해 기술분야에 공지되고 사용되는 임의의 다른 방법에 의해 형성될 수 있다. 일부 실시예에서, 더미 게이트 유전체 층은 예를 들어 3.9보다 더 큰 높은 유전 상수(k 값)를 갖는 유전체 재료를 포함한다. 더미 게이트 유전체 재료는, 실리콘 질화물, 산질화물, HfO2, HfZrOx, HfSiOx, HfTiOx, HfAlOx 등과 같은 금속 산화물, 또는 이들의 조합 및 다층을 포함한다.
더미 게이트 전극 층(도시되지 않음)은 더미 게이트 유전체 층 위에 형성될 수 있다. 게이트 전극 층은 전도성 재료를 포함할 수 있고, 다결정질 실리콘(polysilicon), 다결정질 실리콘-게르마늄(poly-SiGe), 금속성 질화물, 금속성 실리사이드, 금속성 산화물, 및 금속을 포함하는 그룹으로부터 선택될 수 있다. 하나의 실시예에서, 비정질 실리콘이 퇴적 및 재결정화되어 폴리실리콘을 생성한다. 더미 게이트 전극 층은 물리적 기상 증착(PVD; physical vapor deposition), CVD, 스퍼터 퇴적, 또는 전도성 재료를 퇴적하기 위해 당해 기술분야에 공지되고 사용되는 다른 기술에 의해 퇴적될 수 있다. 퇴적 후에, 더미 게이트 전극 층의 상부 표면은 보통 평면이 아닌 상부 표면을 가지며, 더미 게이트 전극 층의 패터닝 또는 게이트 에칭 전에, 예를 들어 화학 기계적 연마(CMP; chemical mechanical polishing) 프로세스에 의해, 평탄화될 수 있다. 이 시점에, 이온이 더미 게이트 전극 층 안으로 도입될 수 있거나 도입되지 않을 수 있다. 이온은 예를 들어 이온 주입 기술에 의해 도입될 수 있다.
하드 마스크 층(도시되지 않음)이 더미 게이트 전극 층 위에 형성된다. 하드 마스크 층은 SiN, SiON, SiO2 등, 또는 이들의 조합으로 제조될 수 있다. 그 다음, 하드 마스크 층이 패터닝된다. 하드 마스크 층의 패터닝은, 하드 마스크 층 위에 포토레지스트와 같은 마스크 재료(도시되지 않음)를 퇴적함으로써 달성될 수 있다. 그 다음 마스크 재료가 패터닝되고, 하드 마스크를 형성하도록 패턴에 따라 하드 마스크 층이 에칭된다. 더미 게이트 전극 및 더미 게이트 유전체 층이 각각 더미 게이트 전극(24) 및 더미 게이트 유전체(22)를 형성하도록 패터닝될 수 있다. 게이트 패터닝 프로세스는, 하드 마스크를 패턴으로서 사용하고 게이트 스택(28)을 형성하도록 더미 게이트 전극 층 및 더미 게이트 유전체 층을 에칭함으로써 달성될 수 있다.
게이트 스택(28)의 형성 후에, 소스/드레인 영역(30)이 기판(20)에 형성될 수 있다. 소스/드레인 영역(30)은, 기판(20)에 도펀트를 보완하기 위해 적합한 도펀트를 주입하도록 주입 프로세스를 수행함으로써 도핑될 수 있다. 또다른 실시예에서, 소스/드레인 영역(30)은, 기판(20)에 리세스(도시되지 않음)를 형성하고 리세스에 재료를 에피텍셜 성장시킴으로써 형성될 수 있다. 소스/드레인 영역(30)은, 상기에 설명된 주입 방법을 통해 아니면 재료가 성장될 때에 인시추 도핑에 의해, 도핑될 수 있다. 이 실시예에서, 에피텍셜 소스/드레인 영역(30)은, 예컨대 n-타입 FET 및/또는 p-타입 FET에 대하여 적합한, 임의의 수락가능한 재료를 포함할 수 있다. 예를 들어, n-타입 구성에서, 기판(20)이 실리콘인 경우, 에피텍셜 소스/드레인 영역(30)은 실리콘, SiC, SiCP, SiP 등을 포함할 수 있다. 예를 들어, n-타입 구성에서, 기판(20)이 실리콘인 경우, 에피텍셜 소스/드레인 영역(30)은, SiGe, SiGeB, Ge, GeSn 등을 포함할 수 있다. 에피텍셜 소스/드레인 영역(30)은 기판(20)의 상부 표면 위로 상승된 표면을 가질 수 있고 패싯(facets)을 가질 수 있다.
실시예에서, 게이트 스택(28) 및 소스/드레인 영역(30)은 금속-산화물-반도체 FET(MOSFET; metal-oxide-semiconductor FET)와 같은 트랜지스터를 형성할 수 있다. 이들 실시예에서, MOSFET은 PMOS 또는 NMOS 구성으로 구성될 수 있다. PMOS 구성에서, 기판(20)은 n-타입 도펀트로 도핑되고, 소스/드레인 영역(30)은 p-타입 도펀트로 도핑된다. NMOS 구성에서, 기판은 p-타입 도펀트로 도핑되고, 소스/드레인 영역(30)은 n-타입 도펀트로 도핑된다.
게이트 스페이서(26)가 게이트 스택(28)의 양측에 형성된다. 게이트 스페이서(26)는 앞서 형성된 게이트 스택(28) 상에 스페이서 층(도시되지 않음)을 블랭킷(blanket) 퇴적함으로써 형성된다. 실시예에서, 게이트 스페이서(26)는 스페이서 라이너를 포함하며, 게이트 시일(seal) 스페이서로서 달리 지칭된다. 스페이서 라이너는 SiN, SiC, SiGe, 산질화물, 산화물 등, 또는 이들의 조합으로 제조될 수 있다. 스페이서 층은, SiN, 산질화물, SiC, SiON, 산화물, 이들의 조합 등을 포함할 수 있고, 이러한 층을 형성하도록 이용되는 방법, 예컨대 CVD, 플라즈마 강화 CVD(PECVD; plasma enhanced CVD), 저압 CVD(LPCVD; low pressure CVD), 원자층 퇴적(ALD; atomic layer deposition), 스퍼터 등, 또는 이들의 조합에 의해 형성될 수 있다. 그 다음, 게이트 스페이서(26)는 예를 들어, 게이트 스택(28)의 상부 표면 및 기판(20)의 상부 표면과 같은 수평 표면으로부터 스페이서 층을 제거하도록 이방성 에칭에 의해 패터닝된다.
또다른 실시예에서, 소스/드레인 영역(30)은 저농도 도핑 영역(가끔은 LDD 영역으로 지칭됨) 및 고농도 도핑 영역을 포함할 수 있다. 이 실시예에서, 게이트 스페이서(26)가 형성되기 전에, 소스/드레인 영역(30)은 마스크로서 게이트 스택(28)을 사용하여 주입 프로세스를 이용해 저농도 도핑된다. 게이트 스페이서(26)가 형성된 후에, 소스/드레인 영역(30)은 마스크로서 게이트 스택(28) 및 게이트 스페이서(26)를 사용하여 주입 프로세스를 이용해 고농도 도핑될 수 있다. 이는 저농도 도핑 영역 및 고농도 도핑 영역을 형성한다. 저농도 도핑 영역은 주로 게이트 스페이서(26) 아래에 있으며, 고농도 도핑 영역은 기판(20)을 따라 게이트 스페이서의 바깥에 있다.
도 2에 예시된 바와 같이, 게이트 스택(28B)은 더미 게이트 스택(28A)의 폭보다 더 큰 폭을 갖는다. 또한, 더미 게이트 스택(28B) 및 가장 가까운 더미 게이트 스택(28A) 사이의 피치는, 더미 게이트 스택(28A) 간의 피치보다 더 크다. 이 상이한 유형의 게이트 스택(28)의 위치는 개시된 실시예의 다양한 구성을 예시하고자 하는 것이며, 다양한 게이트 스택의 위치는 이들 정확한 위치에 한정되지 않는다.
도 3은 기판(20), 게이트 스택(28), 게이트 스페이서(26) 및 소스/드레인 영역(30) 위의 에칭 정지 층(32)의 형성을 예시한다. 에칭 정지 층(32)은 기판(20) 상의 컴포넌트 위에 컨포멀하게(conformally) 퇴적될 수 있다. 일부 실시예에서, 에칭 정지 층(32)은 실리콘 질화물, 실리콘 탄화물, 실리콘 산화물, 탄소 도핑된 산화물과 같은 로우 k 유전체, 다공성 탄소 도핑된 실리콘 이산화물과 같은 극저k(extremely low-k) 유전체 등 또는 이들의 조합일 수 있으며, CVD, PVD, ALD, SOD(spin-on-dielectric) 프로세스 등, 또는 이들의 조합에 의해 퇴적될 수 있다.
도 4에서, 층간 유전체(ILD; interlayer dielectric)(34)가 도 2에 예시된 구조물 위에 퇴적된다. 실시예에서, ILD(34)는 유동가능(flowable) CVD에 의해 형성된 유동가능 막이다. 일부 실시예에서, ILD(34)는 실리콘 산화물과 같은 산화물, PSG(Phospho-Silicate Glass), BSG(Boro-Silicate Glass), BPSG(Boron-Doped Phospho-Silicate Glass), USG(undoped Silicate Glass), 탄소 도핑된 산화물과 같은 로우 k 유전체, 다공성 탄소 도핑된 실리콘 이산화물과 같은 극저k 유전체, 폴리이미드와 같은 폴리머 등, 또는 이들의 조합으로 형성된다. 로우 k 유전체 재료는 3.9보다 더 낮은 k 값을 가질 수 있다. ILD(34)는 CVD, ALD, SOD 프로세스 등, 또는 이들의 조합과 같은 임의의 적합한 방법에 의해 퇴적될 수 있다.
도 4에서 또한, ILD(34)의 상부 표면(34S)을 더미 게이트 전극(24)의 상부 표면(24S) 및 에칭 정지 층(32)의 상부 표면(32S)과 수평을 이루게 하도록(level) CMP 프로세스와 같은 평탄화 프로세스가 수행될 수 있다. CMP 프로세스는 또한, 만약 존재한다면 더미 게이트 전극(24) 상의 하드 마스크를 제거할 수 있다. 따라서, 더미 게이트 전극(24)의 상부 표면(24S)은 ILD(34)를 통해 노출된다.
도 5에서, 더미 게이트 전극(24) 및 더미 게이트 전극(24) 바로 아래의 더미 게이트 유전체(22)가 에칭 단계(들)에서 제거되며, 그리하여 리세스(36)가 형성된다. 각각의 리세스(36)는, MOSFET이 형성되고 있는 실시예에서 각자의 FET의 채널 영역을 노출시킨다. 각각의 채널 영역은 이웃하는 소스/드레인 영역(30) 쌍 사이에 배치된다. 제거 동안, 더미 게이트 유전체(22)는 더미 게이트 전극(24)이 에칭될 때 에칭 정지 층으로서 사용될 수 있다. 그 다음, 더미 게이트 유전체(22)는 더미 게이트 전극(24)의 제거 후에 제거될 수 있다. 리세스(36)는 기판(20)의 노출된 표면(20S) 및 게이트 스페이서(26)의 노출된 내측 표면(26S)에 의해 정의된다.
도 6에서, 게이트 유전체 층(38) 및 게이트 전극(40)이 대체 게이트를 위해 형성된다. 게이트 유전체 층(38)은 리세스(36)에, 예컨대 기판의 상부 표면 상에 그리고 게이트 스페이서(26)의 측벽 상에 그리고 ILD(34)의 상부 표면 상에 컨포멀하게 퇴적된다. 일부 실시예에 따르면, 게이트 유전체 층(38)은 실리콘 산화물, 실리콘 질화물, 또는 이들의 다층을 포함한다. 다른 실시예에서, 게이트 유전체 층(38)은 하이-k(high-k) 유전체 재료를 포함하고, 이들 실시예에서, 게이트 유전체 층(38)은 약 7.0보다 더 큰 k 값을 가질 수 있고, 금속 산화물 또는 Hf, Al, Zr, La, Mg, Ba, Ti, Pb의 실리케이트 및 이들의 조합을 포함할 수 있다. 게이트 유전체 층(38)의 형성 방법은 분자 빔 증착(MBD; molecular-beam deposition), ALD, PECVD 등을 포함할 수 있다.
다음으로, 게이트 전극(40)이 게이트 유전체 층(38) 위에 각각 퇴적되고, 리세스(36)의 남은 부분을 채운다. 게이트 전극(40)은 TiN, TaN, TaC, Co, Ru, Al, 이들의 조합, 또는 이들의 다층과 같은 금속 함유 재료로 제조될 수 있다. 게이트 전극(40)의 채움 후에, 게이트 유전체 층(38) 및 게이트 전극(40)의 재료의 과도한 부분을 제거하도록 CMP 프로세스와 같은 평탄화 프로세스가 수행될 수 있으며, 과도한 부분은 ILD(34)의 상부 표면 위에 있는 것이다. 따라서 게이스 전극(40)의 재료 및 게이트 유전체 층(38)의 결과적인 남은 부분은 대체 게이트(42)를 형성한다.
기판(20) 상에 NMOS 및 PMOS 디바이스 둘 다 있는 상보형 MOS(CMOS; complementary MOS) 실시예에서, PMOS 및 NMOS 영역 둘 다에서의 게이트 유전체 층(38)의 형성은 PMOS 및 NMOS 영역 둘 다에서의 게이트 유전체 층(38)이 동일 재료로 제조되도록 동시에 일어날 수 있고, PMOS 및 NMOS 영역 둘 다에서의 게이트 전극(40)의 형성은 PMOS 및 NMOS 영역 둘 다에서의 게이트 전극(40)이 동일 재료로 제조되도록 동시에 일어날 수 있다. 그러나, 다른 실시예에서, NMOS 영역 및 PMOS 영역에서의 게이트 유전체 층(38)은 NMOS 영역 및 PMOS 영역에서의 게이트 유전체 층(38)이 상이한 재료로 제조될 수 있도록 개별 프로세스에 의해 형성될 수 있고, NMOS 영역 및 PMOS 영역에서의 게이트 전극(40)은 NMOS 영역 및 PMOS 영역에서의 게이트 전극(40)이 상이한 재료로 제조될 수 있도록 개별 프로세스에 의해 형성될 수 있다. 개별 프로세스를 사용할 때 적합한 영역을 마스킹하고 노출시키도록 다양한 마스킹 단계가 사용될 수 있다.
도 7에서, 게이트 전극(40) 및 게이트 유전체(38)가 에칭 단계(들)에서 리세싱되며, 그리하여 리세스(44)가 형성된다. 리세스(44)는 후속 형성되는 하드 마스크가 대체 게이트(42)를 보호하도록 리세스(44) 내에 형성될 수 있게 해준다. 리세스(44)는 각각 게이트 스페이서(26)의 노출된 내측 표면(26S) 및 게이트 전극(40)과 게이트 유전체(38)의 리세싱된 상부 표면(40S 및 38S)에 의해 정의된다.
또한, 리세스(44)의 하부 표면은 예시된 바와 같은 평평한 표면, 볼록 표면, 오목 표면(예컨대, 디싱), 또는 이들의 조합을 가질 수 있다. 리세스(44)의 하부 표면은 적합한 에칭에 의해 평평하게, 볼록하게, 그리고/또는 오목하게 형성될 수 있다. 게이트 전극(40) 및 게이트 유전체(38)는, 게이트 전극(40) 및 게이트 유전체(38)의 재료에 선택적인 것과 같은, 수락가능한 에칭 프로세스를 사용하여 리세싱될 수 있다.
도 8에서, 제1 하드 마스크 층(46)이 ILD(34) 위에 그리고 게이트 전극(40) 및 게이트 유전체(38) 위의 리세스(44) 내에 형성된다. 제1 하드 마스크 층(46)은 SiN, SiON, SiO2 등, 또는 이들의 조합으로 제조될 수 있다. 제1 하드 마스크 층(46)은 CVD, PVD, ALD, SOD 프로세스 등, 또는 이들의 조합에 의해 형성될 수 있다.
도 9는 리세스(50)를 형성하도록 제1 하드 마스크 층(46)을 리세싱하는 것을 예시한다. 제1 하드 마스크 층(46), 에칭 정지 층(32), 및 게이트 스페이서(26)는, 제1 하드 마스크 층(46), 에칭 정지 층(32), 및 게이트 스페이서(26)의 상부 표면(46S, 26T 및 32S)이 각각 ILD(34)의 상부 표면(34S) 아래에 있도록 리세싱된다.
또한, 리세스(50)의 하부 표면은 예시된 바와 같은 평평한 표면, 볼록 표면, 오목 표면(예컨대, 디싱), 또는 이들의 조합을 가질 수 있다. 리세스(50)의 하부 표면은 적합한 에칭에 의해 평평하게, 볼록하게, 그리고/또는 오목하게 형성될 수 있다. 제1 하드 마스크 층(46)은, 제1 하드 마스크 층(46), 에칭 정지 층(32), 및 게이트 스페이서(26)의 재료에 선택적인 것과 같은, 수락가능한 에칭 프로세스를 사용하여 리세싱될 수 있다. 예를 들어, 에칭 프로세스는 플라즈마를 사용하여 에천트 가스로부터의 반응 종의 형성을 포함할 수 있다. 일부 실시예에서, 플라즈마는 원격 플라즈마일 수 있다. 일부 실시예에서, 에천트 가스는, CH3F/CH2F2/CHF3/C4F6/CF4/C4F8 및 NF3/O2/N2/Ar/H2/CH4/CO/CO2/COS 등, 또는 이들의 조합과 같은 플루오로카본 화학을 포함할 수 있다. 일부 실시예에서, 에천트 가스는 약 5 내지 약 1000 sccm의 총 가스 유량으로 에칭 챔버에 공급될 수 있다. 일부 실시예에서, 에칭 프로세스 동안 에칭 챔버의 압력은 약 10 mtorr 내지 약 50 mtorr이다. 일부 실시예에서, 에천트 가스는 약 5 내지 약 95 퍼센트 수소 가스를 포함할 수 있다. 일부 실시예에서, 에천트 가스는 약 5 내지 약 95 퍼센트 비활성 가스를 포함할 수 있다.
또다른 실시예에서, 에칭은 H3PO4 등과 같은 적합한 에천트를 사용하는 습식 에칭일 수 있다. 이러한 실시예에서, 에칭 프로세스 동안 ILD(34)의 보호를 제공하도록 ILD(34) 위에 부가의 마스크(도시되지 않음)가 패터닝되어 사용될 수 있다. 마스크 층(46)이 에칭되고 두께가 감소됨에 따라, 측방향 에칭은 게이트 전극(40) 위의 마스크 층(46)으로부터 바깥쪽으로 진행하여 게이트 스페이서(26) 및 에칭 정지 층(32)의 노출된 부분을 제거할 수 있다. 일부 실시예에서, 측방향 에칭은 부분적으로 ILD(34)의 측벽으로 계속될 수 있다.
도 10에서, 제2 하드 마스크 층(52)이 제1 하드 마스크 층(46), 게이트 스페이서(26), 에칭 정지 층(32), 및 ILD(34) 위에 그리고 리세스(50) 내에 형성된다. 제2 하드 마스크 층(52)은 후속 자기 정렬 콘택 에칭(도 13 참조) 동안 제1 하드 마스크 층(46), 게이트 스페이서(26), 및 에칭 정지 층(32)에 대한 보호를 제공하여, 자기 정렬 콘택이 게이트 전극(40) 중의 하나를 대응하는 소스/드레인 영역(30)에 단락시키지 않음을 보장하고 자기 정렬 콘택과 게이트 전극(40) 사이의 전류 누설을 감소시킨다. 제2 하드 마스크 층(52)은 실리콘 산화물, 실리콘 질화물, 금속, 금속 산화물, 금속 질화물, 금속 탄화물, 순수 실리콘 등, 또는 이들의 조합으로 제조될 수 있다. 금속 산화물, 금속 질화물, 및 금속 탄화물의 일부 예로는, TiO, HfO, AlO, ZrO, ZrN, WC 등, 또는 이들의 조합이 있다.
제2 하드 마스크 층(52)의 재료 조성은 제1 하드 마스크 층(46)의 재료와 상이하다. 자기 정렬 콘택을 위한 리세스가 형성될 때(도 13 참조), 제1 하드 마스크 층(46) 간의 에칭 선택도는 낮을 수 있다. 따라서, 제2 하드 마스크 층(52)에 대해 높은 에칭 선택도를 갖는 재료를 선택하면, 자기 정렬 콘택을 위한 리세스를 에칭하는 동안, 게이트 전극(40) 위의 보호 층의 저하를 덜 제공한다. 예를 들어, 일부 실시예에서, 제1 하드 마스크 층(48)의 에칭 선택도의 비는 8보다 더 작을 수 있으며, 제2 하드 마스크 층(52)의 에칭 선택도의 비는 15보다 더 클 수 있다. 제2 하드 마스크 층(52)을 이용하는 것은 게이트 전극(40)의 증가된 보호를 가능하게 한다. 제2 하드 마스크 층(52)은 CVD, PVD, ALD, SOD 프로세스 등, 또는 이들의 조합에 의해 형성될 수 있다.
도 11에서, ILD(34)의 상부 표면(34S)을 제2 하드 마스크 층(52)의 상부 표면(52S)과 수평을 이루게 하도록 CMP 프로세스와 같은 평탄화 프로세스가 수행될 수 있다. 따라서, ILD(34)의 상부 표면(34S)이 노출된다. 평탄화 후에, 제2 하드 마스크 층(52)의 두께는 약 0.5 nm 내지 약 10 nm, 예컨대 약 5 nm일 수 있다.
도 12에서, ILD(54)가 도 11에 예시된 구조물 위에 퇴적된다. 일부 실시예에서, ILD(54)는 유동가능 CVD에 의해 형성된 유동가능 막이다. 일부 실시예에서, ILD(54)는 실리콘 산화물과 같은 산화물, PSG, BSG, BPSG, USG, 탄소 도핑된 산화물과 같은 로우 k 유전체, 다공성 탄소 도핑된 실리콘 이산화물과 같은 극저k 유전체, 폴리이미드와 같은 폴리머 등, 또는 이들의 조합으로 형성된다. 로우 k 유전체 재료는 3.9보다 더 낮은 k 값을 가질 수 있다. ILD(54)는 CVD, ALD, SOD 프로세스 등, 또는 이들의 조합과 같은 임의의 적합한 방법에 의해 퇴적될 수 있다. 일부 실시예에서, ILD(54)는 실질적으로 평면인 상부 표면을 형성하도록 CMP 프로세스 또는 에칭 프로세스에 의해 평탄화된다.
도 12에서 또한, 하드 마스크 층(56)이 ILD(54) 위에 형성되어 패터닝된다. 하드 마스크 층(56)은 SiN, SiON, SiO2, TiN, TaN, WC, 금속 산화물 등, 또는 이들의 조합으로 제조될 수 있다. 하드 마스크 층(56)은 CVD, PVD, ALD, SOD 프로세스 등, 또는 이들의 조합에 의해 형성될 수 있다. 그 다음, 하드 마스크 층(56)이 패터닝된다. 하드 마스크 층(56)의 패터닝은, 하드 마스크 층(56) 위에 포토레지스트와 같은 마스크 재료(도시되지 않음)를 퇴적함으로써 달성될 수 있다. 그 다음 마스크 재료가 패터닝되고, 패터닝된 하드 마스크 층(56)을 형성하도록 패턴에 따라 하드 마스크 층(56)이 에칭된다.
도 13은 기판(20)의 일부를 노출시키도록 패터닝된 하드 마스크 층(56)을 마스크로서 사용하여 ILD(54)를 통해 그리고 ILD(34)를 통해 개구(58)의 형성을 예시한다. 예시적인 실시예에서, 개구(58)는 소스/드레인 영역(30)의 표면(30S)의 일부를 노출시킨다. 개구(58)의 일부가 게이트 스택(42)의 상부 표면 위로 연장하지만, 제2 하드 마스크 층(52) 및 에칭 정지 층(32)은 인접한 게이트 스택(42) 사이의 개구(58)를 기판(20)에 자기 정렬한다. 개구(58)는 수락가능한 에칭 기술을 사용함으로써 형성될 수 있다. 실시예에서, 개구(58)는 이방성 건식 에칭 프로세스에 의해 형성된다. 예를 들어, 에칭 프로세스는 제2 하드 마스크 층(52)을 에칭하지 않고서 ILD(54 및 34)를 선택적으로 에칭하는 반응 가스를 사용하는 건식 에칭 프로세스를 포함할 수 있다. 상기에 언급된 바와 같이, 제2 하드 마스크 층(52)의 에칭 선택도 비는 15보다 더 클 수 있으며, 제1 하드 마스크 층(46)의 에칭 선택도 비는 8보다 더 작을 수 있다. 그리하여, 제2 하드 마스크 층(52)이 없으면, 제1 하드 마스크 층(48)은 개구(58)의 형성 동안 에칭될 것이며, 그 후에 후속 형성되는 콘택에 대해 게이트 전극(40)으로부터의 누설 또는 단락을 일으킬 수 있다.
개구(58)를 형성하기 위한 에칭 프로세스는 플라즈마를 사용하여 에천트 가스로부터의 반응 종의 형성을 포함할 수 있다. 일부 실시예에서, 플라즈마는 원격 플라즈마일 수 있다. 에천트 가스는, CH3F/CH2F2/CHF3/C4F6/CF4/C4F8 및 NF3/O2/N2/Ar/H2/CH4/CO/CO2/COS, 등, 또는 이들의 조합과 같은 플루오로카본 화학을 포함할 수 있다. 일부 실시예에서, 에천트 가스는 약 5 내지 약 1000 sccm의 총 가스 유량으로 에칭 챔버에 공급될 수 있다. 일부 실시예에서, 에칭 프로세스 동안 에칭 챔버의 압력은 약 10 mtorr 내지 약 50 mtorr이다. 제2 하드 마스크 층(52)의 높은 에칭 선택도로 인해, 제2 하드 마스크 층(52)은 에칭 정지 층처럼 작용하며, 유리하게, 아래의 특징부(예컨대, 게이트 스페이서(26), 제1 하드 마스크 층(46), 및 게이트 스택(42))에의 손상을 막는다. 제2 하드 마스크 층(52)이 없다면, 게이트 스페이서(26), 제1 하드 마스크 층(46) 및 게이트 스택(42)은 에칭 프로세스에 의해 의도치않게 손상될 수 있다. 일부 실시예에서, 자기 정렬 개구(58)에 사용되는 에칭 프로세스는, 제2 하드 마스크 층(52)의 일부 상부 부분을 제거할 수 있지만, 제2 하드 마스크 층(52)을 완전히 관통해 에칭하지는 않으며, 그리하여 제1 하드 마스크 층(46), 게이트 스페이서(26) 및 에칭 정지 층(32)의 덮인 부분이 에칭 프로세스 동안 보호된다. 도 13에서 보이는 바와 같이, 개구(58)에 있지 않은 제1 하드 마스크 층(52)의 다른 부분은 에칭되지 않는다. 그리하여, 제2 하드 마스크 층(52)은 에칭 프로세스 다음에 게이트 전극 위에 상이한 높이를 가질 수 있다.
도 14는 개구(58)에서의 전도성 층(60)의 형성을 예시한다. 개구(58)에서의 전도성 층(60)은 기판(20)의 노출된 표면에 접촉하고, 에칭 정지 층(32), ILD(34 및 54)의 노출된 표면 및 제2 하드 마스크 층의 상부 표면을 따라 있다. 예시적인 실시예에서, 개구(58)에서의 전도성 층(60)은 소스/드레인 영역(30)의 노출된 표면과 접촉한다.
일부 실시예에서, 전도성 층(60)은 배리어 층(61)을 포함한다. 배리어 층(61)은 후속 형성되는 전도성 층(60)의, ILD(34 및 54)와 같은 인접한 유전체 재료 안으로의 확산을 막도록 돕는다. 배리어 층(61)은, 티타늄, 티타늄 질화물, 탄탈럼, 탄탈럼 질화물, 망간, 망간 산화물, 코발트, 코발트 산화물, 코발트 질화물, 니켈, 니켈 산화물, 니켈 질화물, 실리콘 탄화물, 산소 도핑된 실리콘 탄화물, 질소 도핑된 실리콘 탄화물, 실리콘 질화물, 알루미늄 산화물, 알루미늄 질화물, 알루미늄 산질화물, 폴리이미드와 같은 폴리머, PBO(polybenzoxazole) 등, 또는 이들의 조합으로 제조될 수 있다. 배리어 층(61)은 CVD, PVD, PECVD, ALD, SOD 등, 또는 이들의 조합에 의해 형성될 수 있다. 일부 실시예에서, 배리어 층(61)은 생략된다.
전도성 층(60)은 텅스텐, 구리, 알루미늄 등, 또는 이들의 조합으로 제조될 수 있다. 전도성 층(60)은 전기화학 도금, PVD, CVD 등, 또는 이들의 조합과 같은 퇴적 프로세스를 통해 형성될 수 있다. 일부 실시예에서, 전도성 층(60)은 구리 함유 시드 층, 예컨대 AlCu 상에 형성된다.
일부 실시예에서, 전도성 층(60)은 ILD(54)의 상부 표면 위의 과도한 재료를 갖도록 형성된다. 이들 실시예에서, 전도성 층(60)은 개구(58) 내의 전도성 특징부(601, 602, 및 603)를 형성하도록 CMP 프로세스와 같은 그라인딩 프로세스에 의해 평탄화된다. 일부 실시예에서, 전도성 특징부(601, 602, 및 603)의 상부 표면은 평탄화 프로세스 후에 ILD(54)의 상부 표면과 수평을 이룬다.
도 15는 ILD(54), 제2 하드 마스크 층(52), 및 제1 하드 마스크 층(46)의 상부 표면 위의 레벨에 있는 ILD(34) 및 전도성 층(60)의 일부의 제거를 예시한다. 이 제거는 하나 이상의 에칭 프로세스 및/또는 CMP 프로세스와 같은 그라인딩 프로세스에 의해 수행될 수 있다. 제거 프로세스 후에, 전도성 층(60)은 전도성 특징부(601, 602, 및 603)로 분리된다. 또한, 제거 프로세스 후에, 전도성 특징부(601, 602, 및 603)의 상부 표면은 ILD(34) 및 제1 하드 마스크 층(46)의 상부 표면과 수평을 이룬다.
도 16은 도 15의 구조물 위의 에칭 정지 층(62)의 형성을 예시한다. 에칭 정지 층(62)은 ILD(34), 에칭 정지 층(32), 제1 하드 마스크 층(46), 및 게이트 스페이서(26) 위에 형성된다. 에칭 정지 층(62)은 이들 컴포넌트 위에 컨포멀하게 퇴적될 수 있다. 일부 실시예에서, 에칭 정지 층(62)은 실리콘 질화물, 실리콘 탄화물, 실리콘 산화물, 탄소 도핑된 산화물과 같은 로우 k 유전체, 다공성 탄소 도핑된 실리콘 이산화물과 같은 극저k 유전체 등 또는 이들의 조합일 수 있으며, CVD, PVD, ALD, SOD 프로세스 등, 또는 이들의 조합에 의해 퇴적될 수 있다.
도 16에서 또한, ILD(64)가 에칭 정지 층(62) 위에 퇴적된다. 일부 실시예에서, ILD(64)는 유동가능 CVD에 의해 형성된 유동가능 막이다. 일부 실시예에서, ILD(64)는 실리콘 산화물과 같은 산화물, PSG, BSG, BPSG, USG, 탄소 도핑된 산화물과 같은 로우 k 유전체, 다공성 탄소 도핑된 실리콘 이산화물과 같은 극저k 유전체, 폴리이미드와 같은 폴리머 등, 또는 이들의 조합으로 형성된다. 로우 k 유전체 재료는 3.9보다 더 낮은 k 값을 가질 수 있다. ILD(64)는 CVD, ALD, SOD 프로세스 등, 또는 이들의 조합과 같은 임의의 적합한 방법에 의해 퇴적될 수 있다.
도 16에서 또한, 콘택(661, 662, 및 663)(함께 전도성 층(66))이 ILD(64) 및 에칭 정지 층(62)을 통해 형성되어, 각자의 전도성 특징부(601, 602, 및 603)에 전기적으로 그리고 물리적으로 접촉한다. 콘택(661, 662, 및 663)을 위한 개구는 수락가능한 에칭 기술에 의해 형성될 수 있다. 실시예에서, 개구는 이방성 건식 에칭 프로세스에 의해 형성된다. 이들 개구는 전도성 층(66)의 재료로 채워진다.
일부 실시예에서, 라이너 층(65)이 개구를 라이닝하도록 퇴적될 수 있다. 라이너 층(65)은 후속 형성되는 게이트 콘택(도 30 참조)으로부터의 보호를 제공하도록 사용될 수 있다. 라이너 층(65)은 ILD(64) 위에 그리고 전도성 층(66) 개구에 컨포멀하게 퇴적될 수 있다. 일부 실시예에서, 라이너 층(65)은 실리콘 질화물, 실리콘 탄화물, 실리콘 산화물, 탄소 도핑된 산화물과 같은 로우 k 유전체, 다공성 탄소 도핑된 실리콘 이산화물과 같은 극저k 유전체, 등 또는 이들의 조합일 수 있으며, CVD, PVD, ALD, SOD 프로세스 등, 또는 이들의 조합에 의해 퇴적될 수 있다. 라이너 층(65)의 형성 후에, 이방성 에칭 프로세스가 전도성 특징부(601, 602, 및 603)의 상부 표면을 노출시키도록 라이너 층(65)의 하부 부분을 제거할 수 있다.
일부 실시예에서, 전도성 층(66)은 배리어 층(도시되지 않음)을 포함한다. 배리어 층은 후속 형성되는 전도성 층(66)의, 인접한 유전체 재료, 예컨대 ILD(64) 및 에칭 정지 층(62) 안으로의 확산을 막도록 돕는다. 배리어 층은, 티타늄, 티타늄 질화물, 탄탈럼, 탄탈럼 질화물, 망간, 망간 산화물, 코발트, 코발트 산화물, 코발트 질화물, 니켈, 니켈 산화물, 니켈 질화물, 실리콘 탄화물, 산소 도핑된 실리콘 탄화물, 질소 도핑된 실리콘 탄화물, 실리콘 질화물, 알루미늄 산화물, 알루미늄 질화물, 알루미늄 산질화물, 폴리이미드와 같은 폴리머, PBO 등, 또는 이들의 조합으로 제조될 수 있다. 배리어 층은 CVD, PVD, PECVD, ALD, SOD 등, 또는 이들의 조합에 의해 형성될 수 있다. 일부 실시예에서, 배리어 층은 생략된다.
전도성 층(66)은 텅스텐, 구리, 알루미늄 등, 또는 이들의 조합으로 제조될 수 있다. 전도성 층(66)은 전기화학 도금, PVD, CVD 등, 또는 이들의 조합과 같은 퇴적 프로세스를 통해 형성될 수 있다. 일부 실시예에서, 전도성 층(66)은 구리 함유 시드 층, 예컨대 AlCu 상에 형성된다.
일부 실시예에서, 전도성 층(66)은 ILD(64)의 상부 표면 위의 과도한 재료를 갖도록 형성된다. 이들 실시예에서, 전도성 층(66)은 콘택(661, 662, 및 663)을 형성하도록 CMP 프로세스와 같은 그라인딩 프로세스에 의해 평탄화된다. 일부 실시예에서, 전도성 특징부 콘택(661, 662, 및 663)의 상부 표면은 평탄화 프로세스 후에 ILD(64)의 상부 표면과 수평을 이룬다.
도 17 내지 도 24는 일부 실시예에 따라, 자기 정렬 콘택의 형성에 있어서의 중간 단계들을 예시한다. 도 17에 예시된 구조물은, 도 2 내지 도 8에 관련하여 상기에 기재된 프로세스로부터의 결과이며, 추가적인 프로세스를 따른다. 도 17은 리세스(50)를 형성하도록 도 8의 제1 하드 마스크 층(46)을 리세싱하는 것을 예시한다. 제1 하드 마스크 층(46), 에칭 정지 층(32), 및 게이트 스페이서(26)는, 제1 하드 마스크 층(46), 에칭 정지 층(32), 및 게이트 스페이서(26)의 상부 표면(46S, 26T 및 32S)이 각각 ILD(34)의 상부 표면(34S) 아래에 있도록 리세싱된다.
또한, 리세스(50)의 하부 표면은 예시된 바와 같은 평평한 표면, 볼록 표면, 오목 표면(예컨대, 디싱), 또는 이들의 조합을 가질 수 있다. 리세스(50)의 하부 표면은 적합한 에칭에 의해 평평하게, 볼록하게, 그리고/또는 오목하게 형성될 수 있다. 제1 하드 마스크 층(46)은, 제1 하드 마스크 층(46), 에칭 정지 층(32), 및 게이트 스페이서(26)의 재료에 선택적인 것과 같은, 수락가능한 에칭 프로세스를 사용하여 리세싱될 수 있다. 예를 들어, 에칭 프로세스는 플라즈마를 사용하여 에천트 가스로부터의 반응 종의 형성을 포함할 수 있다. 일부 실시예에서, 플라즈마는 원격 플라즈마일 수 있다. 일부 실시예에서, 에천트 가스는, CH3F/CH2F2/CHF3/C4F6/CF4/C4F8 및 NF3/O2/N2/Ar/H2/CH4/CO/CO2/COS, 등, 또는 이들의 조합과 같은 플루오로카본 화학을 포함할 수 있다. 일부 실시예에서, 에천트 가스는 약 5 내지 약 1000 sccm의 총 가스 유량으로 에칭 챔버에 공급될 수 있다. 일부 실시예에서, 에칭 프로세스 동안 에칭 챔버의 압력은 약 10 mtorr 내지 약 50 mtorr이다. 일부 실시예에서, 에천트 가스는 약 5 내지 약 95 퍼센트 수소 가스를 포함할 수 있다. 일부 실시예에서, 에천트 가스는 약 5 내지 약 95 퍼센트 비활성 가스를 포함할 수 있다.
또다른 실시예에서, 에칭은 H3PO4 등과 같은 적합한 에천트를 사용하는 습식 에칭일 수 있다. 이러한 실시예에서, 에칭 프로세스 동안 ILD(34)의 보호를 제공하도록 ILD(34) 위에 부가의 마스크(도시되지 않음)가 패터닝되어 사용될 수 있다. 마스크 층(46)이 에칭되고 두께가 감소됨에 따라, 측방향 에칭이 게이트 전극(40) 위의 마스크 층(46)으로부터 바깥쪽으로 진행하여 게이트 스페이서(26) 및 에칭 정지 층(32)의 노출된 부분을 제거할 수 있다. 일부 실시예에서, 측방향 에칭은 부분적으로 ILD(34)의 측벽으로 계속될 수 있다.
또한, 게이트 스페이서(26)(및 일부 실시예에서 에칭 정지 층(32))의 노출된 상부 표면은, 이들 층의 연장된 에칭에 의해 그리고/또는 에천트 가스 또는 프로세스 조건을 변경함으로써, 제1 하드 마스크 층(46)의 상부 표면 아래로 리세싱될 수 있다. 일부 실시예에서, 제1 하드 마스크 층(46)의 상부 표면과 게이트 스페이서(26)의 상부 표면 사이의 거리는 약 0.5 nm와 약 10 nm 사이, 예컨대 약 4 nm일 수 있다. 게이트 스페이서(26)의 상부 표면을 리세싱하는 것은, 후속 형성되는 제2 하드 마스크 층이 제1 하드 마스크 층(46)의 상부 부분을 둘러쌀 공간을 제공하여, 제1 하드 마스크 층(46), 및 제1 하드 마스크 층(46) 아래에 있는 게이트 전극(40)의 추가적인 보호를 제공한다.
도 18에서, 제2 하드 마스크 층(52)이 제1 하드 마스크 층(46), 게이트 스페이서(26), 에칭 정지 층(32) 및 ILD(34) 위에 그리고 리세스(50) 내에 형성된다. 도 18은 도 10과 유사하며, 유사한 참조 번호는 유사한 프로세스를 사용하여 형성된 유사한 요소를 나타낸다.
도 19에서 또한, ILD(34)의 상부 표면(34S)을 제2 하드 마스크 층(52)의 상부 표면(52S)과 수평을 이루게 하도록, CMP 프로세스와 같은 평탄화 프로세스가 수행될 수 있다. 따라서, ILD(34)의 상부 표면(34S)이 노출된다. 평탄화 후에, 제1 하드 마스크 층(46) 위의 제2 하드 마스크 층(52)의 두께는 약 0.5 nm 내지 약 10 nm, 예컨대 약 5 nm일 수 있다. 그리하여, 게이트 스페이서(26) 위의 제2 하드 마스크 층(52)의 두께는, 제1 하드 마스크 층(46)의 측벽을 따라 아래로 연장하는 제2 하드 마스크 층(52)의 외측 레그(leg)의 결과로서, 약 1 nm와 약 20 nm 사이, 예컨대 약 9 nm일 수 있다.
도 20에서, ILD(54)가 도 19에 예시된 구조물 위에 퇴적되고, ILD(54) 위에 하드 마스크 층(56)이 형성되어 패터닝된다. 도 20은 도 12와 유사하며, 유사한 참조 번호는 유사한 프로세스를 사용하여 형성된 유사한 요소를 나타낸다.
도 21은 기판(20)의 일부를 노출시키도록 패터닝된 하드 마스크 층(56)을 마스크로서 사용하여 ILD(54)를 통해 그리고 ILD(34)를 통해 개구(58)의 형성을 예시한다. 도 21은 도 13과 유사하며, 유사한 참조 번호는 유사한 프로세스를 사용하여 형성된 유사한 요소를 나타낸다. 그러나, 제2 하드 마스크 층(52)의 아래로 연장된 레그는 도 13에 예시된 제2 하드 마스크 층(52)보다 제1 하드 마스크 층(46)에 대하여 더 나은 보호를 제공한다는 것을 주목한다.
도 22는 개구(58)에서의 전도성 층(60)의 형성을 예시한다. 도 22는 도 14와 유사하며, 유사한 참조 번호는 유사한 프로세스를 사용하여 형성된 유사한 요소를 나타낸다.
도 23은 제1 하드 마스크 층(46)의 상부 표면 위의 레벨에 있는, ILD(54), 제2 하드 마스크 층(52)의 일부, 및 ILD(34)의 일부, 및 전도성 층(60)의 제거를 예시한다. 이 제거는 하나 이상의 에칭 프로세스 및/또는 CMP 프로세스와 같은 그라인딩 프로세스에 의해 수행될 수 있다. 제거 프로세스 후에, 전도성 층(60)은 전도성 특징부(601, 602, 및 603)로 분리된다. 또한, 제거 프로세스 후에, 전도성 특징부(601, 602, 및 603)의 상부 표면은 ILD(34) 및 제1 하드 마스크 층(46)의 상부 표면과 수평을 이룬다. 일부 실시예에서, 도 23에 예시된 바와 같이, 제2 하드 마스크 층(52)의 일부가, 게이트 스페이서(26)의 상부 표면 및 에칭 정지 층(32)의 상부 표면 위에, 제1 하드 마스크 층(46)의 어느 한 측에 남아있을 수 있다. 다른 실시예에서, 제2 하드 마스크 층(52)의 이들 부분은, 도 23의 제거 프로세스에 의해 제거될 수 있으며, 즉 제2 하드 마스크 층(52)이 완전히 제거될 때까지 제1 하드 마스크 층(46) 및 제2 하드 마스크 층(52)을 제거한다.
도 24는 도 23의 구조물 위의 에칭 정지 층(62)의 형성을 예시한다. 도 24에서 또한, ILD(64)가 에칭 정지 층(62) 위에 퇴적되고, 콘택(661, 662, 및 663)이 ILD(64) 및 에칭 정지 층(62)을 통해 형성되어, 각자의 전도성 특징부(601, 602, 및 603)에 전기적으로 그리고 물리적으로 접촉한다. 도 24는 도 16과 유사하며, 유사한 참조 번호는 유사한 프로세스를 사용하여 형성된 유사한 요소를 나타낸다.
도 25 내지 도 31은 게이트 콘택을 형성하는 후속 프로세스 동안 콘택(661, 662, 및 663)의 보호를 제공하도록 콘택(661, 662, 및 663) 위에 마스크 층을 형성하는 프로세스를 예시한다. 도 25 내지 도 31에 예시된 프로세스는 도 16에 예시된 구조물에 기초하지만, 프로세스가 또한 도 24에 예시된 구조물에 대해서도 수행될 수 있다는 것을 이해할 것이다. 도 25에서, 콘택(661, 662, 및 663)의 상부 표면이 리세싱된다. 콘택(661, 662, 및 663)은, 콘택(661, 662, 및 663)의 전도성 재료의 일부를 제거하고 리세스(70)를 형성하도록 적합한 에칭 기술을 사용하여 리세싱될 수 있다.
도 26에서, 제1 하드 마스크 층(72)이 ILD(64) 위에 그리고 콘택(661, 662, 및 663) 위의 리세스(70) 내에 형성된다. 제1 하드 마스크 층(72)은 SiN, SiON, SiO2 등, 또는 이들의 조합으로 제조될 수 있다. 제1 하드 마스크 층(72)은 CVD, PVD, ALD, SOD 프로세스 등, 또는 이들의 조합에 의해 형성될 수 있다.
도 27에서, 제1 하드 마스크 층(72)은 리세스(74)를 형성하도록 리세싱될 수 있다. 리세스(74)의 하부 표면은 예시된 바와 같은 평평한 표면, 볼록 표면, 오목 표면(예컨대, 디싱), 또는 이들의 조합을 가질 수 있다. 리세스(74)의 하부 표면은 적합한 에칭에 의해 평평하게, 볼록하게, 그리고/또는 오목하게 형성될 수 있다. 제1 하드 마스크 층(72)은, 제1 하드 마스크 층(72)의 재료에 선택적인 것과 같은, 수락가능한 에칭 프로세스를 사용하여 리세싱될 수 있다. 에칭은 제1 하드 마스크 층(46)에 관련하여 상기에 설명된 바와 유사한 프로세스 및 재료를 사용하여 수행될 수 있다.
도 28에서, 리세스(74) 내의 제1 하드 마스크 층(72) 위에 제2 하드 마스크 층(76)이 형성된다. 제2 하드 마스크 층(76)은, 게이트 콘택이 콘택(661, 662, 및 663)에 단락되는 것을 막도록 자기 정렬 게이트 콘택의 형성 동안 콘택(661, 662, 및 663)의 보호를 제공한다. 제2 하드 마스크 층(76)은 도 10의 제2 하드 마스크 층(52)에 관련하여 상기에 설명된 바와 유사한 재료 및 프로세스를 사용하여 형성될 수 있다.
도 29에서, 제2 하드 마스크 층(76)은, 제2 하드 마스크 층의 상부 표면이 ILD(64)의 상부 표면과 수평을 이루도록, 예를 들어 평탄화 프로세스를 사용하여 리세싱될 수 있다.
도 30에서, ILD(78)가 ILD(64) 위에 퇴적되고 패터닝되어 게이트 콘택(80)을 위한 개구를 그 안에 형성한다. 게이트 콘택(80)이 이 단면으로 도시되어 있지만, 게이트 콘택(80)은 상이한 단면으로 이루어질 수 있다는 것을 이해하여야 한다. 도 30에 예시된 바와 같이, 제2 하드 마스크 층(76)은, 형성되는 개구가 콘택(662)을 노출시키는 것을 막는다. 후속 형성되는 게이트 콘택(80)은 제2 하드 마스크(76)의 일부가 게이트 콘택(80)에 매립되게 할 수 있다. 라이너 층(65)도 또한, 게이트 콘택(80)을 위한 개구를 형성하는 동안 콘택(662)에 대한 측벽 보호를 제공한다.
게이트 콘택(80)은 임의의 적합한 프로세스를 사용하여 형성될 수 있다. 예를 들어, 게이트 콘택(80)은 콘택(661, 662, 및 663)의 형성에 관련하여 상기에 설명된 바와 유사한 프로세스 및 재료를 사용하여 형성될 수 있다. 도 30은 단지 예시적인 것이며 추가적인 게이트 콘택이 동시에 형성될 수 있다는 것을 또한 이해하여야 한다. 도 30에 예시된 바와 같이, 콘택(661, 662, 및 663)의 형성에 관련하여 상기에 설명된 바와 유사하게, 라이너 층(65)이 사용될 수 있다.
일부 실시예에서, 게이트 콘택(80)은 ILD(78)의 상부 표면 위의 과도한 재료를 갖도록 형성된다. 이들 실시예에서, 게이트 콘택(80)은 개별 게이트 콘택을 형성하도록 CMP 프로세스와 같은 그라인딩 프로세스에 의해 평탄화된다. 일부 실시예에서, 게이트 콘택(80)의 상부 표면은 평탄화 프로세스 후에 ILD(78)의 상부 표면과 수평을 이룬다.
도 31은, ILD(64) 및 게이트 콘택(80)의 상부 표면을 콘택(661, 662, 및 663)의 상부 표면과 수평을 이루게 하도록, ILD(78), 제2 하드 마스크 층(76), 제1 하드 마스크 층(72), ILD(64)의 일부, 및 게이트 콘택(80)의 상부 부분의 제거를 예시한다. 이 제거는 하나 이상의 에칭 프로세스 및/또는 CMP 프로세스와 같은 그라인딩 프로세스에 의해 수행될 수 있다.
본 개시의 실시예는, 제1 하드 마스크 층을 보호하는 제2 하드 마스크 층을 이용하는 자기 정렬 콘택 형성 프로세스를 제공한다. 제2 하드 마스크 층은 제1 하드 마스크 층에 비해 더 큰 에칭 선택도를 가지며, 그리하여 자기 정렬 콘택 개구를 형성하는 동안 더 나은 보호를 제공한다. 게이트 드레인을 위한 자기 정렬 콘택 프로세스 동안 소스/드레인 콘택을 보호하기 위해 소스/드레인 콘택 위에 일련의 하드 마스크 층을 제공하도록 마찬가지의 프로세스가 사용될 수 있다.
하나의 실시예는, 기판 위에 제1 게이트를 형성하는 단계, 상기 기판 위에 상기 제1 게이트를 둘러싸는 제1 유전체 층을 형성하는 단계, 및 상기 제1 게이트 위에 제1 하드 마스크 층을 형성하는 단계를 포함하는 방법이다. 상기 제1 하드 마스크는 제1 에칭 선택도를 갖는다. 상기 제1 하드 마스크 층 위에 제2 하드 마스크 층이 형성되며, 상기 제2 하드 마스크는 상기 제1 에칭 선택도보다 더 큰 제2 에칭 선택도를 갖는다. 상기 제1 게이트 및 상기 제1 유전체 층 위에 제2 유전체 층이 형성된다. 상기 제1 게이트에 인접한 제1 소스/드레인 영역 및 상기 제1 게이트에 인접한 제2 소스/드레인 영역을 노출시키도록, 상기 제2 유전체 층 및 상기 제1 유전체 층을 통해 제1 개구가 에칭되며, 상기 제2 하드 마스크의 제2 에칭 선택도는 상기 제1 하드 마스크를 에칭으로부터 보호한다. 상기 제1 개구는 전도성 재료로 채워진다. 상기 제2 하드 마스크 층, 상기 전도성 재료, 및 상기 제2 유전체 층은, 상기 제1 하드 마스크 층, 상기 전도성 재료, 및 상기 제1 유전체 층의 상부 표면을 평평하게 하도록(level) 리세싱되며, 상기 리세싱된 전도성 재료는, 상기 제1 소스/드레인 영역에의 제1 전도성 콘택 및 상기 제2 소스/드레인 영역에의 제2 전도성 콘택을 형성한다.
또다른 실시예는, 기판 위에 제1 금속 게이트를 형성하는 단계를 포함하는 방법이며, 상기 제1 금속 게이트는 상기 제1 금속 게이트의 대향 측벽 상에 제1 게이트 스페이서를 갖는다. 상기 기판 위에 그리고 상기 제1 금속 게이트에 인접하게 제1 유전체 층이 형성된다. 상기 제1 금속 게이트는 상기 제1 유전체 층의 상부 표면 아래의 상부 표면을 갖도록 리세싱된다. 상기 제1 금속 게이트의 리세싱된 상부 표면 상에 제1 하드 마스크 층이 형성된다. 상기 제1 하드 마스크 층 및 상기 제1 게이트 스페이서는 상기 제1 유전체 층의 상부 표면 아래의 상부 표면을 갖도록 리세싱된다. 상기 제1 게이트 스페이서는 상기 제1 하드 마스크 층의 상부 표면 아래의 상부 표면을 갖도록 리세싱된다. 상기 제1 하드 마스크 층 및 상기 제1 게이트 스페이서의 리세싱된 상부 표면 상에 제2 하드 마스크 층이 퇴적되며, 상기 제2 하드 마스크 층은 상기 제1 하드 마스크 층의 측벽으로 아래로 연장한다.
또다른 실시예는, 제1 게이트를 포함하는 디바이스이며, 상기 제1 게이트는 게이트 유전체, 게이트 전극, 및 상기 게이트 전극의 양측에 배치된 제1 게이트 스페이서를 포함한다. 상기 디바이스는 또한, 상기 게이트 전극 위의 제1 하드 마스크 층을 포함하며, 상기 제1 게이트 스페이서는 상기 제1 하드 마스크 층의 측벽의 제1 부분을 따라 연장한다. 상기 디바이스는, 상기 제1 게이트 스페이서 위에 배치된 제2 하드 마스크 층을 더 포함하며, 상기 제2 하드 마스크 층은 상기 제1 하드 마스크 층의 재료와는 상이한 재료이고, 상기 제2 하드 마스크 층은 상기 제1 하드 마스크 층의 측벽의 제2 부분을 따라 연장한다. 상기 디바이스는 또한, 상기 제1 게이트 스페이서에 인접한 제1 소스/드레인 콘택을 포함한다.
전술한 바는 당해 기술 분야에서의 숙련자들이 본 개시의 양상을 보다 잘 이해할 수 있도록 여러 실시예들의 특징을 나타낸 것이다. 당해 기술 분야에서의 숙련자라면, 여기에서 소개된 실시예와 동일한 목적을 수행하고/하거나 동일한 이점을 달성하기 위해 다른 프로세스 및 구조를 설계 또는 수정하기 위한 기반으로서 본 개시를 용이하게 사용할 수 있다는 것을 알아야 한다. 당해 기술 분야에서의 숙련자는 또한, 이러한 등가의 구성이 본 개시의 진정한 의미 및 범위로부터 벗어나지 않으며, 본 개시의 진정한 의미 및 범위에서 벗어나지 않고서 다양한 변경, 치환 및 대안을 행할 수 있다는 것을 알아야 한다.
실시예들
실시예 1. 방법에 있어서,
기판 위에 제1 게이트를 형성하는 단계;
상기 기판 위에 상기 제1 게이트를 둘러싸는 제1 유전체 층을 형성하는 단계;
상기 제1 게이트 위에 제1 하드 마스크 층을 형성하는 단계 - 상기 제1 하드 마스크는 제1 에칭 선택도를 가짐 - ;
상기 제1 하드 마스크 층 위에 제2 하드 마스크 층을 형성하는 단계 - 상기 제2 하드 마스크는 상기 제1 에칭 선택도보다 더 큰 제2 에칭 선택도를 가짐 - ;
상기 제1 게이트 및 상기 제1 유전체 층 위에 제2 유전체 층을 형성하는 단계;
상기 제1 게이트에 인접한 제1 소스/드레인 영역 및 상기 제1 게이트에 인접한 제2 소스/드레인 영역을 노출시키도록, 상기 제2 유전체 층 및 상기 제1 유전체 층을 통해 제1 개구를 에칭하는 단계 - 상기 제2 하드 마스크의 제2 에칭 선택도는 상기 제1 하드 마스크를 에칭으로부터 보호함 - ;
상기 제1 개구를 전도성 재료로 채우는 단계; 및
상기 제1 하드 마스크 층, 상기 전도성 재료, 및 상기 제1 유전체 층의 상부 표면을 평평하게 하도록(level), 상기 제2 하드 마스크 층, 상기 전도성 재료, 및 상기 제2 유전체 층을 리세싱하는 단계 - 상기 리세싱된 전도성 재료는, 상기 제1 소스/드레인 영역에의 제1 전도성 콘택 및 상기 제2 소스/드레인 영역에의 제2 전도성 콘택을 형성함 -
를 포함하는, 방법.
실시예 2. 실시예 1에 있어서, 상기 제1 게이트는, 제1 게이트 스페이서 사이에 개재된 제1 게이트 전극을 포함하고, 상기 방법은,
상기 제1 게이트 스페이서의 상부 표면을 노출시키도록 상기 제1 하드 마스크 층을 리세싱하는 단계를 더 포함하는, 방법.
실시예 3. 실시예 2에 있어서, 상기 제2 하드 마스크 층은 상기 제1 게이트 스페이서의 상부 표면 상에 있는 것인, 방법.
실시예 4. 실시예 2에 있어서,
상기 제1 게이트 스페이서의 상부 표면이 상기 제1 하드 마스크 층의 상부 표면 아래에 있도록 상기 제1 게이트 스페이서의 상부 표면을 리세싱하는 단계; 및
상기 제1 하드 마스크 층의 측벽으로 아래로 연장하여 상기 제1 게이트 스페이서의 상부 표면에 접촉하도록 상기 제2 하드 마스크 층을 형성하는 단계
를 더 포함하는, 방법.
실시예 5. 실시예 4에 있어서, 상기 제1 게이트 스페이서의 상부 표면은 상기 하드 마스크 층의 상부 표면 아래로 0.5 nm 내지 10 nm에 있는 것인, 방법.
실시예 6. 실시예 2에 있어서,
상기 제1 게이트 스페이서 위에 에칭 정지 층을 형성하는 단계를 더 포함하고, 상기 제1 개구를 에칭하는 것은 상기 제1 게이트 스페이서 상의 상기 에칭 정지 층을 노출시키는 것인, 방법.
실시예 7. 실시예 1에 있어서, 상기 제2 하드 마스크 층은 실리콘, 금속 산화물, 또는 텅스텐 탄화물을 포함하는 것인, 방법.
실시예 8. 실시예 1에 있어서,
상기 제1 전도성 콘택 위에 제3 전도성 콘택을 형성하는 단계:
상기 제3 전도성 콘택을 리세싱하는 단계;
상기 제3 전도성 콘택 위에 제3 하드 마스크 층을 형성하는 단계; 및
상기 제3 전도성 콘택 위에 제4 하드 마스크 층을 형성하는 단계를 더 포함하는, 방법.
실시예 9. 방법에 있어서,
기판 위에 제1 금속 게이트를 형성하는 단계 - 상기 제1 금속 게이트는 상기 제1 금속 게이트의 대향 측벽 상에 제1 게이트 스페이서를 가짐 - ;
상기 기판 위에 그리고 상기 제1 금속 게이트에 인접하게 제1 유전체 층을 형성하는 단계;
상기 제1 유전체 층의 상부 표면 아래의 상부 표면을 갖도록 상기 제1 금속 게이트를 리세싱하는 단계;
상기 제1 금속 게이트의 리세싱된 상부 표면 상에 제1 하드 마스크 층을 형성하는 단계;
상기 제1 유전체 층의 상부 표면 아래의 상부 표면을 갖도록 상기 제1 하드 마스크 층 및 상기 제1 게이트 스페이서를 리세싱하는 단계;
상기 제1 하드 마스크 층의 상부 표면 아래의 상부 표면을 갖도록 상기 제1 게이트 스페이서를 리세싱하는 단계; 및
상기 제1 하드 마스크 층 및 상기 제1 게이트 스페이서의 리세싱된 상부 표면 상에 제2 하드 마스크 층을 퇴적하는 단계 - 상기 제2 하드 마스크 층은 상기 제1 하드 마스크 층의 측벽으로 아래로 연장함 -
를 포함하는, 방법.
실시예 10. 실시예 9에 있어서,
상기 제1 유전체 층의 상부 표면과 수평인(level) 상부 표면을 갖도록 상기 제2 하드 마스크 층을 평평하게 하는 단계를 더 포함하는, 방법.
실시예 11. 실시예 9에 있어서, 상기 제2 하드 마스크 층은 실리콘, 금속 산화물, 또는 텅스텐 탄화물을 포함하는 것인, 방법.
실시예 12. 실시예 11에 있어서, 상기 제1 하드 마스크 층은 실리콘 질화물을 포함하는 것인, 방법.
실시예 13. 실시예 9에 있어서, 상기 제1 금속 게이트는, 상기 기판 상에 그리고 상기 제1 게이트 스페이서의 내부 측벽을 따르는 하이-k 게이트 유전체 층, 및 상기 하이-k 게이트 유전체 층 상의 금속 게이트 전극을 포함하는 것인, 방법.
실시예 14. 실시예 9에 있어서,
상기 제2 하드 마스크 층 및 제1 하드 마스크 층 위에 제2 유전체 층을 형성하는 단계;
상기 기판의 일부를 노출시키도록 상기 제2 및 제1 유전체 층을 통해 제1 개구를 에칭하는 단계 - 상기 제2 하드 마스크 층의 상부 표면이 상기 제1 개구에서 노출됨 - ;
상기 제1 개구를 전도성 재료로 채우는 단계; 및
상기 제1 유전체 층에 제1 전도성 콘택을 형성하도록, 상기 제2 유전체 층 및 상기 제2 하드 마스크 층, 및 상기 제1 하드 마스크 층 위의 상기 전도성 재료와 상기 제2 및 제1 유전체 층의 일부를 제거하는 단계를 더 포함하는, 방법.
실시예 15. 실시예 14에 있어서,
상기 제2 유전체 층 및 상기 제2 하드 마스크 층, 및 상기 제1 하드 마스크 층 위의 상기 전도성 재료와 상기 제2 및 제1 유전체 층의 일부를 제거한 후에, 상기 제1 하드 마스크 층 및 상기 제1 유전체 층 위에 제3 유전체 층을 형성하는 단계; 및
상기 제1 전도성 콘택에 상기 제3 유전체 층을 통해 제2 전도성 콘택을 형성하는 단계를 더 포함하는, 방법.
실시예 16. 실시예 15에 있어서,
상기 제2 전도성 콘택의 상부 표면을 리세싱하는 단계;
상기 제2 전도성 콘택 위에 제3 마스크 층을 형성하는 단계; 및
상기 제3 마스크 층 위에 제4 마스크 층을 형성하는 단계 - 상기 제4 마스크 층은 실리콘, 금속 산화물, 또는 텅스텐 탄화물을 포함함 - 를 더 포함하는, 방법.
실시예 17. 디바이스에 있어서,
제1 게이트 - 상기 제1 게이트는 게이트 유전체, 게이트 전극, 및 상기 게이트 전극의 양측에 배치된 제1 게이트 스페이서를 포함함 - ;
상기 게이트 전극 위의 제1 하드 마스크 층 - 상기 제1 게이트 스페이서는 상기 제1 하드 마스크 층의 측벽의 제1 부분을 따라 연장함 - ;
상기 제1 게이트 스페이서 위에 배치된 제2 하드 마스크 층 - 상기 제2 하드 마스크 층은 상기 제1 하드 마스크 층의 재료와는 상이한 재료이고, 상기 제2 하드 마스크 층은 상기 제1 하드 마스크 층의 측벽의 제2 부분을 따라 연장함 - ; 및
상기 제1 게이트 스페이서에 인접한 제1 소스/드레인 콘택
을 포함하는, 디바이스.
실시예 18. 실시예 17에 있어서, 상기 소스/드레인 콘택은 상기 제2 하드 마스크 층과 접촉하는 것인, 디바이스.
실시예 19. 실시예 17에 있어서,
상기 제1 게이트 위에 배치된 층간 유전체(ILD; inter layer dielectric) 층; 및
상기 ILD 층에 매립된 제2 소스/드레인 콘택 - 상기 제2 소스/드레인 콘택은 상기 제1 소스/드레인 콘택에 전기적으로 그리고 물리적으로 커플링되고, 상기 제2 소스/드레인 콘택은 상기 제2 하드 마스크 층과 물리적으로 접촉함 -
을 더 포함하는, 디바이스.
실시예 20. 실시예 17에 있어서, 상기 제2 하드 마스크 층은 실리콘, 금속 산화물, 또는 텅스텐 탄화물을 포함하는 것인, 디바이스.

Claims (10)

  1. 방법에 있어서,
    기판 위에 제1 게이트를 형성하는 단계 - 상기 제1 게이트는 제1 게이트 스페이서들 사이에 개재된 제1 게이트 전극을 포함함 - ;
    상기 기판 위에 상기 제1 게이트를 둘러싸는 제1 유전체 층을 형성하는 단계;
    상기 제1 게이트 위에 제1 하드 마스크 층을 형성하는 단계 - 상기 제1 하드 마스크는 제1 에칭 선택도를 가짐 - ;
    상기 제1 게이트 스페이서들의 상부 표면을 노출시키도록 상기 제1 하드 마스크 층을 리세싱하는 단계;
    상기 제1 게이트 스페이서들의 상부 표면이 상기 제1 하드 마스크 층의 상부 표면 아래에 있도록 상기 제1 게이트 스페이서들의 상부 표면을 리세싱하는 단계;
    상기 제1 하드 마스크 층 위에 제2 하드 마스크 층을 형성하는 단계 - 상기 제2 하드 마스크는 상기 제1 에칭 선택도보다 더 큰 제2 에칭 선택도를 가지고, 상기 제2 하드 마스크 층은 상기 제1 하드 마스크 층의 측벽으로 아래로 연장되어 상기 제1 게이트 스페이서들의 상부 표면에 접촉함 - ;
    상기 제1 게이트 및 상기 제1 유전체 층 위에 제2 유전체 층을 형성하는 단계;
    상기 제1 게이트에 인접한 제1 소스/드레인 영역 및 상기 제1 게이트에 인접한 제2 소스/드레인 영역을 노출시키도록, 상기 제2 유전체 층 및 상기 제1 유전체 층을 통해 제1 개구를 에칭하는 단계 - 상기 제2 하드 마스크의 제2 에칭 선택도는 상기 제1 하드 마스크를 에칭으로부터 보호함 - ;
    상기 제1 개구를 전도성 재료로 채우는 단계; 및
    상기 제1 하드 마스크 층, 상기 전도성 재료, 및 상기 제1 유전체 층의 상부 표면을 평평하게 하도록(level), 상기 제2 하드 마스크 층, 상기 전도성 재료, 및 상기 제2 유전체 층을 리세싱하는 단계 - 상기 리세싱된 전도성 재료는, 상기 제1 소스/드레인 영역에의 제1 전도성 콘택 및 상기 제2 소스/드레인 영역에의 제2 전도성 콘택을 형성함 -
    를 포함하는, 방법.
  2. 삭제
  3. 청구항 1에 있어서, 상기 제2 하드 마스크 층은 상기 제1 게이트 스페이서들의 상부 표면 상에 있는 것인, 방법.
  4. 삭제
  5. 청구항 1에 있어서, 상기 제1 게이트 스페이서들의 상부 표면은 상기 제1 하드 마스크 층의 상부 표면 아래로 0.5 nm 내지 10 nm에 있는 것인, 방법.
  6. 청구항 1에 있어서,
    상기 제1 게이트 스페이서들 위에 에칭 정지 층을 형성하는 단계를 더 포함하고, 상기 제1 개구를 에칭하는 것은 상기 제1 게이트 스페이서들 상의 상기 에칭 정지 층을 노출시키는 것인, 방법.
  7. 청구항 1에 있어서, 상기 제2 하드 마스크 층은 실리콘, 금속 산화물, 또는 텅스텐 탄화물을 포함하는 것인, 방법.
  8. 청구항 1에 있어서,
    상기 제1 전도성 콘택 위에 제3 전도성 콘택을 형성하는 단계;
    상기 제3 전도성 콘택을 리세싱하는 단계;
    상기 제3 전도성 콘택 위에 제3 하드 마스크 층을 형성하는 단계; 및
    상기 제3 전도성 콘택 위에 제4 하드 마스크 층을 형성하는 단계
    를 더 포함하는, 방법.
  9. 방법에 있어서,
    기판 위에 제1 금속 게이트를 형성하는 단계 - 상기 제1 금속 게이트는 상기 제1 금속 게이트의 대향 측벽 상에 제1 게이트 스페이서들을 가짐 - ;
    상기 기판 위에 그리고 상기 제1 금속 게이트에 인접하게 제1 유전체 층을 형성하는 단계;
    상기 제1 유전체 층의 상부 표면 아래의 상부 표면을 갖도록 상기 제1 금속 게이트를 리세싱하는 단계;
    상기 제1 금속 게이트의 리세싱된 상부 표면 상에 제1 하드 마스크 층을 형성하는 단계;
    상기 제1 유전체 층의 상부 표면 아래의 상부 표면을 갖도록 상기 제1 하드 마스크 층 및 상기 제1 게이트 스페이서들을 리세싱하는 단계;
    상기 제1 하드 마스크 층의 상부 표면 아래의 상부 표면을 갖도록 상기 제1 게이트 스페이서들을 리세싱하는 단계; 및
    상기 제1 하드 마스크 층 및 상기 제1 게이트 스페이서들의 리세싱된 상부 표면 상에 제2 하드 마스크 층을 퇴적하는 단계 - 상기 제2 하드 마스크 층은 상기 제1 하드 마스크 층의 측벽으로 아래로 연장됨 -
    를 포함하는, 방법.
  10. 디바이스에 있어서,
    제1 게이트 - 상기 제1 게이트는 게이트 유전체, 게이트 전극, 및 상기 게이트 전극의 양측에 배치된 제1 게이트 스페이서들을 포함함 - ;
    상기 게이트 전극 위의 제1 하드 마스크 층 - 상기 제1 게이트 스페이서들은 상기 제1 하드 마스크 층의 측벽의 제1 부분을 따라 연장됨 - ;
    상기 제1 게이트 스페이서들 위에 배치된 제2 하드 마스크 층 - 상기 제2 하드 마스크 층은 상기 제1 하드 마스크 층의 재료와는 상이한 재료이고, 상기 제2 하드 마스크 층은 상기 제1 하드 마스크 층의 측벽의 제2 부분을 따라 연장됨 - ; 및
    상기 제1 게이트 스페이서들에 인접한 제1 소스/드레인 콘택
    을 포함하는, 디바이스.
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Families Citing this family (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20220190129A1 (en) * 2020-12-16 2022-06-16 Intel Corporation Transistor arrangements with stacked trench contacts and gate straps

Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20170288031A1 (en) * 2016-04-04 2017-10-05 Taiwan Semiconductor Manufacturing Company, Ltd. Self aligned contact scheme

Family Cites Families (15)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20010008589A (ko) 1999-07-02 2001-02-05 김영환 상감 기법을 이용한 반도체장치의 비트라인 형성방법
KR20080001883A (ko) 2006-06-30 2008-01-04 주식회사 하이닉스반도체 반도체 소자의 콘택홀 제조방법
US8436404B2 (en) 2009-12-30 2013-05-07 Intel Corporation Self-aligned contacts
US9236267B2 (en) 2012-02-09 2016-01-12 Taiwan Semiconductor Manufacturing Company, Ltd. Cut-mask patterning process for fin-like field effect transistor (FinFET) device
US9105490B2 (en) 2012-09-27 2015-08-11 Taiwan Semiconductor Manufacturing Company, Ltd. Contact structure of semiconductor device
US9236300B2 (en) 2012-11-30 2016-01-12 Taiwan Semiconductor Manufacturing Company, Ltd. Contact plugs in SRAM cells and the method of forming the same
US9136106B2 (en) 2013-12-19 2015-09-15 Taiwan Semiconductor Manufacturing Company, Ltd. Method for integrated circuit patterning
US9064801B1 (en) 2014-01-23 2015-06-23 International Business Machines Corporation Bi-layer gate cap for self-aligned contact formation
US9406804B2 (en) 2014-04-11 2016-08-02 Taiwan Semiconductor Manufacturing Company, Ltd. FinFETs with contact-all-around
US9443769B2 (en) 2014-04-21 2016-09-13 Taiwan Semiconductor Manufacturing Company, Ltd. Wrap-around contact
US9831183B2 (en) 2014-08-07 2017-11-28 Taiwan Semiconductor Manufacturing Company, Ltd. Contact structure and method of forming
US9520482B1 (en) 2015-11-13 2016-12-13 Taiwan Semiconductor Manufacturing Company, Ltd. Method of cutting metal gate
KR102514620B1 (ko) 2016-04-28 2023-03-29 삼성전자주식회사 반도체 소자 및 이의 제조 방법
US9852947B1 (en) 2016-09-21 2017-12-26 Taiwan Semiconductor Manufacturing Company, Ltd. Forming sidewall spacers using isotropic etch
US10164053B1 (en) 2017-08-31 2018-12-25 Taiwan Semiconductor Manufacturing Company, Ltd. Semiconductor device and method

Patent Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20170288031A1 (en) * 2016-04-04 2017-10-05 Taiwan Semiconductor Manufacturing Company, Ltd. Self aligned contact scheme

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