CN108807182A - 半导体装置的制造方法 - Google Patents

半导体装置的制造方法 Download PDF

Info

Publication number
CN108807182A
CN108807182A CN201711294959.0A CN201711294959A CN108807182A CN 108807182 A CN108807182 A CN 108807182A CN 201711294959 A CN201711294959 A CN 201711294959A CN 108807182 A CN108807182 A CN 108807182A
Authority
CN
China
Prior art keywords
layer
mask layer
dielectric
fin
metal
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Granted
Application number
CN201711294959.0A
Other languages
English (en)
Other versions
CN108807182B (zh
Inventor
黄明杰
章勋明
陈嘉仁
张铭庆
古淑瑗
黄泰钧
王俊尧
李资良
徐志安
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Taiwan Semiconductor Manufacturing Co TSMC Ltd
Original Assignee
Taiwan Semiconductor Manufacturing Co TSMC Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Taiwan Semiconductor Manufacturing Co TSMC Ltd filed Critical Taiwan Semiconductor Manufacturing Co TSMC Ltd
Publication of CN108807182A publication Critical patent/CN108807182A/zh
Application granted granted Critical
Publication of CN108807182B publication Critical patent/CN108807182B/zh
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/31—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
    • H01L21/3205—Deposition of non-insulating-, e.g. conductive- or resistive-, layers on insulating layers; After-treatment of these layers
    • H01L21/32051—Deposition of metallic or metal-silicide layers
    • H01L21/32053—Deposition of metallic or metal-silicide layers of metal-silicide layers
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
    • H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
    • H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
    • H01L21/822—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
    • H01L21/8232—Field-effect technology
    • H01L21/8234—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type
    • H01L21/823431—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type with a particular manufacturing method of transistors with a horizontal current flow in a vertical sidewall of a semiconductor body, e.g. FinFET, MuGFET
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409—Unipolar field-effect transistors
    • H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
    • H01L29/66787—Unipolar field-effect transistors with an insulated gate, i.e. MISFET with a gate at the side of the channel
    • H01L29/66795—Unipolar field-effect transistors with an insulated gate, i.e. MISFET with a gate at the side of the channel with a horizontal current flow in a vertical sidewall of a semiconductor body, e.g. FinFET, MuGFET
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/027—Making masks on semiconductor bodies for further photolithographic processing not provided for in group H01L21/18 or H01L21/34
    • H01L21/033—Making masks on semiconductor bodies for further photolithographic processing not provided for in group H01L21/18 or H01L21/34 comprising inorganic layers
    • H01L21/0334—Making masks on semiconductor bodies for further photolithographic processing not provided for in group H01L21/18 or H01L21/34 comprising inorganic layers characterised by their size, orientation, disposition, behaviour, shape, in horizontal or vertical plane
    • H01L21/0337—Making masks on semiconductor bodies for further photolithographic processing not provided for in group H01L21/18 or H01L21/34 comprising inorganic layers characterised by their size, orientation, disposition, behaviour, shape, in horizontal or vertical plane characterised by the process involved to create the mask, e.g. lift-off masks, sidewalls, or to modify the mask, e.g. pre-treatment, post-treatment
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/28—Manufacture of electrodes on semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/268
    • H01L21/28008—Making conductor-insulator-semiconductor electrodes
    • H01L21/28017—Making conductor-insulator-semiconductor electrodes the insulator being formed after the semiconductor body, the semiconductor being silicon
    • H01L21/28026—Making conductor-insulator-semiconductor electrodes the insulator being formed after the semiconductor body, the semiconductor being silicon characterised by the conductor
    • H01L21/28035—Making conductor-insulator-semiconductor electrodes the insulator being formed after the semiconductor body, the semiconductor being silicon characterised by the conductor the final conductor layer next to the insulator being silicon, e.g. polysilicon, with or without impurities
    • H01L21/28044—Making conductor-insulator-semiconductor electrodes the insulator being formed after the semiconductor body, the semiconductor being silicon characterised by the conductor the final conductor layer next to the insulator being silicon, e.g. polysilicon, with or without impurities the conductor comprising at least another non-silicon conductive layer
    • H01L21/28052—Making conductor-insulator-semiconductor electrodes the insulator being formed after the semiconductor body, the semiconductor being silicon characterised by the conductor the final conductor layer next to the insulator being silicon, e.g. polysilicon, with or without impurities the conductor comprising at least another non-silicon conductive layer the conductor comprising a silicide layer formed by the silicidation reaction of silicon with a metal layer
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/10—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions with semiconductor regions connected to an electrode not carrying current to be rectified, amplified or switched and such electrode being part of a semiconductor device which comprises three or more electrodes
    • H01L29/1025—Channel region of field-effect devices
    • H01L29/1029—Channel region of field-effect devices of field-effect transistors
    • H01L29/1033—Channel region of field-effect devices of field-effect transistors with insulated gate, e.g. characterised by the length, the width, the geometric contour or the doping structure
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/43—Electrodes ; Multistep manufacturing processes therefor characterised by the materials of which they are formed
    • H01L29/49—Metal-insulator-semiconductor electrodes, e.g. gates of MOSFET
    • H01L29/4966—Metal-insulator-semiconductor electrodes, e.g. gates of MOSFET the conductor material next to the insulator being a composite material, e.g. organic material, TiN, MoSi2
    • H01L29/4975—Metal-insulator-semiconductor electrodes, e.g. gates of MOSFET the conductor material next to the insulator being a composite material, e.g. organic material, TiN, MoSi2 being a silicide layer, e.g. TiSi2
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66234—Bipolar junction transistors [BJT]
    • H01L29/66325—Bipolar junction transistors [BJT] controlled by field-effect, e.g. insulated gate bipolar transistors [IGBT]
    • H01L29/66333—Vertical insulated gate bipolar transistors
    • H01L29/66348—Vertical insulated gate bipolar transistors with a recessed gate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409—Unipolar field-effect transistors
    • H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
    • H01L29/66545—Unipolar field-effect transistors with an insulated gate, i.e. MISFET using a dummy, i.e. replacement gate in a process wherein at least a part of the final gate is self aligned to the dummy gate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409—Unipolar field-effect transistors
    • H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
    • H01L29/66787—Unipolar field-effect transistors with an insulated gate, i.e. MISFET with a gate at the side of the channel
    • H01L29/66795—Unipolar field-effect transistors with an insulated gate, i.e. MISFET with a gate at the side of the channel with a horizontal current flow in a vertical sidewall of a semiconductor body, e.g. FinFET, MuGFET
    • H01L29/6681—Unipolar field-effect transistors with an insulated gate, i.e. MISFET with a gate at the side of the channel with a horizontal current flow in a vertical sidewall of a semiconductor body, e.g. FinFET, MuGFET using dummy structures having essentially the same shape as the semiconductor body, e.g. to provide stability
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/7831—Field effect transistors with field effect produced by an insulated gate with multiple gate structure
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/785—Field effect transistors with field effect produced by an insulated gate having a channel with a horizontal current flow in a vertical sidewall of a semiconductor body, e.g. FinFET, MuGFET
    • H01L29/7855—Field effect transistors with field effect produced by an insulated gate having a channel with a horizontal current flow in a vertical sidewall of a semiconductor body, e.g. FinFET, MuGFET with at least two independent gates
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/785—Field effect transistors with field effect produced by an insulated gate having a channel with a horizontal current flow in a vertical sidewall of a semiconductor body, e.g. FinFET, MuGFET
    • H01L29/7856—Field effect transistors with field effect produced by an insulated gate having a channel with a horizontal current flow in a vertical sidewall of a semiconductor body, e.g. FinFET, MuGFET with an non-uniform gate, e.g. varying doping structure, shape or composition on different sides of the fin, or different gate insulator thickness or composition on opposing fin sides

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Computer Hardware Design (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Physics & Mathematics (AREA)
  • Ceramic Engineering (AREA)
  • Manufacturing & Machinery (AREA)
  • Chemical & Material Sciences (AREA)
  • Composite Materials (AREA)
  • Materials Engineering (AREA)
  • Chemical Kinetics & Catalysis (AREA)
  • Inorganic Chemistry (AREA)
  • Insulated Gate Type Field-Effect Transistor (AREA)
  • Thin Film Transistor (AREA)
  • Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)

Abstract

半导体装置的制造方法包含在第一鳍片上方形成金属栅极结构，金属栅极结构被第一介电材料环绕，以及在第一介电材料上方形成盖层，金属栅极结构与盖层之间的蚀刻选择性超过预定的临界值。半导体装置的制造方法也包含在第一鳍片和第一介电材料上方形成图案化的硬掩模层，其中图案化的硬掩模层的开口将金属栅极结构的一部分和盖层的一部分暴露出来。半导体装置的制造方法还包含移除由图案化的硬掩模层的开口暴露出的金属栅极结构的一部分。

Description

半导体装置的制造方法
技术领域
本公开实施例涉及半导体装置制造技术，特别涉及鳍式场效晶体管装置及其制造方法。
背景技术
半导体产业因为持续增进各种电子元件(例如晶体管、二极管、电阻器、电容器等)的集成(integration)密度，已经历了快速成长。在大部分情况下，这种在集成密度上的增进来自于不断地缩减最小部件(feature)的尺寸，这使得更多的元件可以被整合至指定的面积内。
在集成电路中越来越广泛地使用鳍式场效晶体管(Fin Field-EffectTransistor，FinFET)装置。鳍式场效晶体管装置具有三维的(three-dimensional)结构，其包含从基底突出的半导体鳍。栅极结构配置为控制鳍式场效晶体管装置的导电沟道内的电荷载体的流动，且栅极结构环绕半导体鳍。举例来说，在三栅极(tri-gate)鳍式场效晶体管装置中，栅极结构环绕半导体鳍的三个侧边，藉此在半导体鳍的三个侧边上形成导电沟道。
发明内容
根据本公开的一些实施例，提供半导体装置的制造方法。此方法包含形成第一介电材料于虚设栅极结构周围，用金属栅极结构置换虚设栅极结构，在第一介电材料的顶面上方形成掩模层，其中掩模层的蚀刻速率比金属栅极结构的蚀刻速率慢，在金属栅极结构和掩模层上方形成图案化的硬掩模层，其中图案化的硬掩模层将金属栅极结构的一部分和掩模层的至少一部分暴露出来，移除由图案化的硬掩模层暴露出的金属栅极结构的这部分，藉此在金属栅极结构中形成开口，以及使用第二介电材料填充开口。
根据本公开的一些实施例，提供半导体装置的制造方法。此方法包含在鳍片上方形成金属栅极结构，其中金属栅极结构被第一介电材料环绕，在第一介电材料上方形成盖层，其中金属栅极结构与盖层之间的蚀刻选择性超过预定的临界值，在金属栅极结构和盖层上方形成图案化的硬掩模层，其中图案化的硬掩模层的开口暴露出金属栅极结构的一部分和盖层的一部分，以及移除由图案化的硬掩模层的开口暴露出的金属栅极结构的这部分。
根据本公开的一些实施例，提供鳍式场效晶体管装置的制造方法。此方法包含形成第一鳍片和第二鳍片，第一鳍片大抵上平行于第二鳍片，在第一鳍片和第二鳍片上方形成虚设栅极，虚设栅极具有栅极间隔物，形成层间介电层(ILD)于虚设栅极周围，用金属栅极置换虚设栅极，在层间介电层的上表面上方形成盖层，盖层的第一蚀刻速率比金属栅极的第二蚀刻速率慢，在盖层上方形成硬掩模层，将硬掩模层图案化，以在第一鳍片和第二鳍片之间形成第一开口，第一开口将金属栅极和盖层暴露出来，以及移除由硬掩模层的第一开口暴露出的金属栅极的一部分。
附图说明
通过以下的详细描述配合所附附图，可以更加理解本公开实施例的内容。需强调的是，根据产业上的标准惯例，许多部件(feature)并未按照比例绘制。事实上，为了能清楚地讨论，各种部件的尺寸可能被任意地增加或减少。
图1是根据一些实施例的鳍式场效晶体管(FinFET)的透视示意图。
图2-图18B是根据一些实施例绘示在制造鳍式场效晶体管装置的各个阶段的各种示意图(例如剖面示意图、平面示意图)。
图19-图24是根据一些实施例绘示在制造鳍式场效晶体管装置的各个阶段的剖面示意图。
图25-图29是根据一些实施例绘示在制造鳍式场效晶体管装置的各个阶段的剖面示意图。
图30是根据一些实施例绘示制造半导体装置的方法的流程图。
附图标记说明：
30～鳍式场效晶体管；
32、50～基底；
34～隔离区；
36、64～鳍片；
38、66～栅极介电质；
40～栅极电极；
42、44～源极/漏极区；
52～衬垫氧化物层；
55～切割区；
56～衬垫氮化物层；
58～图案化的掩模；
60～半导体条；
61～沟槽；
62～隔离区；
64A、64B、64C、64D～半导体鳍；
65～轻掺杂漏极区；
68～栅极；
70～掩模；
75～栅极结构；
80～外延的源极/漏极区；
81～硅化物区；
82、141～凹陷；
84～第一掩模层；
85、89、89’、92～掩模层；
86～第二掩模层；
87～栅极间隔物；
88～硅层；
90～第一层间介电质；
90U～上表面；
94、104～阻挡层；
95～第二层间介电质；
96～栅极介电层；
97、97A、97B、97C、97B_1、97B_2～金属栅极；
98～栅极电极；
100～鳍式场效晶体管装置；
102～接触件；
109～籽晶层；
110～导电材料；
122～第一硬掩模层；
122U～下表面；
124～第二硬掩模层；
132～底部抗反射涂层；
133～三层的光致抗蚀剂；
134～中间层；
136～顶部光致抗蚀剂层；
137、139～图案；
142～第一介电层；
144～第二介电层；
1000～方法；
1010、1020、1030、1040、1050、1060～步骤；
D1、D2～距离；
D3、H3～深度；
D4、D5～偏移；
H1、H2～高度；
L1～长度；
T1、T2～厚度；
W1、W2、W3、W4、W5、W6、W7～宽度。
具体实施方式
以下内容提供了很多不同的实施例或范例，用于实施本公开实施例的不同部件。组件和配置的具体范例描述如下，以简化本公开实施例。当然，这些仅仅是范例，并非用以限定本公开实施例。举例来说，叙述中若提及第一部件形成于第二部件之上，可能包含第一和第二部件直接接触的实施例，也可能包含额外的部件形成于第一和第二部件之间，使得第一和第二部件不直接接触的实施例。
再者，空间上相关的措辞，例如「在……之下」、「在……下方」、「下方的」、「在……上方」、「上方的」和其他类似的用语可用于此，以方便描述如图所示的一元件或部件与其他元件或部件之间的关系。此空间上相关的措辞意欲包含除附图描绘的方向外，使用或操作中的装置的不同方向。装置可以其他方向定位(旋转90度或其他定位方向)，且在此使用的空间相关描述可同样依此解读。
本公开实施例在形成半导体装置的背景下进行讨论，并且具体来说，在装置的制造期间减少鳍式场效晶体管装置的层间介电(inter-layer dielectric，ILD)层的损耗。
图1绘示鳍式场效晶体管30的范例的透视示意图。鳍式场效晶体管30包含具有鳍片36的基底32。基底32具有隔离区34形成于其上，且鳍片36从相邻的隔离区34之间突出于隔离区34上方。栅极介电质38沿着鳍片36的侧壁且在鳍片36的顶面上方，并且栅极电极40(也称为栅极)在栅极介电质38上方。源极/漏极区42和44位于鳍片36内且在栅极介电质38和栅极电极40的两侧。图1更绘示在后续的附图中使用的参考剖面。剖面B-B沿着鳍式场效晶体管30的栅极电极40的纵轴延伸。剖面A-A垂直于剖面B-B且沿着鳍36的纵轴，并且举例来说，在源极/漏极区42和44之间的电流方向上。剖面C-C平行于剖面A-A且在鳍片36之外。剖面A-A、B-B和C-C也在图9的平面示意图中绘示。为了清楚地说明，后续的附图参照这些参考剖面。
图2-图18B是根据一些实施例绘示在制造鳍式场效晶体管装置100的各个阶段的示意图(例如剖面示意图、平面示意图)。鳍式场效晶体管装置100类似于图1中的鳍式场效晶体管装置30，只除了多个鳍片和多个栅极结构。图2-图5绘示沿着剖面B-B的鳍式场效晶体管装置100的剖面示意图，以及图6-图8绘示沿着剖面A-A的鳍式场效晶体管装置100的剖面示意图。图9为鳍式场效晶体管装置100的平面示意图。图10A-图18B绘示在制造的各个阶段，沿着不同剖面的鳍式场效晶体管装置的剖面示意图，其中具有相同的参考数字(例如10A和10B)的附图绘示在制造的相同阶段的鳍式场效晶体管装置100的剖面示意图。详细而言，图10A、图11A、图12A、图13A、图14A、图15A和图16A绘示沿着剖面C-C的鳍式场效晶体管装置100的剖面示意图，图17A和图18A绘示沿着剖面A-A的鳍式场效晶体管装置100的剖面示意图，以及图10B、图11B、图12B、图13B、图14B、图15B、图16B、图17B和图18B绘示沿着剖面B-B的鳍式场效晶体管装置100的剖面示意图。
图2绘示基底50的剖面示意图。基底50可以是半导体基底，例如整体的(bulk)半导体基底、绝缘体上的半导体(semiconductor-on-insulator，SOI)基底或类似的材料基底，可以将半导体基底掺杂(例如使用p型或n型掺杂物)或不掺杂。基底50可以是晶片，例如硅晶片。一般来说，绝缘体上的半导体基底包含在绝缘层上形成的一层半导体材料。绝缘层可以是，举例来说，埋藏氧化(buried oxide，BOX)层、氧化硅层或类似的绝缘层，在通常是硅或玻璃基底的基底上提供绝缘层。也可以使用其他基底，例如多层的(multi-layered)或梯度变化的(gradient)基底。在一些实施例中，基底50的半导体材料可以包含硅；锗；化合物半导体，其包含碳化硅、砷化镓、磷化镓、磷化铟、砷化铟及/或锑化铟；合金半导体，其包含SiGe、GaAsP、AlInAs、AlGaAs、GaInAs、GaInP及/或GaInAsP；或前述的组合。
参照图3，使用例如光刻(photolithography)和蚀刻技术将图2绘示的基底50图案化。举例来说，在基底50上方形成掩模层，例如衬垫(pad)氧化物层52和上方的衬垫氮化物层56。衬垫氧化物层52可以是包含氧化硅的薄膜，其使用例如热氧化(thermal oxidation)工艺形成。衬垫氧化物层52可以作为基底50和上方的衬垫氮化物层56之间的粘着层，并且可以作为用于蚀刻衬垫氮化物层56的蚀刻停止层。在一些实施例中，作为范例，衬垫氮化物层56由氮化硅、氮氧化硅、碳化硅、氮碳化硅、类似的材料或前述的组合形成，并且可以使用低压化学气相沉积(low-pressure chemical vapor deposition，LPCVD)或等离子体增强化学气相沉积(plasma enhanced chemical vapor deposition，PECVD)形成。
可以使用光刻技术将掩模层图案化。一般来说，光刻技术利用光致抗蚀剂(photoresist)材料(未绘示)，其经过沉积、照射(曝光)以及显影(developed)，以移除光致抗蚀剂材料的一部分。剩余的光致抗蚀剂材料保护底下的材料，例如在这个范例中的掩模层，避免受到后续工艺步骤的影响，例如蚀刻。如图3中所示，在这个范例中，使用光致抗蚀剂材料将衬垫氧化物层52及衬垫氮化物层56图案化，以形成图案化的掩模58。
接着使用图案化的掩模58将基底50的露出部分图案化，以形成沟槽61，藉此在如图3中所示的相邻的沟槽61之间定义出半导体条60。在一些实施例中，通过使用例如反应性离子蚀刻(reactive ion etch，RIE)、中子束蚀刻(neutral beam etch，NBE)、类似的工艺或前述的组合，在基底50中蚀刻出沟槽形成半导体条60。蚀刻可以是异向性的(anisotropic)。在一些实施例中，沟槽61可以是彼此平行的条状物(从顶部看)，并且彼此紧密地间隔。在一些实施例中，沟槽61可以是连续的并且环绕半导体条60。在形成半导体条60之后，可以通过蚀刻或任何合适的方法移除图案化的掩模58。
图4A绘示在相邻的半导体条60之间形成绝缘材料，以形成隔离区62。绝缘材料可以是例如氧化硅的氧化物、氮化物、类似的材料或前述的组合，并且可以通过高密度等离子体化学气相沉积(high density plasma chemical vapor deposition，HDP-CVD)、可流动的化学气相沉积(flowable CVD，FCVD)(例如，在远距等离子体系统(remote plasmasystem)中沉积以化学气相沉积为主的材料，并在沉积之后进行固化(curing)，以使沉积材料转换成另一种材料，例如氧化物)、类似的沉积工艺或前述的组合形成绝缘材料。也可以使用其他绝缘材料及/或其他的形成工艺。在绘示的实施例中，绝缘材料是通过可流动的化学气相沉积工艺形成的氧化硅。一旦形成绝缘材料，可以执行退火工艺。平坦化工艺，例如化学机械研磨(chemical mechanical polishing，CMP)，可以移除任何过量的绝缘材料(以及如果存在的图案化的掩模58)，并且形成共平面(coplanar)的隔离区62的顶面和半导体条60的顶面(未绘示)。
在一些实施例中，隔离区62包含在隔离区62和基底50/半导体条60之间的界面上的衬层(liner)，例如衬层氧化物(未绘示)。在一些实施例中，形成衬层氧化物，以减少在基底50和隔离区62之间的界面上的晶体缺陷。类似地，衬层氧化物也可以用于减少在半导体条60和隔离区62之间的界面上的晶体缺陷。衬层氧化物(例如氧化硅)可以是经由将基底50的表层热氧化而形成的热氧化物，但也可以使用其他合适的方法以形成衬层氧化物。
接着，将隔离区62凹陷，以形成浅沟槽隔离(shallow trench isolation，STI)区。将隔离区62凹陷，使得半导体条60的上部从相邻的隔离区62之间突出，并且形成半导体鳍(也称为鳍片)64。此外，隔离区62的顶面可以具有平坦表面(如图所示)、外凸表面、内凹表面(例如碟状)或前述的组合。可以通过适当的蚀刻让隔离区62的顶面形成为平的、凸的及/或凹的。可以使用合适的蚀刻工艺将隔离区62凹陷，例如对隔离区62的材料具有选择性的工艺。举例来说，可以使用利用蚀刻的化学氧化物移除(chemical oxideremoval)、应用材料公司(Applied Materials)的SICONI设备、或稀释的氢氟酸(dilutehydrofluoric acid，dHF)。
图2至图4绘示形成鳍片64的实施例，但可以在各种不同的工艺中形成鳍片64。在一个范例中，可以在基底50的顶面上方形成介电层；可以蚀刻出沟槽穿过介电层；可以在沟槽内外延成长同质外延(homoepitaxial)结构；以及可以将介电层凹陷，使得同质外延结构从介电层突出以形成鳍片。在另一个范例中，可将异质外延(heteroepitaxial)结构用于鳍片。举例来说，可以将半导体条60凹陷，并且可以在凹陷的位置内外延成长与半导体条60不同的材料。
在又另一个范例中，可以在基底50的顶面上方形成介电层；可以蚀刻出沟槽穿过介电层；可以使用与基底50不同的材料，在沟槽内外延成长异质外延结构；以及可以将介电层凹陷，使得异质外延结构从介电层突出以形成鳍片64。
在外延成长同质外延或异质外延结构的一些实施例中，在成长期间可以对成长的材料进行原位(in situ)掺杂，其可以免除之前和之后的注入，但原位和注入掺杂可以一起使用。另外，在N型金属氧化物半导体(N-type Metal Oxide Semiconductor，NMOS)区内外延成长与P型金属氧化物半导体(P-type Metal Oxide Semiconductor，PMOS)区内的材料不同的材料可能是有优势的。在各种实施例中，鳍片64可以包含硅锗(SixGe1-x，其中x可以介于约0和1之间)、碳化硅、纯或大抵上纯的锗、第III-V族化合物半导体、第II-VI族化合物半导体或类似的材料。举例来说，用于形成第III-V族化合物半导体的可用材料包含，但不限于，InAs、AlAs、GaAs、InP、GaN、InGaAs、InAlAs、GaSb、AlSb、AlP、GaP和类似的材料。
图5绘示在半导体鳍(又称为鳍片)64上方形成虚设(dummy)栅极结构(又称为栅极结构)75。在一些实施例中，虚设栅极结构75包含栅极介电质66和栅极68。虚设栅极结构75还可以包含掩模70。可以通过将掩模层、栅极层和栅极介电层图案化来形成虚设栅极结构75，其中掩模层、栅极层和栅极介电层分别包含与掩模70、栅极68和栅极介电质66相同的材料。为了形成虚设栅极结构75，在半导体鳍(又可称为鳍片)64和隔离区62上形成栅极介电层。举例来说，栅极介电层可以是氧化硅、氮化硅、前述的组合或类似的材料，并且可以根据合适的技术沉积或热成长栅极介电层。在一些实施例中，栅极介电层可以是高介电常数(high-k)的介电材料，并且在这些实施例中，栅极介电层可以具有大于约7.0的介电常数值(k value)，并且可以包含铪(Hf)、铝(Al)、锆(Zr)、镧(La)、镁(Mg)、钡(Ba)、钛(Ti)、铅(Pb)的金属氧化物或硅酸盐(silicate)、前述的多层结构和前述的组合。栅极介电层的形成方法可以包含分子束沉积(molecular-beam deposition，MBD)、原子层沉积(atomic layerdeposition，ALD)、等离子体增强化学气相沉积(PECVD)和类似的方法。
在栅极介电层上方形成栅极层，并且在栅极层上方形成掩模层。可以在栅极介电层上方沉积栅极层然后进行平坦化，例如通过化学机械研磨进行平坦化。可以在栅极层上方沉积掩模层。栅极层可以由例如多晶硅(polysilicon)制成，但也可以使用其他材料。在一些实施例中，栅极层可以包含含有金属的材料，例如TiN、TaN、TaC、Co、Ru、Al、前述的组合或前述的多层结构。掩模层可以由例如氮化硅或类似的材料制成。
在形成栅极介电层、栅极层和掩模层之后，可以使用合适的光刻和蚀刻技术形成掩模70。然后可以通过合适的蚀刻技术将掩模70的图案转移到栅极层和栅极介电层，以分别形成栅极68和栅极介电质66。栅极68和栅极介电质66覆盖半导体鳍64的各自的沟道区。栅极68也可以具有大抵上垂直于各自的半导体鳍64的纵长方向。虽然图5的剖面示意图绘示一个栅极结构75，但可以在半导体鳍64上方形成超过一个栅极结构75。举例来说，图9的平面示意图绘示三个金属栅极97在半导体鳍64上方。
图6-图8绘示沿着剖面A-A(沿着鳍的纵轴方向)的鳍式场效晶体管装置100的进一步工艺的剖面示意图。如图6所示，在鳍片64中形成轻掺杂漏极(lightly doped drain，LDD)区65。可以通过注入工艺形成轻掺杂漏极区65。注入工艺可以在鳍片64中注入N型或P型杂质，以形成轻掺杂漏极区65。在一些实施例中，轻掺杂漏极区65邻接鳍式场效晶体管装置100的沟道区。轻掺杂漏极区65的一部分可以延伸至栅极68下方，并且进入鳍式场效晶体管装置100的沟道区中。轻掺杂漏极区65不限于图6绘示的范例。轻掺杂漏极区65也可能是其他配置、形状和形成方法，并且这些完全被包含在本公开实施例的范围内。举例来说，可以在形成栅极间隔物87之后形成轻掺杂漏极区65。
继续参照图6，在形成轻掺杂漏极区65之后，在栅极结构上形成栅极间隔物87。在图6的范例中，在栅极68的两侧的侧壁上和在栅极介电质66的两侧的侧壁上形成栅极间隔物87。栅极间隔物87可以由例如氮化硅的氮化物、氮氧化硅、碳化硅、氮碳化硅、类似的材料或前述的组合制成，且可以使用例如热氧化、化学气相沉积或其他合适的沉积工艺形成。栅极间隔物87也可以延伸到半导体鳍64的上表面和隔离区62的上表面上方。
图6所绘示的栅极间隔物87的形状和形成方法只是范例而未限定，并且可能是其他的形状和形成方法。举例来说，栅极间隔物87可以包含第一栅极间隔物(未绘示)和第二栅极间隔物(未绘示)。可以在栅极结构75的两侧的侧壁上形成第一栅极间隔物。可以在第一栅极间隔物上形成第二栅极间隔物，使得第一栅极间隔物设置在各自的栅极结构和各自的第二栅极间隔物之间。第一栅极间隔物可以在剖面示意图中具有L形状。作为另一个范例，可以在形成外延的源极/漏极区80(请见图7)之后形成栅极间隔物87。在一些实施例中，在图7绘示的外延的源极/漏极区80的外延工艺之前，在第一栅极间隔物(未绘示)上形成虚设栅极间隔物，并且在形成外延的源极/漏极区80之后，将虚设栅极间隔物移除并替换成第二栅极间隔物。所有这样的实施例完全被包含在本公开实施例的范围内。
接着，如图7所示，形成外延的源极/漏极区80。形成外延的源极/漏极区80是通过蚀刻鳍片64以形成凹陷，以及在凹陷中外延成长材料，外延成长使用合适的方法，例如金属有机化学气相沉积(metal-organic CVD，MOCVD)、分子束外延(molecular beam epitaxy，MBE)、液相外延(liquid phase epitaxy，LPE)、气相外延(vapor phase epitaxy，VPE)、选择性外延成长(selective epitaxial growth，SEG)、类似的工艺或前述的组合。
如图7所示，外延的源极/漏极区80可以具有从鳍片64的各自的表面升起的表面(例如上升超过鳍片64的未凹陷部分)，并且可以具有晶面(facet)。相邻的鳍片64的外延的源极/漏极区80可以合并，以形成连续的外延的源极/漏极区80。在一些实施例中，相邻的鳍片64的外延的源极/漏极区80不合并在一起，并且外延的源极/漏极区80保持分开。在所产生的鳍式场效晶体管是n型鳍式场效晶体管的一些示范实施例中，外延的源极/漏极区80包含碳化硅(SiC)、磷化硅(SiP)、掺杂磷的碳化硅(SiCP)或类似的材料。在所产生的鳍式场效晶体管是p型鳍式场效晶体管的另一些示范实施例中，外延的源极/漏极区80包含硅锗(SiGe)，以及p型杂质例如硼或铟。
可以注入掺杂物至外延的源极/漏极区80，以形成外延的源极/漏极区80，然后退火。注入工艺可以包含形成例如光致抗蚀剂的掩模并将其图案化，以覆盖鳍式场效晶体管的欲保护避免注入工艺的区域。外延的源极/漏极区80的杂质(例如掺杂物)浓度可以在从约1E19cm-3至约1E21cm-3的范围内。在一些实施例中，外延的源极/漏极区80可以在成长期间进行原位掺杂。
接着，如图8所示，在图7绘示的结构上方形成第一层间介电质(interlayerdielectric，ILD)90，并且执行栅极后制(gate-late)工艺(有时称为取代栅极工艺)。在栅极后制工艺中，将栅极68和栅极介电质66(请见图7)视为虚设结构，将栅极68和栅极介电质66移除，并且使用主动栅极(active gate)和主动栅极介电质置换之，主动栅极和主动栅极介电质统称为取代(replacement)栅极。
在一些实施例中，第一层间介电质90由介电材料制成，例如氧化硅(SiO)、磷硅酸盐玻璃(phosphosilicate glass，PSG)、硼硅酸盐玻璃(borosilicate glass，BSG)、掺杂硼的磷硅酸盐玻璃(boron-doped phosphosilicate glass，BPSG)、未掺杂的硅酸盐玻璃(undoped silicate glass，USG)或类似的材料，并且可以经由任何合适的方法沉积，例如化学气相沉积(CVD)、等离子体增强化学气相沉积(PECVD)或可流动的化学气相沉积(FCVD)。可以执行平坦化工艺，例如化学机械研磨(CMP)，以移除掩模70，并将第一层间介电质90的顶面平坦化，使得在化学机械研磨之后，第一层间介电质90的顶面和栅极68(请见图7)的顶面齐平。因此，在一些实施例中，化学机械研磨之后暴露出栅极68的顶面。
根据一些实施例，在蚀刻步骤中移除栅极68和在栅极68正下方的栅极介电质66，使得凹陷(未绘示)形成。每一个凹陷将各自的鳍片64的沟道区暴露出来。每一个沟道区可以设置在相邻的一对外延的源极/漏极区80之间。在移除虚设栅极期间，当蚀刻虚设栅极(又称为栅极)68时，可以使用虚设栅极介电层(又称为栅极介电质)66作为蚀刻停止层。在移除虚设栅极68之后，可以接着移除虚设栅极介电层66。
接着，在图8中，通过在每一个凹陷中按顺序地形成栅极介电层96、阻障(barrier)层94和栅极电极98，在凹陷中形成金属栅极97。如图8所示，在凹陷中顺形地(conformally)沉积栅极介电层96。在栅极介电层96上方顺形地形成阻挡层94，且栅极电极98填充凹陷。虽然并未绘示，可以形成功函数(work function)层，例如在栅极介电层96和阻挡层94之间。
根据一些实施例，栅极介电层96包含氧化硅、氮化硅或前述的多层结构。在其他的实施例中，栅极介电层96包含高介电常数介电材料，并且在这些实施例中，栅极介电层96可以具有大于约7.0的介电常数值(k value)，并且可以包含铪(Hf)、铝(Al)、锆(Zr)、镧(La)、镁(Mg)、钡(Ba)、钛(Ti)、铅(Pb)的金属氧化物或硅酸盐(silicate)以及前述的组合。栅极介电层96的形成方法可以包含分子束沉积(MBD)、原子层沉积(ALD)、等离子体增强化学气相沉积(PECVD)和类似的方法。
可以在栅极介电层96上方顺形地形成功函数层。功函数层包含任何适合用于功函数层的材料。在金属栅极97中可以包含的示范p型功函数金属包含TiN、TaN、Ru、Mo、Al、WN、ZrSi2、MoSi2、TaSi2、NiSi2、其他合适的p型功函数材料或前述的组合。在金属栅极97中可以包含的示范n型功函数金属包含Ti、Ag、TaAl、TaAlC、TiAlN、TaC、TaCN、TaSiN、Mn、Zr、其他合适的n型功函数材料或前述的组合。功函数值与功函数层的材料组成有关，因此，选择第一功函数层的材料以调整其功函数值，使得在各自的区中形成的装置达到目标临界电压(threshold voltage)Vt。可以通过化学气相沉积(CVD)、物理气相沉积(physical vapordeposition，PVD)、原子层沉积(ALD)及/或其他合适的工艺沉积功函数层。
接着，在栅极介电层96上方顺形地形成阻挡层94，并且如果存在功函数层，阻挡层94在功函数层上方。阻挡层94可以包含例如氮化钛的导电材料，但也可以替换使用其他材料，例如氮化钽、钛、钽或类似的材料。可以使用化学气相沉积(CVD)工艺形成阻挡层94，例如等离子体增强化学气相沉积(PECVD)。然而，也可以替换使用其他替代工艺，例如溅镀(sputtering)或金属有机化学气相沉积(MOCVD)、原子层沉积(ALD)。
接着，在阻挡层94上方形成栅极电极98。栅极电极98可以由含有金属的材料制成，例如铜、铝、钨、类似的材料、前述的组合或前述的多层结构，并且可以通过例如电镀、无电电镀(electroless plating)、物理气相沉积(PVD)、化学气相沉积(CVD)或其他合适的方法形成。可以执行平坦化工艺，例如化学机械研磨，以移除栅极介电层96、功函数层、阻挡层94和栅极电极98的材料的过量部分，此过量部分位于第一层间介电质90的顶面上方。栅极电极98、阻挡层94、功函数层(未绘示)和栅极介电层96的材料的产生的留下部分形成所产生的鳍式场效晶体管装置100的金属栅极97。在图8的范例中绘示三个金属栅极97。然而，本领域普通技术人员可理解的，可以使用多于或少于三个金属栅极97来形成鳍式场效晶体管装置100。
现在参照图9，绘示在图8的工艺步骤之后的鳍式场效晶体管装置100的平面示意图。为了简化，并未绘示鳍式场效晶体管装置100的所有部件。举例来说，图9未绘示栅极间隔物87、隔离区62和外延的源极/漏极区80。
如图9所示，金属栅极97(例如97A/97B/97C)跨过半导体鳍64(例如64A/64B/64C/64D)。在后续的工艺中，执行金属栅极切割工艺，以将金属栅极97B切割成两个分开的金属栅极97B_1和97B_2(请见例如图17B)。在绘示的实施例中，移除在切割区55中的金属栅极97B的一部分，藉此将金属栅极97B隔成两个分开的金属栅极。详细而言，在半导体鳍64A和64B上方的金属栅极97B的一部分形成第一金属栅极，以及在半导体鳍64C和64D上方的金属栅极97B的一部分形成第二金属栅极。可以独立控制第一金属栅极和第二金属栅极，例如通过对第一金属栅极和第二金属栅极施加不同的控制电压。
图9绘示切割区55的非限制的范例。可以改变切割区55的数量、切割区55的尺寸以及切割区55的位置，以达到不同的切割图案，并且形成具有不同尺寸和图案的金属栅极。举例来说，可以沿着剖面C-C放大切割区55，以在一个步骤中切割金属栅极97A及/或金属栅极97C。作为另一个范例，可以沿着剖面B-B使用第二切割区，例如介于半导体鳍64A和64B之间，以将金属栅极97B切割成可以彼此独立控制的三个分开的金属栅极。切割区55的这些改变和其他改变完全被包含在本公开实施例的范围内。以下讨论使用如图9所示的一个切割区55的范例，应理解的是，可以在鳍式场效晶体管装置100的制造中使用任何数量的切割区55。
根据一些实施例，在图10A-图18B中绘示金属栅极切割工艺的细节。图10A绘示在图8所示的工艺之后的沿着剖面C-C的鳍式场效晶体管装置100的剖面示意图。如图10A所示，金属栅极97设置在隔离区62和基底50上方。栅极间隔物87在每一个金属栅极97的两侧的侧壁上。第一层间介电质90环绕金属栅极97和栅极间隔物87。因为剖面C-C在半导体鳍64之外，在图10A的剖面示意图中看不到例如半导体鳍64、外延的源极/漏极区80和轻掺杂漏极区65的这些部件。图10B绘示沿着剖面B-B的鳍式场效晶体管装置100的相应剖面示意图。
接着，在图11A中，移除第一层间介电质90的顶部，以形成凹陷82。在一些实施例中，可以在第一层间介电质90、栅极间隔物87和金属栅极97上方形成合适的掩模层(未绘示)，例如氮化硅层或光致抗蚀剂，并且将掩模层图案化以形成开口暴露出第一层间介电质90。接着，可以执行合适的蚀刻工艺，例如干式蚀刻工艺或湿式蚀刻工艺，以移除第一层间介电质90的顶部形成凹陷82。在形成凹陷82后，可以使用例如化学机械研磨工艺移除掩模层。在其他的实施例中，形成凹陷82不使用掩模层，而是使用对第一层间介电质90有高蚀刻选择性(例如对第一层间介电质90有高蚀刻速率)的蚀刻剂执行蚀刻工艺来形成凹陷82，且大抵上不会损坏栅极间隔物87和金属栅极97。因为凹陷82在第一层间介电质90中形成，在图11B的剖面示意图中看不到凹陷82。
在一些实施例中，凹陷82的宽度W1在从约10纳米(nanometer，nm)至约60nm的范围内，例如约30nm。在金属栅极97的上表面和凹陷82的最低表面之间测量凹陷82的深度D1，深度D1在从约10nm至约60nm的范围内，例如约30nm。在绘示的范例中，在第一层间介电质90中形成凹陷82之后，第一层间介电质90的上表面90U包含一或多个内凹的形状。举例来说，上表面90U与栅极间隔物87接触的边缘高于上表面90U在两个相邻的金属栅极97之间的中间点(例如离基底50更远)。在一些实施例中，在上表面90U的边缘与上表面90U的中间点之间的距离D2是在从约10nm至约60nm之间的范围内，例如约30nm。
接着，在图12A和图12B中，形成掩模层85(也可以被视为第一层间介电质90的盖层)以填充凹陷82。在绘示的实施例中，掩模层85具有双层的结构，并且包含与凹陷82顺形的第一掩模层84，以及在第一掩模层84上方的第二掩模层86。可以通过在图11A所示的结构上方顺形地沉积第一掩模层84，然后在第一掩模层84上方沉积第二掩模层86填充凹陷82，以形成掩模层85。接着执行平坦化工艺，例如化学机械研磨，以移除第一掩模层84的多余部分和第二掩模层86的多余部分，此多余部分设置于金属栅极97的上表面上方和在栅极间隔物87的上表面上方。在平坦化工艺之后，暴露出金属栅极97的上表面。在一些实施例中，第一掩模层84的厚度范围从约10nm至约60nm，例如30nm。在第二掩模层86的上表面和第一掩模层84的最低(例如最接近基底50)表面之间测量掩模层85的高度H1，其在从约10nm至约100nm之间的范围内，例如约50nm，但也可以是其他的尺寸。
在一些实施例中，第一掩模层84可以包含与第二掩模层86不同的材料。在其他实施例中，第一掩模层84和第二掩模层86大抵上包含相同的材料，但通过不同的沉积方法形成。举例来说，第一掩模层84可以是通过原子层沉积(ALD)形成的氮化硅(SiN)层，并且第二掩模层86可以是通过等离子体增强化学气相沉积(PECVD)形成的氮化硅层。
通过不同沉积方法形成的相同材料(例如氮化硅)的密度可能不同，因此通过不同沉积方法所形成的相同材料的物理性质(例如蚀刻速率)也可能不同。举例来说，相较于通过等离子体增强化学气相沉积工艺形成的氮化硅层，通过原子层工艺形成的氮化硅层可以更致密且更能抵抗后续的蚀刻工艺(例如具有较慢的蚀刻速率)。另一方面，等离子体增强化学气相沉积工艺的沉积速率可能比原子层沉积工艺的沉积速率高。因此，通过使用第二掩模层86(例如通过等离子体增强化学气相沉积工艺形成的氮化硅)，使用双层的结构的掩模层85可以缩短填充凹陷82需要的总时间，同时仍具有较高品质(例如较致密、较慢的蚀刻速率)的第一掩模层84(例如通过原子层沉积形成的氮化硅)的益处。
在其他的实施例中，掩模层85没有上述的双层的结构。取而代之的是，掩模层85使用单层的结构(未绘示)，其通过合适的沉积工艺形成单一材料，以从底部到顶部填充凹陷82。在使用单层结构的实施例中，掩模层85包含接触第一层间介电质90的材料，并且此材料从第一层间介电质90连续地延伸到金属栅极97的上表面。在形成掩模层85之后，掩模层85可能会覆盖金属栅极97的上表面，在这个情况下，可以执行平坦化工艺，例如化学机械研磨，以将掩模层85的顶面平坦化，并且将金属栅极97的上表面暴露出来。在一些实施例中，在掩模层85的上表面和掩模层85的最低表面之间测量掩模层85的高度H1，其在从约20nm至约40nm之间的范围内，但也可以是其他尺寸。
掩模层85可以包含任何合适的材料，其蚀刻速率小于金属栅极97的蚀刻速率。在一些实施例中，金属栅极97与掩模层85之间的蚀刻选择性(例如蚀刻速率的比值)超过预定的临界值，可以通过例如掩模层85的高度H1和金属栅极97的高度H2的因子决定此预定的临界值。举例来说，金属栅极97与掩模层85之间的蚀刻选择性，或是金属栅极97的蚀刻速率对掩模层85的蚀刻速率的比值，可以等于或大于高度H2对高度H1的比值。在一些实施例中，金属栅极97的高度H2是在从约60nm至约200nm之间的范围内，例如约150nm。在一些实施例中，预定的临界值约为2。在其他的实施例中，预定的临界值约为10，或甚至约为100。应注意的是，因为掩模层85可以具有多于一层(例如第一掩模层84/第二掩模层86)的材料，以及金属栅极97可以具有多于一层(例如阻挡层94/栅极介电层96/栅极电极98)的材料，在此讨论的蚀刻速率可以视为对应的结构(例如金属栅极97或掩模层85)的整体蚀刻速率(例如平均蚀刻速率)。
根据一实施例，掩模层85包含合适的介电材料，例如氮化硅或碳(例如碳化合物)。举例来说，掩模层85可以是可灰化的硬掩模(ashable hard mask，AHM)，其包含在约350℃的温度下形成的碳。作为范例，可灰化的硬掩模可包含CxHy。金属栅极97与可灰化的硬掩模的碳之间的蚀刻选择性可以是约2.2。
作为另一范例，掩模层85可以包含通过原子层沉积或等离子体化学气相沉积形成的氮化硅。金属栅极97与通过等离子体化学气相沉积形成的氮化硅之间的蚀刻选择性可以是约2.4。因为相较于通过等离子体化学气相沉积形成的氮化硅，通过原子层沉积形成的氮化硅的密度可以较高，金属栅极97与通过原子层沉积形成的氮化硅之间的蚀刻选择性可以是约2.6。
在一些实施例中，掩模层85包含合适的金属，例如钴(Co)，其可以通过物理气相沉积、化学气相沉积、原子层沉积或类似的工艺形成。金属栅极97与钴之间的蚀刻选择性可以介于4和5之间。
在一些实施例中，掩模层85包含合适的金属氧化物，例如氧化镧(LaO)或氧化钇(Y2O3)，其可以通过物理气相沉积、化学气相沉积、原子层沉积或类似的工艺形成。举例来说，可以使用低温(例如约300℃)的原子层沉积工艺，以形成包含金属氧化物的掩模层85。金属栅极97与氧化镧(LaO)之间的蚀刻选择性可以是约13.2。金属栅极97与氧化钇(Y2O3)之间的蚀刻选择性可以是约100或100以上。
在一些实施例中，用于掩模层85的金属氧化物包含氧化镧硅(LaSiO)，并且为了调整金属栅极97与氧化镧硅之间的蚀刻选择性，可以调整氧化镧硅中的硅的原子百分比(atomic percentage，at％)。举例来说，以具有33at％和66at％的硅而言，金属栅极97与氧化镧硅(LaSiO)之间的蚀刻选择性分别是约9.3和约6.1。
在一实施例中，调整掩模层85(例如LaSiO)的组成，以适应鳍式场效晶体管装置100的目标尺寸(例如金属栅极97的高度H2和掩模层85的高度H1)。举例来说，通过改变LaSiO中的硅的原子百分比，或通过改变用于形成掩模层85的材料，可以将金属栅极97与掩模层85之间的蚀刻选择性调整成等于或大于H2/H1的比值。H2/H1的比值的范围可以从约2至约100，或甚至更大。举例来说，H2/H1的比值可以是约2、约10或约100。
接着，在图13A和图13B中，在鳍式场效晶体管装置100上方连续地形成第一硬掩模层122和第二硬掩模层124。随后，在第二硬掩模层124上方形成光致抗蚀剂(photoresist，PR)，例如三层的光致抗蚀剂133，其包含顶部光致抗蚀剂层136、中间层134和底部抗反射涂(bottom anti-reflective coating，BARC)层132。
在一些实施例中，第一硬掩模层122是金属硬掩模层，并且第二硬掩模层124是介电硬掩模层。在后续的工艺步骤中，使用各种光刻和蚀刻技术，将图案转移到第一硬掩模层122上。接着可以使用第一硬掩模层122作为图案化掩模，用于蚀刻底下的结构(例如金属栅极97)。第一硬掩模层122可以是掩模材料，例如氮化钛、氧化钛、类似的材料或前述的组合。第一硬掩模层122可以使用例如原子层沉积、化学气相沉积、物理气相沉积、类似的工艺或前述的组合的工艺形成。
在第一硬掩模层122上方沉积第二硬掩模层124。可以使用第二硬掩模层124作为用于第一硬掩模层122的掩模图案。在后续的工艺步骤中，将第二硬掩模层124图案化，以形成图案，接着可以将此图案转移到第一硬掩模层122。第二硬掩模层124可以是掩模材料，例如氮化硅、氧化硅、四乙氧基硅烷(tetraethyl orthosilicate，TEOS)、SiOxCy、类似的材料或前述的组合。第二硬掩模层124可以使用例如化学气相沉积、原子层沉积、类似的工艺或前述的组合的工艺形成。在示范实施例中，第一硬掩模层122包含氮化钛，且第二硬掩模层124包含氮化硅。
如图13A和图13B所示，在第二硬掩模层124上方形成三层的光致抗蚀剂133。三层的光致抗蚀剂133的底部抗反射涂层132可以包含有机或无机材料。中间层134可以包含氮化硅、氮氧化硅或类似的材料，其具有对于顶部光致抗蚀剂层136的蚀刻选择性，使得顶部光致抗蚀剂层136可以作为掩模层，以将中间层134图案化。顶部光致抗蚀剂层136可以包含感光(photosensitive)材料。可以使用任何合适的沉积方法，例如物理气相沉积、化学气相沉积、旋转涂布(spin coating)、类似的方法或前述的组合，以形成三层的光致抗蚀剂133。
一旦形成三层的光致抗蚀剂133，在顶部光致抗蚀剂层136中形成图案137(例如开口)。在一实施例中，可以通过将图案化的能量源(例如光)穿过例如标线片(reticle)或称光掩模，对顶部光致抗蚀剂层136中的感光材料曝光，将顶部光致抗蚀剂层136图案化。能量的影响将在被图案化的能量源影响的感光材料的那些部分中引起化学反应，藉此改变光致抗蚀剂的曝光部分的物理性质，使得顶部光致抗蚀剂层136的曝光部分的物理性质与顶部光致抗蚀剂层136的未曝光部分的物理性质不同。然后为了将顶部光致抗蚀剂层136的曝光部分与顶部光致抗蚀剂层136的未曝光部分分开，可以使用例如显影剂(developer)(未分别绘示)对顶部光致抗蚀剂层136显影。
接着，如图14A和图14B所示，在顶部光致抗蚀剂层136中的图案137延伸穿过中间层134和底部抗反射涂层132，并且使用合适的方法，例如一或多个异向性蚀刻工艺，将图案137转移到第一硬掩模层122和第二硬掩模层124。结果，在第一硬掩模122和第二硬掩模124中形成图案139(例如开口)。图案139将金属栅极97B暴露出来，例如在切割区55(请见图9)中的金属栅极97B的一部分。如图14A所示，图案139也将金属栅极97B周围的栅极间隔物87暴露出来，并且将在金属栅极97B周围的掩模层85的一部分暴露出来。在一些实施例中，用于形成图案139的蚀刻工艺也将金属栅极97B被图案139暴露出来的顶部凹陷，将栅极间隔物87被图案139暴露出来的顶部凹陷，以及将掩模层85位于第一硬掩模层122的下表面122U下方且被图案139暴露出来的顶部凹陷。
在一些实施例中，图案139的宽度W2在从约20nm至约80nm之间的范围内，例如约50nm。从第二硬掩模层124的上表面和掩模层85的凹陷顶面之间测量图案139的深度D3，其范围可以从约20nm至约100nm，例如约60nm。第一硬掩模层122的下表面122U和掩模层85的凹陷顶面之间的偏移D4介于约5nm和约40nm之间，例如约20nm。然而，可以使用任何合适的尺寸。
接着，如图15A和图15B所示，移除在切割区55(请见图9)中并且由图案139(请见图14A)暴露出的金属栅极97B的一部分。切割区55的宽度W3范围可以从约10nm至约40nm，例如约20nm，并且切割区55的长度L1范围可以从约10nm至约60nm，例如约30nm，但切割区55的尺寸可以包含其他数值。可以执行合适的蚀刻工艺，例如异向性蚀刻工艺，以移除金属栅极97B的露出部分。在移除金属栅极97B在切割区55内的部分之后，在金属栅极97B的移除部分的位置形成凹陷141(例如开口)。
因为通过掩模层85覆盖第一层间介电质90，减少第一层间介电质90在蚀刻工艺期间的损失。在一些实施例中，在蚀刻工艺期间移除掩模层85的顶部以形成凹陷141，并且掩模层85的底部保留在第一层间介电质90上方，因此遮蔽第一层间介电质90免于蚀刻工艺。在一些实施例中，取决于例如掩模层85的高度H1和用于形成凹陷141的蚀刻工艺的持续时间的因子，可以通过蚀刻工艺移除掩模层85，因此将底下的第一层间介电质90暴露出来。结果，第一层间介电质90的顶部可能被蚀刻工艺蚀刻掉，但相较于没有掩模层85的制造方法，蚀刻量较少。举例来说，没有掩模层85的话，沿着图12A的H2的方向测量，在蚀刻工艺期间，第一层间介电质90的损失可能超过70nm。有掩模层85的保护，第一层间介电质90的损失少于28nm。在蚀刻工艺期间的第一层间介电质90的过量损失可能会造成外延的源极/漏极区80受损。因此，本公开实施例也减少或避免外延的源极/漏极区80在金属栅极切割工艺期间受损。
接着，如图16A和图16B所示，通过介电材料填充凹陷141。在说明的范例中，通过第一介电层142和第二介电层144填充凹陷141，第一介电层142和第二介电层144可以包含或不包含相同的介电材料。第一介电层142和第二介电层144的合适材料可以包含氮化硅、氮氧化硅、碳化硅和类似的材料，并且可以通过物理气相沉积、化学气相沉积、原子层沉积或其他合适的沉积工艺形成。
在一些实施例中，第一介电层142和第二介电层144包含通过不同沉积方法形成的相同材料。举例来说，第一介电层142包含通过原子层沉积工艺形成的氮化硅，以及第二介电层144包含通过等离子体增强化学气相沉积工艺形成的氮化硅。相较于通过等离子体增强化学气相沉积工艺形成的材料(例如氮化硅)，通过原子层沉积工艺形成的材料的密度较高，因此，相较于通过等离子体增强化学气相沉积工艺形成的氮化硅，通过原子层沉积工艺形成的氮化硅可以具有不同的物理性质(例如较硬、较慢的蚀刻速率)。另一方面，相较于原子层沉积工艺，等离子体增强化学气相沉积工艺可以具有较高的沉积速率，因此可以比原子层沉积工艺更快地沉积材料。通过在填充凹陷141中使用原子层沉积工艺和等离子体增强化学气相沉积工艺两者，形成品质较好的第一介电层142，以隔离由金属栅极切割工艺形成的金属栅极(例如图17B中的97B_1和97B_2)，并且更快地形成第二介电层144以填充凹陷141，因此缩短工艺时间。
接着，如图17A和图17B所示，执行平坦化工艺，例如化学机械研磨，以移除第一硬掩模层122、第二硬掩模层124和在第二硬掩模层124的顶面上方的第一介电层142/第二介电层144的一部分。在一些实施例中，如图17A所示，持续平坦化工艺，直到移除在第一层间介电质90上方的掩模层85。应注意的是，图17A的剖面示意图是沿着剖面A-A。
接着，如图18A和图18B所示，接触件(contacts)102在金属栅极97上方形成并与其电性连接。为了形成接触件102，在第一层间介电质90上方形成第二层间介电质95。在一些实施例中，第二层间介电质95通过可流动的化学气相沉积方法形成的可流动膜。在一些实施例中，第二层间介电质95由介电材料制成，例如磷硅酸盐玻璃(PSG)、硼硅酸盐玻璃(BSG)、掺杂硼的磷硅酸盐玻璃(BPSG)、未掺杂的硅酸盐玻璃(USG)或类似的材料，并且可以通过任何合适的方法沉积，例如化学气相沉积(CVD)和等离子体增强化学气相沉积(PECVD)。接着，穿过第一层间介电质90及/或第二层间介电质95形成接触件开口，以暴露出外延的源极/漏极区80和金属栅极97，然后使用导电材料填充接触件开口，以形成接触件102。在一些实施例中，在填充接触件开口之前，在外延的源极/漏极区80上方形成硅化物(silicide)区81。接下来讨论形成接触件102的细节。
在一些实施例中，在外延的源极/漏极区80上方形成硅化物区81。硅化物区81的形成可以通过先在外延的源极/漏极区80上方沉积能够与半导体材料(例如硅、锗)反应以形成硅化物或锗化物(germanide)区的金属，例如镍、钴、钛、钽、铂、钨、其他贵金属(noblemetals)、其他耐火(refractory)金属、稀土(rare earth)金属或前述的合金，然后执行热退火工艺，以形成硅化物区81。然后通过例如蚀刻工艺，移除沉积金属的未反应部分。尽管区81称为硅化物区，区81可以是锗化物区或硅锗化物(silicon germanide)区(例如包含硅化物和锗化物的区)。
接着，形成阻挡层104内衬于接触件开口的侧壁和底部，且位于硅化物区81上方和第二层间介电质95的上表面上方。阻挡层104可以包含氮化硅、氮化钽、钛、钽、类似的材料，并且可以通过原子层沉积、物理气相沉积、化学气相沉积或其他合适的沉积方法形成。接着，在阻挡层104上方形成籽晶(seed)层109。籽晶层109可以通过物理气相沉积、原子层沉积或化学气相沉积形成，并且可以由钨、铜或铜合金制成，但是也可以替换使用其他合适的方法和材料。一旦形成籽晶层109，可以在籽晶层109上形成导电材料110且填充并过填充接触件开口。导电材料110可以包含钨，但也可以替换使用其他合适的材料，例如铝、铜、氮化钨、钌(rhuthenium)、银、金、铑(rhodium)、钼(molybdenum)、镍、钴、镉、锌、前述的合金、前述的组合和类似的材料。导电材料110可以使用任何合适的沉积工艺形成，例如物理气相沉积、化学气相沉积、原子层沉积、镀制(例如电镀)和回焊(reflow)。
一旦已经填充接触件开口，可以经由平坦化工艺例如化学机械研磨，但也可以使用任何合适的移除工艺，移除在接触件开口以外的多余的阻挡层104、籽晶层109和导电材料110。因此在接触件开口中形成接触件102。在单一的剖面中绘示接触件102作为范例，接触件102可以在不同的剖面中。此外，在图18B中，绘示两个接触件102连接至两个金属栅极97B_1和97B_2中的每一个作为范例。可以改变接触件102连接至金属栅极97B_1和97B_2中的每一个的数量和位置，而不悖离本公开实施例的精神，这些或其他的改变完全被包含在本公开实施例的范围内。
根据另一实施例，图19-图24绘示制造鳍式场效晶体管装置100的各个阶段的沿着剖面C-C的剖面示意图。举例来说，图2-图11B、图19-图24和图17A-图18B绘示在另一实施例中，用于形成鳍式场效晶体管装置100的工艺步骤。
参照图19，使用硅层88填充图11A的凹陷82，其可以通过物理气相沉积、化学气相沉积或其他合适的沉积方法形成。可以执行平坦化工艺，例如化学机械研磨，以将沉积的硅平坦化，直到暴露出金属栅极97的上表面。硅层88的深度H3可以在从约20nm至约40nm的范围内。
接着，在图20中，第一硬掩模层122、第二硬掩模层124和三层的光致抗蚀剂133在图19绘示的结构上方连续地形成，三层的光致抗蚀剂133包含顶部光致抗蚀剂层136、中间层134和底部抗反射涂层132。第一硬掩模层122、第二硬掩模层124和三层的光致抗蚀剂133的材料和形成方法与图13A中绘示的那些相似，在此不重复细节。如图20所示，通过光刻工艺，在顶部光致抗蚀剂层136中形成图案137(例如开口)。
接着，如图21所示，将图案137转移到第一硬掩模层122和第二硬掩模层124。形成图案139(例如开口)以暴露出金属栅极97B、在金属栅极97B的侧壁上的栅极间隔物87和相邻于金属栅极97B的硅层88的一部分。在一些实施例中，图案139的宽度W4介于约20nm和约60nm之间，例如约40nm。在一些实施例中，硅层88的宽度W5介于约10nm和约50nm之间，例如约30nm，以及硅层88的暴露出的部分的宽度W6介于约5nm和约30nm之间，例如约15nm。根据一些实施例，宽度W6和宽度W5的比值介于约1和约3之间，例如约2。
接着，在图22中，在硅层88的暴露出的部分(例如通过图案139暴露出)上方选择性地形成掩模层89。在一些实施例中，掩模层89包含氮化硅，其通过选择性沉积方法形成，例如原子层沉积，但也可以使用其他合适的选择性沉积方法。应注意的是，因为掩模层89选择性地沉积在硅层88的暴露出的部分上方，沿着W6的方向测量的掩模层89的宽度与宽度W6相同。
在另一实施例中，掩模层89’(以虚线绘示)选择性地形成在硅层88的顶部中。可以将硅层88暴露于包含氮的环境中，并且由图案139暴露出来的硅层88的顶部可以经由化学反应转变成氮化硅区。举例来说，可以执行等离子体工艺，其使用含有氮气的等离子体，以将硅层88的顶部转变成氮化硅区，其作为掩模层89’。金属栅极97与掩模层89(或89’)之间的蚀刻选择性可以比预定的临界值(例如约2)高。
接着，在图23中，移除在切割区55(请见图9)内的金属栅极97B的一部分。移除金属栅极97B的这部分可以使用前述参照图15A的相同方法，在此不重复细节。在移除金属栅极97B的这部分之后，形成凹陷141。
接着，在图24中，使用介电材料填充凹陷141。在一些实施例中，通过第一介电层142和第二介电层144填充凹陷141。在一些实施例中，第一介电层142和第二介电层144包含通过不同的沉积方法形成的相同的材料。细节与前述参照图16A和图16B的那些讨论相似。接着，形成接触件102(未绘示)，然后是类似图17A-图18B绘示的工艺。
图25-图29是根据又另一实施例，绘示制造鳍式场效晶体管装置100的各个阶段的沿着剖面C-C的剖面示意图。举例来说，图2-图7、图25-图29和图17A-图18B绘示在另一实施例中，形成鳍式场效晶体管装置100的工艺步骤。
参照图25，在形成如图7所示的外延的源极/漏极区80之后，形成包含第一层间介电质90和掩模层92的双层的层间介电质结构。第一层间介电质90可以包含与图8中的第一层间介电质90相同的材料，并且可以使用相似的沉积工艺形成，因此不重复细节。如图25所示，第一层间介电质90的厚度T1小于金属栅极97的高度H2。作为范例，厚度T1可以介于约60nm和约120nm之间，例如约90nm。
在形成第一层间介电质90之后，在第一层间介电质90上方形成掩模层92。掩模层92可以包含与图12A中的掩模层85相同的掩模材料，例如氮化硅、碳、钴、氧化镧(LaO)、氧化镧硅(LaSiO)或氧化钇(Y2O3)，并且可以通过化学气相沉积、物理气相沉积或类似的工艺形成。金属栅极97与掩模层92之间的蚀刻选择性可以比预定的临界值(例如二)高。在一些实施例中，掩模层92的厚度T2可以在从约20nm至约40nm的范围内。在沉积之后，可以通过例如化学机械研磨工艺，将掩模层92平坦化，以暴露出金属栅极97的上表面。应注意的是，与图12A的范例比较，在第一层间介电质90上方沉积图25的掩模层92，且没有用于形成凹陷82(请见图11A)的移除第一层间介电质90的顶部的工艺步骤。在一实施例中，可以选择金属栅极97与掩模层92之间的蚀刻选择性，使其等于或大于H2/T2的比值(例如比值为2)。举例来说，可以改变掩模层92的材料或掩模层92的组成(例如氧化镧硅中硅的原子百分比(at％))，以符合鳍式场效晶体管装置100的尺寸(例如H2、T2)。
接着，在图26中，在图25绘示的结构上方连续地形成第一硬掩模层122、第二硬掩模层124和三层的光致抗蚀剂133，三层的光致抗蚀剂133包含顶部光致抗蚀剂层136、中间层134和底部抗反射涂(BARC)层132。第一硬掩模层122、第二硬掩模层124和三层的光致抗蚀剂133的材料和形成方法与图13A中的那些相似，在此不重复细节。如图26所示，通过光刻工艺在顶部光致抗蚀剂层136中形成图案137(例如开口)。
接着，如图27所示，将图案137转移到第一硬掩模层122和第二硬掩模层124。形成图案139(例如开口)以暴露出金属栅极97B、在金属栅极97B的侧壁上的栅极间隔物87和相邻于金属栅极97B的掩模层92的一部分。形成图案139的工艺可以将金属栅极97B的上表面、各自的栅极间隔物87的上表面和在图案139正下方的掩模层92的上表面凹陷。金属栅极97B的凹陷的上表面、各自的栅极间隔物87的凹陷的上表面和掩模层92的凹陷的上表面可以共平面。在一些实施例中，图案139的宽度W7介于约20nm和约60nm之间，例如约40nm。在一些实施例中，在第一硬掩模层122的下表面122U和掩模层92的凹陷的上表面之间的偏移D5介于约5nm和约30nm之间，例如约15nm。
接着，在图28中，移除在切割区55(请见图9)中的金属栅极97B的一部分。移除金属栅极97B的这部分可以使用与前述参照图15A的相同方法，在此不重复细节。在移除切割区55中的金属栅极97的这部分之后，形成凹陷141。
接着，在图29中，用介电材料填充凹陷141。在一些实施例中，通过第一介电层142和第二介电层144填充凹陷141。在一些实施例中，第一介电层142和第二介电层144包含通过不同沉积方法形成的相同材料。细节与前述参照图16A和图16B的那些讨论相似，因此在此不重复。接着，形成接触件102，然后是与图17A-图18B绘示的相似的工艺。
根据一些实施例，图30绘示制造鳍式场效晶体管装置的方法1000的流程图。应理解的是，图30绘示的实施例的方法只是许多可能的实施例的方法的一个范例。本领域普通技术人员将可以理解许多改变、替换和修改。举例来说，可以添加、移除、置换、重新排列或重复如图30所示的各种步骤。
参照图30，在步骤1010，在虚设栅极结构周围形成第一介电层。在步骤1020，使用金属栅极结构置换虚设栅极结构。在步骤1030，在第一介电层的上表面上方形成掩模层，其中掩模层的蚀刻速率比金属栅极结构的蚀刻速率慢。在步骤1040，在金属栅极结构和掩模层上方形成图案化的硬掩模层，其中图案化的硬掩模层将金属栅极结构的一部分和掩模层的至少一部分暴露出来。在步骤1050，移除由图案化的硬掩模层暴露出的金属栅极结构的这部分，藉此在金属栅极结构中形成开口。在步骤1060，用第二介电材料填充开口。
实施例可以达到许多优点。本公开实施例减少或避免第一层间介电质90在金属栅极切割工艺期间的损失。因为第一层间介电质90的过量损失可能会损伤外延的源极/漏极区，本公开实施例也避免或减少外延的源极/漏极区的损伤。
在一实施例中，半导体装置的制造方法包含形成第一介电材料于虚设栅极结构周围，用金属栅极结构置换虚设栅极结构，在第一介电材料的顶面上方形成掩模层，其中掩模层的蚀刻速率比金属栅极结构的蚀刻速率慢，在金属栅极结构和掩模层上方形成图案化的硬掩模层，其中图案化的硬掩模层将金属栅极结构的一部分和掩模层的至少一部分暴露出来；移除由图案化的硬掩模层露出的金属栅极结构的这部分，藉此在金属栅极结构中形成开口，以及用第二介电材料填充开口。在一实施例中，金属栅极结构的蚀刻速率与掩模层的蚀刻速率的比值超过数值为二的预定临界值。在一实施例中，掩模层包含氮化硅(SiN)、碳(C)、氧化镧(LaO)、氧化镧硅(LaSiO)、氧化钇(Y2O3)、钴(Co)、类似的材料或前述的组合。在一实施例中，形成掩模层包含移除第一介电材料的顶部，藉此在第一介电材料中形成凹陷，以及使用至少一种材料填充凹陷。在一实施例中，填充凹陷是在凹陷中和在金属栅极结构上方沉积至少一种材料，其中此方法更包含执行平坦化工艺，以将金属栅极结构的上表面暴露出来。在一实施例中，使用至少一种材料填充凹陷包含在凹陷中顺形地形成第一材料，以及在顺形地形成第一材料之后，使用第二材料填充凹陷，其中第一材料的第一蚀刻速率和第二材料的第二蚀刻速率比金属栅极结构的蚀刻速率慢，其中第一蚀刻速率与第二蚀刻速率不同。在一实施例中，形成掩模层包含移除第一介电材料的顶部，藉此在第一介电材料中形成凹陷，用硅填充凹陷，以及在形成图案化的硬掩模之后，在通过图案化的硬掩模层露出的硅的一部分上方选择性地形成氮化硅。在一实施例中，在移除金属栅极结构的这部分之前，使掩模层的上表面与金属栅极结构的上表面齐平。在一实施例中，形成图案化的硬掩模包含在金属栅极结构上方形成第一硬掩模层，在第一硬掩模层上方形成第二硬掩模层，在第二硬掩模层上方形成感光层，将感光层图案化，以及将感光层的图案转移到第一硬掩模层和第二硬掩模层。在一实施例中，感光层是三层的光致抗蚀剂，包含顶部光致抗蚀剂层、中间层和底部抗反射涂层，其中三层的光致抗蚀剂在第二硬掩模层上方形成。在一实施例中，用第二介电材料填充开口包含使用第一沉积方法沉积具有第二介电材料的第一层，以及使用与第一沉积方法不同的第二沉积方法，在第一层上方沉积具有第二介电材料的第二层。在一实施例中，第二介电材料是氮化硅，其中第一沉积方法是原子层沉积(ALD)，且第二沉积方法是等离子体增强化学气相沉积(PECVD)。
在一实施例中，半导体装置的制造方法包含在鳍上方形成金属栅极结构，其中金属栅极结构被第一介电材料环绕，在第一介电材料上方形成盖层，其中金属栅极结构与盖层之间的蚀刻选择性超过预定的临界值，在金属栅极结构和盖层上方形成图案化的硬掩模层，其中图案化的硬掩模层的开口将金属栅极结构的一部分和盖层的一部分暴露出来，以及移除通过图案化的硬掩模层的开口露出的金属栅极结构的这部分。在一实施例中，此方法更包含用第二介电材料填充金属栅极结构中的凹陷，其中通过移除金属栅极结构的这部分形成凹陷。在一实施例中，形成盖层包含用盖层置换第一介电材料的顶部。在一实施例中，形成盖层包含用硅置换第一介电材料的顶部，以及在形成图案化的硬掩模层之后，在通过图案化的硬掩模层的开口暴露出的硅的这部分上方选择性地形成盖层。
在一实施例中，鳍式场效晶体管装置的制造方法包含形成第一鳍片和第二鳍片，第一鳍片大抵上平行于第二鳍片，在第一鳍片和第二鳍片上方形成虚设栅极，虚设栅极具有栅极间隔物，形成层间介电(ILD)层于虚设栅极周围，用金属栅极置换虚设栅极，在层间介电层的上表面上方形成盖层，盖层的第一蚀刻速率比金属栅极的第二蚀刻速率慢，在盖层上方形成硬掩模层，将硬掩模层图案化，以在第一鳍片和第二鳍片之间形成第一开口，第一开口将金属栅极和盖层暴露出来，以及移除通过硬掩模层的第一开口暴露出的金属栅极的一部分。在一实施例中，盖层包含第一层和第二层，其中第一层和第二层包含相同的材料，其中通过第一沉积方法形成第一层，以及通过与第一沉积方法不同的第二沉积方法形成第二层。在一实施例中，形成盖层包含将层间介电层凹陷以形成凹陷，用第一材料填充层间介电层的凹陷，以及执行平坦化工艺，将第一材料凹陷或移除第一材料的一部分，并将金属栅极的上表面暴露出来，其中在平坦化工艺之后，第一材料形成盖层。在一实施例中，移除金属栅极的一部分产生金属栅极中的第二开口，其中此方法更包含用介电材料填充金属栅极的第二开口。
以上概述数个实施例的部件，以便本领域普通技术人员可以更加理解本公开实施例的观点。本领域普通技术人员应该理解，他们能以本公开实施例为基础，设计或修改其他工艺和结构，以达到与在此介绍的实施例相同的目的及/或优势。本领域普通技术人员也应该理解到，此类等效的结构并无悖离本公开的构思与范围，且他们能在不违背本公开的构思和范围下，做各式各样的改变、取代和替换。因此，本公开的保护范围当视后附的权利要求所界定为准。

Claims (1)

1.一种半导体装置的制造方法，包括：
形成一第一介电材料于一虚设栅极结构周围；
用一金属栅极结构置换该虚设栅极结构；
在该第一介电材料的一上表面上方形成一掩模层，其中该掩模层的一蚀刻速率比该金属栅极结构的一蚀刻速率慢；
在该金属栅极结构和该掩模层上方形成一图案化的硬掩模层，其中该图案化的硬掩模层将该金属栅极结构的一部分和该掩模层的至少一部分暴露出来；
移除由该图案化的硬掩模层暴露出的该金属栅极结构的该部分，藉此在该金属栅极结构中形成一开口；以及
以一第二介电材料填充该开口。
CN201711294959.0A 2017-04-28 2017-12-08 半导体装置的制造方法 Active CN108807182B (zh)

Applications Claiming Priority (4)

Application Number Priority Date Filing Date Title
US201762491805P 2017-04-28 2017-04-28
US62/491,805 2017-04-28
US15/725,625 2017-10-05
US15/725,625 US10134604B1 (en) 2017-04-28 2017-10-05 Semiconductor device and method

Publications (2)

Publication Number Publication Date
CN108807182A true CN108807182A (zh) 2018-11-13
CN108807182B CN108807182B (zh) 2023-11-03

Family

ID=63797096

Family Applications (1)

Application Number Title Priority Date Filing Date
CN201711294959.0A Active CN108807182B (zh) 2017-04-28 2017-12-08 半导体装置的制造方法

Country Status (5)

Country Link
US (2) US10134604B1 (zh)
KR (1) KR102042729B1 (zh)
CN (1) CN108807182B (zh)
DE (1) DE102017128255B4 (zh)
TW (1) TWI786077B (zh)

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN111261703A (zh) * 2018-11-30 2020-06-09 台湾积体电路制造股份有限公司 半导体器件及制造方法
CN111681959A (zh) * 2019-03-11 2020-09-18 台湾积体电路制造股份有限公司 用于制作半导体器件的方法

Families Citing this family (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US10811320B2 (en) 2017-09-29 2020-10-20 Taiwan Semiconductor Manufacturing Company, Ltd. Footing removal in cut-metal process
US10453936B2 (en) 2017-10-30 2019-10-22 Globalfoundries Inc. Methods of forming replacement gate structures on transistor devices
US10483369B2 (en) * 2017-10-30 2019-11-19 Globalfoundries Inc. Methods of forming replacement gate structures on transistor devices
US10672613B2 (en) 2017-11-22 2020-06-02 Taiwan Semiconductor Manufacturing Co., Ltd. Method of forming semiconductor structure and semiconductor device
WO2019125456A1 (en) * 2017-12-21 2019-06-27 Intel Corporation Quantum dot devices
US11011426B2 (en) * 2018-11-21 2021-05-18 Taiwan Semiconductor Manufacturing Co., Ltd. Semiconductor device and manufacturing method thereof
US10937652B1 (en) * 2019-09-16 2021-03-02 Taiwan Semiconductor Manufacturing Co., Ltd. Method and structure of cut end with self-aligned double patterning
DE102020131140A1 (de) 2020-08-10 2022-02-10 Taiwan Semiconductor Manufacturing Co., Ltd. Gateisolierungsstruktur
US11682675B2 (en) * 2021-03-30 2023-06-20 Taiwan Semiconductor Manufacturing Co., Ltd. Fin field-effect transistor device and method

Citations (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
TW451405B (en) * 2000-01-12 2001-08-21 Taiwan Semiconductor Mfg Manufacturing method of dual damascene structure
CN101714527A (zh) * 2008-10-06 2010-05-26 台湾积体电路制造股份有限公司 半导体元件的制造方法
CN101714526A (zh) * 2008-10-06 2010-05-26 台湾积体电路制造股份有限公司 半导体元件的制造方法
CN101872742A (zh) * 2009-04-22 2010-10-27 台湾积体电路制造股份有限公司 半导体装置及其制造方法
US20170018628A1 (en) * 2015-07-14 2017-01-19 International Business Machines Corporation Gate cut with high selectivity to preserve interlevel dielectric layer
US9601567B1 (en) * 2015-10-30 2017-03-21 Taiwan Semiconductor Manufacturing Co., Ltd. Multiple Fin FET structures having an insulating separation plug
CN106571333A (zh) * 2015-10-09 2017-04-19 台湾积体电路制造股份有限公司 制造半导体装置的方法

Family Cites Families (14)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US8703594B2 (en) * 2011-10-25 2014-04-22 Taiwan Semiconductor Manufacturing Company, Ltd. Semiconductor device having a treated gate structure and fabrication method thereof
DE102011087745A1 (de) * 2011-12-05 2013-06-06 Sennheiser Electronic Gmbh & Co. Kg Verfahren zum Bestimmen einer Übertragungsqualität beim Empfangen von Audiosignalen
US8598028B2 (en) * 2011-12-22 2013-12-03 Taiwan Semiconductor Manufacturing Company, Ltd. Gate height loss improvement for a transistor
US9147678B2 (en) * 2012-01-04 2015-09-29 United Microelectronics Corp. Resistor and fabrication method thereof
US8551843B1 (en) * 2012-05-07 2013-10-08 Globalfoundries Inc. Methods of forming CMOS semiconductor devices
US8987827B2 (en) * 2013-05-31 2015-03-24 Stmicroelectronics, Inc. Prevention of faceting in epitaxial source drain transistors
TWI600159B (zh) * 2014-10-01 2017-09-21 聯華電子股份有限公司 半導體元件及其製作方法
CN105575885B (zh) * 2014-10-14 2021-07-06 联华电子股份有限公司 半导体元件及其制作方法
KR102217246B1 (ko) 2014-11-12 2021-02-18 삼성전자주식회사 집적회로 소자 및 그 제조 방법
KR102290793B1 (ko) * 2014-12-18 2021-08-19 삼성전자주식회사 반도체 장치, 반도체 장치의 패턴 형성 방법 및 반도체 장치의 제조 방법
KR102295029B1 (ko) * 2015-03-31 2021-08-27 삼성전자주식회사 반도체 소자의 제조방법
KR102426834B1 (ko) * 2015-06-04 2022-07-28 삼성전자주식회사 반도체 장치
CN107785314B (zh) * 2016-08-26 2020-05-08 中芯国际集成电路制造(上海)有限公司 半导体器件的形成方法
KR102314134B1 (ko) * 2017-03-10 2021-10-18 삼성전자 주식회사 집적회로 소자 및 그 제조 방법

Patent Citations (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
TW451405B (en) * 2000-01-12 2001-08-21 Taiwan Semiconductor Mfg Manufacturing method of dual damascene structure
CN101714527A (zh) * 2008-10-06 2010-05-26 台湾积体电路制造股份有限公司 半导体元件的制造方法
CN101714526A (zh) * 2008-10-06 2010-05-26 台湾积体电路制造股份有限公司 半导体元件的制造方法
CN101872742A (zh) * 2009-04-22 2010-10-27 台湾积体电路制造股份有限公司 半导体装置及其制造方法
US20170018628A1 (en) * 2015-07-14 2017-01-19 International Business Machines Corporation Gate cut with high selectivity to preserve interlevel dielectric layer
CN106571333A (zh) * 2015-10-09 2017-04-19 台湾积体电路制造股份有限公司 制造半导体装置的方法
US9601567B1 (en) * 2015-10-30 2017-03-21 Taiwan Semiconductor Manufacturing Co., Ltd. Multiple Fin FET structures having an insulating separation plug

Cited By (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN111261703A (zh) * 2018-11-30 2020-06-09 台湾积体电路制造股份有限公司 半导体器件及制造方法
CN111261703B (zh) * 2018-11-30 2023-04-25 台湾积体电路制造股份有限公司 半导体器件及制造方法
CN111681959A (zh) * 2019-03-11 2020-09-18 台湾积体电路制造股份有限公司 用于制作半导体器件的方法
CN111681959B (zh) * 2019-03-11 2023-04-28 台湾积体电路制造股份有限公司 用于制作半导体器件的方法

Also Published As

Publication number Publication date
US20190088499A1 (en) 2019-03-21
KR20180121326A (ko) 2018-11-07
KR102042729B1 (ko) 2019-11-08
TW201839820A (zh) 2018-11-01
US20180315618A1 (en) 2018-11-01
DE102017128255A1 (de) 2018-10-31
US10134604B1 (en) 2018-11-20
CN108807182B (zh) 2023-11-03
DE102017128255B4 (de) 2023-02-23
US10867807B2 (en) 2020-12-15
TWI786077B (zh) 2022-12-11

Similar Documents

Publication Publication Date Title
CN108807182A (zh) 半导体装置的制造方法
CN109427776A (zh) 用于半导体器件的自对准结构、半导体结构及其形成方法
US20230387112A1 (en) Semiconductor Device and Method
US11728341B2 (en) Semiconductor device and method
KR102093297B1 (ko) 반도체 디바이스 및 방법
US20230245930A1 (en) Semiconductor device
CN108807180A (zh) 半导体装置的形成方法
CN108807277A (zh) 栅极环绕半导体器件及其制作方法
CN109216354A (zh) 金属栅极结构切割工艺
KR20200036733A (ko) 반도체 디바이스 및 그 형성 방법
CN109585548A (zh) 半导体结构
CN109841679A (zh) 半导体结构切割方法以及由此形成的结构
US20180145131A1 (en) Semiconductor Device and Method
CN112447715A (zh) Finfet器件和方法
US11837663B2 (en) Via structure with low resistivity and method for forming the same
CN107424932A (zh) FinFET结构及其形成方法
CN108987275A (zh) 半导体装置的制造方法
US20190097038A1 (en) FinFET Device and Method of Forming
CN109427545A (zh) 半导体装置的形成方法
CN108122767A (zh) 半导体装置的形成方法
CN110416154A (zh) 半导体装置的制造方法
CN107689395A (zh) 半导体器件和方法
CN109216356A (zh) 在不同材料的高k介电层上形成的自保护层
CN112510090A (zh) 集成电路器件及其形成方法
CN103904028A (zh) 一种半导体结构及其制造方法

Legal Events

Date Code Title Description
PB01 Publication
PB01 Publication
SE01 Entry into force of request for substantive examination
SE01 Entry into force of request for substantive examination
GR01 Patent grant
GR01 Patent grant