CN103996713A - 垂直沟道双机制导通纳米线隧穿晶体管及制备方法 - Google Patents
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Abstract
一种垂直沟道双机制导通纳米线隧穿晶体管及制备方法，所述隧穿晶体管包括热电子发射源区，隧穿源区，沟道区，隧穿漏区，以及纳米线的栅；控制栅环绕于沟道，带带隧穿发生在隧穿源区与沟道交界面处，在隧穿源区下方存在一个与隧穿源区掺杂类型相反的热电子发射源区；并且隧穿源区电位浮置，器件的源端电位加在热电子发射源区。与现有的TFET相比，垂直沟道双机制导通纳米线隧穿晶体管通过器件结构设计，在隧穿机制外，引入了热电子发射机制，有效增大了器件导通电流，同时保持了陡直的亚阈值斜率，显著改善了器件特性。本发明的垂直沟道双机制导通纳米线隧穿晶体管制备工艺简单，极大地降低了生产成本，简化了工艺流程。
Description
技术领域
本发明属于CMOS超大规模集成电路(ULSI)中场效应晶体管逻辑器件领域，具体涉及一种垂直沟道双机制导通纳米线隧穿晶体管。
背景技术
自集成电路诞生以来，微电子集成技术一直按照“摩尔定律”不断发展，半导体器件尺寸不断缩小。随着半导体器件进入深亚微米范围，传统MOSFET器件由于受到自身扩散漂流的导通机制所限，亚阈值斜率受到热电势kT/q的限制而无法随着器件尺寸的缩小而同步减小。这就导致MOSFET器件泄漏电流缩小无法达到器件尺寸缩小的要求，整个芯片的能耗不断上升，芯片功耗密度急剧增大，严重阻碍了芯片系统集成的发展。为了适应集成电路的发展趋势，新型超低功耗器件的开发和研究工作就显得特别重要。隧穿场效应晶体管(简称隧穿晶体管，TFET，Tunneling Field-Effect Transistor)采用带带隧穿(BTBT)新导通机制，是一种非常有发展潜力的适于系统集成应用发展的新型低功耗器件。TFET通过栅电极控制源端与沟道交界面处隧穿结的隧穿宽度，使得源端价带电子隧穿到沟道导带(或沟道价带电子隧穿到源端导带)形成隧穿电流。这种新型导通机制突破传统MOSFET亚阈值斜率理论极限中热电势kT/q的限制，可以实现低于60mV/dec的超陡亚阈值斜率，降低器件静态漏泄电流进而降低器件静态功耗。
但是，由于半导体带带隧穿效率偏低，TFET的开态电流与传统MOSFET相比比较低，不能满足系统集成应用中的要求。因此，保持较陡直的亚阈值斜率的同时，提高TFET开态电流是TFET器件应用中需要解决的一个非常重要的问题。
发明内容
本发明的目的在于提供一种垂直沟道双机制导通纳米线隧穿晶体管。该器件结构可以保持隧穿场效应晶体管较陡直的亚阈值斜率，同时能够显著提高晶体管的开态电流。
本发明提供的技术方案如下：
一种垂直沟道双机制导通纳米线隧穿晶体管，沿纳米线直径方向剖面图如图1所示，包括热电子发射源区9，隧穿源区3，沟道区2，隧穿漏区1，以及纳米线的栅5；控制栅环绕于沟道，其特征是，带带隧穿发生在隧穿源区3与沟道2交界面处，在隧穿源区3下方存在一个与隧穿源区掺杂类型相反的热电子发射源区9；并且隧穿源区电位浮置，器件的源端电位加在热电子发射源区；对于N型器件来说，热电子发射源区为N型重掺杂，隧穿源区为P型重掺杂，漏区为N型重掺杂，沟道区为P型轻掺杂；而对于P型器件来说，热电子发射源区为P型重掺杂，隧穿源区为N型重掺杂，漏区为P型重掺杂，沟道区为N型轻掺杂。
优选的技术方案：
所述的隧穿晶体管，对于N型器件来说，热电子发射源区为N型重掺杂，掺杂浓度为1E20cm-3-1E21cm-3；隧穿源区为P型重掺杂，掺杂浓度为1E18cm-3-1E20cm-3；漏区为N型重掺杂，掺杂浓度为1E18cm-3-1E19cm-3；沟道区为P型轻掺杂，掺杂浓度为1E13cm-3-1E15cm-3；
对于P型器件来说，热电子发射源区为P型重掺杂，掺杂浓度为1E20cm-3-1E21cm-3；隧穿源区为N型重掺杂，掺杂浓度为1E18cm-3-1E20cm-3；漏区为P型重掺杂，掺杂浓度为1E18cm-3-1E19cm-3；沟道区为N型轻掺杂，掺杂浓度为1E13cm-3-1E15cm-3。
所述的隧穿晶体管，所述器件中隧穿源区掺杂浓度和沿沟道方向宽度是器件设计的重要参数，过高的隧穿源区掺杂浓度将减小热电子发射源区电子翻越势垒的效率，导致热发射电流减小；过低的隧穿源区掺杂浓度将减小隧穿结处带带隧穿电流，导致TFET开启时亚阈斜率增大；过宽的隧穿源区将明显减小热电子发射机制产生的电流；过短的隧穿源区有可能导致隧穿源区部分被热电子发射源区耗尽，从而抑制了隧穿源区与沟道间隧穿结处的带带隧穿电流，导致器件性能退化。隧穿源区掺杂浓度根据对应热电子发射源区掺杂浓度不同而取值在1E18cm-3-1E20cm-3之间，沿沟道方向宽度取值在50nm-1.5um之间。
所述的隧穿晶体管，纳米线形成的栅为短栅结构，在漏端形成一个10nm-500nm的underlap结构(漏端underlap结构指的是栅在靠近漏端的一侧没有完全覆盖沟道而露出了一部分沟道及覆盖在其上的栅氧层)，这样可以较好地抑制隧穿晶体管的双极现象以及泄漏电流。
本发明所述的隧穿晶体管，可以应用于硅基半导体材料，也可以应用于其他半导体材料。
本发明同时提供所述的垂直沟道双机制导通纳米线隧穿晶体管的制备方法，包括以下步骤：
(1)衬底准备：未掺杂的半导体衬底，进行发射区源区注入；
(2)在衬底上外延生长一层Si，并进行隧穿源区注入，形成隧穿源区；
(3)外延生长一层未掺杂的Si；
(4)初始热氧化并淀积一层氮化物，并光刻出垂直沟道图形；
(5)除去之前的氮化物，生长纳米线栅介质材料，淀积栅材料；
(6)回填二氧化硅，其厚度为器件短栅的栅长；
(7)去除多余的栅材料，形成纳米线栅结构；
(8)离子注入，完成漏区杂质注入；
(9)快速高温退火激活杂质；
(10)最后进入同CMOS一致的后道工序，包括淀积钝化层、开接触孔以及金属化做出电极等，即可制得所述的垂直沟道双机制导通纳米线隧穿晶体管。
优选的制备方法：
所述步骤(1)中的半导体衬底材料选自Si、Ge、SiGe、GaAs或其他II-VI，III-V和IV-IV族的二元或三元化合物半导体、绝缘体上的硅(SOI)或绝缘体上的锗(GOI)。
所述步骤(5)中的栅介质层材料选自SiO2、Si3N4或高K栅介质材料。
所述步骤(5)中的生长栅介质层的方法选自下列方法之一：常规热氧化、掺氮热氧化、化学气相淀积和物理气相淀积。
所述步骤(5)中的栅材料选自掺杂多晶硅、金属钴，镍以及其他金属或金属硅化物。
本发明的技术效果(以N型器件为例)：
1、在器件沟道方向，仍然保持着传统TFET的p-i-n结构，随着栅电压增大，沟道导带能带下拉，位于隧穿源区与沟道交界面处的隧穿结发生带带隧穿，器件开启并获得陡直的亚阈斜率。
2、由于隧穿结处带带隧穿是隧穿源区的价带电子隧穿到沟道导带，带带隧穿发生的同时，在隧穿源区形成相应数量的空穴累积，由于隧穿源区的浮置设计，空穴累积将提高浮置隧穿源区的电势。
3、在器件隧穿源区一侧增加了与源区相反掺杂类型的热电子发射源区，随着栅电压增大，带带隧穿电流增大，隧穿源区电势升高，沟道能带下拉；热电子发射到隧穿源区的势垒降低，产生热电子发射电流，与带带隧穿电流同步增大。
4、由于加入了热电子发射机制而产生的扩散电流，所以显著增大了器件导通电流。并且由于该电流是随着隧穿结处带带隧穿电流增大而增大，所以有利于保持甚至获得更陡直的亚阈斜率。
5、另外，由于器件沟道方向仍然存在p-i-n结构，并且热电子发射产生的扩散电流只有在带带隧穿开启一定程度后才会被触发，所以器件将仍然保持较低的关态电流。
6、在隧穿漏端处形成一定长度的underlap可以有效地抑制TFET的泄漏电流和双极效应，挺高器件的性能。
7、纳米线的围栅结构提高了栅控能力，可以对电流的增加起到一定的作用。
与现有的TFET相比，垂直沟道双机制导通纳米线隧穿晶体管通过器件结构设计，有效增大了器件导通电流，同时保持了陡直的亚阈值斜率，显著改善了器件特性。本发明的垂直沟道双机制导通纳米线隧穿晶体管制备工艺简单，极大地降低了生产成本，简化了工艺流程。
附图说明
图1为本发明垂直沟道双机制导通纳米线隧穿晶体管的结构示意图。
图2为形成热电子发射源区，隧穿管源区以及刻蚀完垂直沟道的器件剖面图；
图3为淀积二氧化硅和多晶硅栅的示意图；
图4为通过各向同性回刻完成二氧化硅和多晶硅的刻蚀后的结构示意图；
图5为离子注入形成隧穿漏区后的器件剖面图；
图6经过后道工序(接触孔，金属化)后的垂直沟道双机制导通纳米线隧穿晶体管示意图；
图中，
1-漏区，2-垂直结构的沟道，3-隧穿源区，4-纳米线的多晶硅栅，5-纳米线的栅氧化层，6-金属电极，7-氮化硅(Si3N4)，8-二氧化硅，9-热电子发射源区
具体实施方式
以下结合附图，通过具体的实施例对本发明所述的垂直结构双极混合导通双栅隧穿晶体管的实施方法做进一步的说明
具体实施步骤如图2-图6所示：(以N型器件为例)
1、对热电子发射源区离子注入(As，1E15/cm-2，20keV)；
2、外延生长隧穿源区，进行离子注入(BF2，1E15/cm-2，20keV)；
3、在隧穿源区处外延轻掺杂或者无掺杂的Si，并在其上淀积一层Si3N4膜，光刻，采用RIE深刻蚀出垂直沟道区，沟道区宽度在5nm-100nm，如图2；
4、热氧化形成栅氧化层(5nm)，然后采用LPCVD淀积纳米线的多晶硅栅如图3所示。
5、然后淀积二氧化硅，该氧化硅层厚度即为器件短栅的垂直部分栅长，采用稀H氢氟酸(DHF)各向同性腐蚀掉多余多晶硅栅部分，如图4所示。
6、进行漏区杂质注入(As，1E15/cm-2，10keV)，如图5所示。
7、对注入杂质进行激活(1050℃,10s)。
8、完成接触孔刻蚀和金属电极金属电极，完全形成垂直双机制导通纳米线隧穿晶体管，如图6所示。
虽然本发明已以较佳实施例披露如上，然而并非用以限定本发明。任何熟悉本领域的技术人员，在不脱离本发明技术方案范围情况下，都可利用上述揭示的方法和技术内容对本发明技术方案作出许多可能的变动和修饰，或修改为等同变化的等效实施例。因此，凡是未脱离本发明技术方案的内容，依据本发明的技术实质对以上实施例所做的任何简单修改、等同变化及修饰，均仍属于本发明技术方案保护的范围内。
Claims (10)
1.一种垂直沟道双机制导通纳米线隧穿晶体管，包括热电子发射源区(9)，隧穿源区(3)，沟道区(2)，隧穿漏区(1)，以及纳米线的栅(5)；控制栅环绕于沟道，其特征是，带带隧穿发生在隧穿源区(3)与沟道(2)交界面处，在隧穿源区(3)下方存在一个与隧穿源区掺杂类型相反的热电子发射源区(9)；并且隧穿源区电位浮置，器件的源端电位加在热电子发射源区；对于N型器件来说，热电子发射源区为N型重掺杂，隧穿源区为P型重掺杂，漏区为N型重掺杂，沟道区为P型轻掺杂；而对于P型器件来说，热电子发射源区为P型重掺杂，隧穿源区为N型重掺杂，漏区为P型重掺杂，沟道区为N型轻掺杂。
2.如权利要求1所述的隧穿晶体管，其特征是，
对于N型器件来说，热电子发射源区为N型重掺杂，掺杂浓度为1E20cm-3-1E21cm-3；隧穿源区为P型重掺杂，掺杂浓度为1E18cm-3-1E20cm-3；漏区为N型重掺杂，掺杂浓度为1E18cm-3-1E19cm-3；沟道区为P型轻掺杂，掺杂浓度为1E13cm-3-1E15cm-3；
对于P型器件来说，热电子发射源区为P型重掺杂，掺杂浓度为1E20cm-3-1E21cm-3；隧穿源区为N型重掺杂，掺杂浓度为1E18cm-3-1E20cm-3；漏区为P型重掺杂，掺杂浓度为1E18cm-3-1E19cm-3；沟道区为N型轻掺杂，掺杂浓度为1E13cm-3-1E15cm-3。
3.如权利要求1所述的隧穿晶体管，其特征是，隧穿源区掺杂浓度根据对应热电子发射源区掺杂浓度不同而取值在1E18cm-3-1E20cm-3之间，沿沟道方向宽度取值在50nm-1.5um之间。
4.如权利要求1所述的隧穿晶体管，其特征是，纳米线形成的栅为短栅结构，在漏端形成一个10nm-500nm的underlap结构。
5.将权利要求1-4所述的隧穿晶体管应用于半导体材料。
6.一种垂直沟道双机制导通纳米线隧穿晶体管的制备方法，其特征是，包括以下步骤：
(1)衬底准备：未掺杂的半导体衬底，进行发射区源区注入；
(2)在衬底上外延生长一层Si，并进行隧穿源区注入，形成隧穿源区；
(3)外延生长一层未掺杂的Si；
(4)初始热氧化并淀积一层氮化物，并光刻出垂直沟道图形；
(5)除去之前的氮化物，生长纳米线栅介质材料，淀积栅材料；
(6)回填二氧化硅，其厚度为器件短栅的栅长；
(7)去除多余的栅材料，形成纳米线栅结构；
(8)离子注入，完成漏区杂质注入；
(9)快速高温退火激活杂质；
(10)最后进入同CMOS一致的后道工序，即可制得所述的垂直沟道双机制导通纳米线隧穿晶体管。
7.如权利要求6所述的制备方法，其特征是，所述步骤(1)中的半导体衬底材料选自Si、Ge、SiGe、GaAs或其他II-VI，III-V和IV-IV族的二元或三元化合物半导体、绝缘体上的硅(SOI)或绝缘体上的锗(GOI)。
8.如权利要求6所述的制备方法，其特征是，所述步骤(5)中的栅介质层材料选自SiO2、Si3N4或高K栅介质材料。
9.如权利要求6所述的制备方法，其特征是，所述步骤(5)中的生长栅介质层的方法选自下列方法之一：常规热氧化、掺氮热氧化、化学气相淀积和物理气相淀积。
10.如权利要求6所述的制备方法，其特征是，所述步骤(5)中的栅材料选自掺杂多晶硅、金属或金属硅化物。
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