CN104465389B - FinFet器件源漏区的形成方法 - Google Patents
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Abstract
本发明提供了一种FinFet器件源漏区的形成方法，包括：提供衬底，所述衬底上具有鳍；在鳍的源漏区域进行离子注入；覆盖鳍的源漏区域以形成界面层，鳍顶部的界面层的厚度大于鳍侧面的界面层的厚度；进行热退火；去除界面层。由于杂质在鳍与界面层的分凝作用，杂质会向界面层扩散，并且在界面层越厚地方析出更多的杂质，通过去除鳍表面析出的杂质，实现均匀的共型掺杂。
Description
技术领域
本发明涉及半导体制造领域，特别涉及一种FinFet器件的离子注入的方法。
背景技术
随着平面半导体器件的尺寸不断缩小，短沟道效应愈发突出，提高栅控能力成为下一代器件的开发中的重点方向，类似FinFet（鳍式场效应晶体管）的多栅器件，FinFet是具有鳍型沟道结构的晶体管，它利用薄鳍（Fin）的几个表面作为沟道，可以增大工作电流，从而可以防止传统晶体管中的短沟道效应。
在FinFet器件的实际制备过程中，一个重要的挑战就是FinFet源漏掺杂区的制备，在平面器件当中，离子都直接注入到平面器件表面，在通过退火进行激活，掺杂浓度分布较为均匀。而FinFet源漏注入时，要求在Fin的顶部和侧墙部分同时注入并获得近似相同的浓度分布即共型掺杂，为了实现这个目的，一般多尝试采用大角度注入或是等离子体掺杂的方法。
然而，传统的大角度注入会受到Fin的间距较小而带来的阴影效应的影响，而导致不均匀掺杂，鳍的侧面的掺杂浓度较顶部小。等离子体掺杂尽管能实现均匀的掺杂，但由于不能进行质量筛选，又有可能会引入其他缺陷，影响器件的特性。
发明内容
本发明的目的旨在解决上述技术缺陷，提供一种FinFet器件的源漏区的形成方法，实现共型掺杂。
为此，本发明提供了一种FinFet器件源漏区的形成方法，其特征在于，包括：
提供衬底，所述衬底上具有鳍；
在鳍的源漏区域进行离子注入；
覆盖鳍的源漏区域以形成界面层，鳍顶部的界面层的厚度大于鳍侧面的界面层的厚度；
进行热退火；
去除界面层。
可选地，离子注入为双向大角度离子注入，注入角度大于0°且小于45°。
可选地，鳍顶部的界面层的厚度小于50nm。
可选地，采用尖峰退火进行热退火，温度为1000-1100°。
可选地，通过淀积形成界面层，淀积时的温度小于600°。
可选地，通过湿法腐蚀去除界面层。
可选地，界面层为二氧化硅或氮化硅。
本发明实施例提供的FinFet器件源漏区的形成方法，在进行源漏区域的离子注入之后，覆盖形成顶部厚度大于侧面厚度的界面层，而后在热退火时，由于杂质在鳍与界面层的分凝作用，杂质会向界面层扩散，杂质会析出或进入界面层，并且在界面层越厚地方析出更多的杂质，通过进一步去除界面层的同时去除析出的杂质，实现均匀的共型掺杂。
附图说明
本发明上述的和/或附加的方面和优点从下面结合附图对实施例的描述中将变得明显和容易理解，其中：
图1-图5B示出了本发明实施例的半导体器件的各个形成阶段的示意图。
具体实施方式
下面详细描述本发明的实施例，所述实施例的示例在附图中示出，其中自始至终相同或类似的标号表示相同或类似的元件或具有相同或类似功能的元件。下面通过参考附图描述的实施例是示例性的，仅用于解释本发明，而不能解释为对本发明的限制。
在附图中示出了根据本发明实施例的层结构示意图。这些图并非是按比例绘制的，其中为了清楚的目的，放大了某些细节，并且可能省略了某些细节。图中所示出的各种区域、层的形状以及它们之间的相对大小、位置关系仅是示例性的，实际中可能由于制造公差或技术限制而有所偏差，并且本领域技术人员根据实际所需可以另外设计具有不同形状、大小、相对位置的区域/层。
正如背景技术的描述，为了达到FinFet器件离子注入的共型掺杂，本发明提出了一种FinFet器件源漏区的形成方法，包括步骤：
提供衬底，所述衬底上具有鳍；
在鳍的源漏区域进行离子注入；
覆盖鳍以形成界面层，鳍顶部的界面层的厚度大于鳍侧面的界面层的厚度；
进行热退火；
去除界面层。
通过杂质在鳍与界面层的分凝作用，杂质会向界面层扩散，并且在界面层越厚地方析出更多的杂质，析出杂质后在去除界面层的同时去除析出的杂质，鳍的顶部析出并去除更多的杂质，从而实现均匀的共型掺杂。
为了更好的理解本发明，以下将结合具体的实施例进行详细的描述。
首先，在步骤S01，提供衬底。
如图1所示，在本实施例中，所述衬底为SOI衬底200，SOI衬底200包括背衬底200a、埋氧层200b和顶层硅200c。在其他实施例中，所述衬底还可以为包括半导体层和绝缘层的衬底结构。
而后，在步骤S02，在所述衬底内形成鳍。
参考图2所示，在顶层硅200c上形成硬掩膜201，例如氮化硅，在硬掩膜的掩蔽下，利用刻蚀技术，例如RIE（反应离子刻蚀）的方法，刻蚀顶层硅200c，从而在顶层硅200c内形成鳍202，而后，可以进一步将硬掩膜去除。对于FinFet器件的鳍包括沟道区域和源漏区域。
接着，在步骤S03，在鳍上形成栅极结构。
具体地，参考图3和图3A（图3的AA视图）所示，可以通过分别淀积栅介质层204、栅电极206和帽层（图未示出），而后利用刻蚀技术进行刻蚀，以在鳍的沟道区域的侧壁及顶部上形成栅极结构204、206。其中，所述栅介质层222可以为一层或多层结构，一层结构的一些实施例中，栅介质层222可以为高k介质材料（例如，和氧化硅相比，具有高介电常数的材料）或其他栅介质材料，多层结构的一些实施例中，栅介质层222可以包括界面层和高k介质材料，所述界面层可以为氧化硅、氮化硅、氮氧化硅或其他材料，高k介质材料例如铪基氧化物，HFO2、HfSiO、HfSiON、HfTaO、HfTiO等。所述栅电极可以为一层或多层结构，栅电极可以包括金属栅电极或多晶硅，例如可以包括：Ti、TiAlx、TiN、TaNx、HfN、TiCx、TaCx、HfCx、Ru、TaNx、TiAlN、WCN、MoAlN、RuOx、多晶硅或其他合适的材料，或他们的组合。此处仅为示例，本发明不限于此。
接着，在栅极结构的侧壁形成侧墙（图未示出），侧墙可以为一层或多层，可以为SiN、SiO2、SiON或他们的组合。
接着，在步骤S04，在鳍的源漏区域进行离子注入。
本实施例中，参考图3B（图3的BB向视图）所示，进行双向大角度的离子注入，也就是在鳍的两侧面同时进行倾角度的注入，注入的角度可以为大于0°且小于45°。对于FinFet器件，由于鳍为立体结构，尤其是在鳍的间距变小后，阴影效应会导致掺杂的不均匀，在鳍的顶部的掺杂浓度往往会高于鳍的侧面的掺杂浓度，导致不均匀掺杂。为了消除这种不均匀，本发明采用了以下步骤，以实现均匀掺杂。
在步骤S05，覆盖鳍的源漏区域以形成界面层，鳍顶部的界面层的厚度大于鳍侧面的界面层的厚度。
参考图4B（鳍的源漏区域的截面图）所示，可以通过淀积来形成界面层208，所述界面层可以为氧化硅或氮化硅等，还可以根据需要选择其他具有分凝作用的界面材料，不同的界面材料，会使杂质分凝在鳍一侧或界面层一侧。在淀积时，由于台阶覆盖的影响，在鳍202顶部的界面层的厚度会大于鳍202的侧面的界面层的厚度，在淀积时，温度控制在600°以内，以防止杂质的扩散。本实施例中，鳍顶部的界面层的厚度小于50nm。
而后，在步骤S05，进行热退火。
可以采用尖峰（spike）退火工艺，本实施例中，退火温度控制在1000-1100°。进行热退火，是为了激活源漏区域内的掺杂，同时，在分凝作用下，源漏区域的一部分杂质会向界面层扩散，参考图4B所示，并在界面处聚集，并且在界面层越厚的地方聚集的杂质越多。本实施例中采用氧化硅或氮化硅的界面层，在退火后，杂质在鳍一侧析出，部分杂质也会进一步进入到界面层中。
在具体的工艺中，例如界面层为10nm的PEOXIDE，在1100度条件下退火，通过界面层的厚度与退火温度的调整，控制鳍在界面处析出的杂质，进而实现杂质的均匀分布。
而后，在步骤S06，去除界面层。
如图5B（鳍的源漏区域的截面图）所示，可以采用湿法腐蚀的方法去除界面层，在去除界面层的同时析出的杂质也一并被去除，本实施例中，采用100:1的HF去除界面层同时析出的杂质也被洗掉。
以上所述，仅是本发明的较佳实施例而已，并非对本发明作任何形式上的限制。
虽然本发明已以较佳实施例披露如上，然而并非用以限定本发明。任何熟悉本领域的技术人员，在不脱离本发明技术方案范围情况下，都可利用上述揭示的方法和技术内容对本发明技术方案作出许多可能的变动和修饰，或修改为等同变化的等效实施例。因此，凡是未脱离本发明技术方案的内容，依据本发明的技术实质对以上实施例所做的任何简单修改、等同变化及修饰，均仍属于本发明技术方案保护的范围内。
Claims (7)
1.一种FinFet器件源漏区的形成方法，其特征在于，包括：
提供衬底，所述衬底上具有鳍；
在鳍的源漏区域进行离子注入；
覆盖鳍的源漏区域以形成界面层，鳍顶部的界面层的厚度大于鳍侧面的界面层的厚度；
进行热退火；
去除界面层。
2.根据权利要求1所述的形成方法，其特征在于，离子注入为双向大角度离子注入，注入角度大于0°且小于45°。
3.根据权利要求1所述的形成方法，其特征在于，鳍顶部的界面层的厚度小于50nm。
4.根据权利要求3所述的形成方法，其特征在于，采用尖峰退火进行热退火，温度为1000-1100°。
5.根据权利要求1所述的形成方法，其特征在于，通过淀积形成界面层，淀积时的温度小于600°。
6.根据权利要求1所述的形成方法，其特征在于，通过湿法腐蚀去除界面层。
7.根据权利要求1所述的形成方法，其特征在于，界面层为二氧化硅或氮化硅。
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| C06 | Publication | ||
| PB01 | Publication | ||
| SE01 | Entry into force of request for substantive examination | ||
| GR01 | Patent grant | ||
| GR01 | Patent grant |