CN103311294B

CN103311294B - 鳍式场效应晶体管及其制造方法

Info

Publication number: CN103311294B
Application number: CN201210067622.7A
Authority: CN
Inventors: 尚海平; 徐秋霞
Original assignee: Institute of Microelectronics of CAS
Current assignee: Ruili Flat Core Microelectronics Guangzhou Co Ltd
Priority date: 2012-03-14
Filing date: 2012-03-14
Publication date: 2016-09-21
Anticipated expiration: 2032-03-14
Also published as: CN103311294A

Abstract

本发明公开了一种鳍式场效应晶体管，包括SOI衬底、SOI衬底上的鳍形的栅极堆叠结构、SOI衬底中栅极堆叠结构两侧的源漏区以及源漏区之间的沟道区，源漏区与沟道区沿第一方向延伸，栅极堆叠结构沿垂直于第一方向的第二方向延伸，其特征在于：源漏区为金属硅化物，源漏区与沟道区之间的界面处还包括掺杂离子分凝区。依照本发明的新型FinFET器件及其制造方法，通过对FinFET的金属硅化物源漏注入掺杂离子并退火驱动使其分凝在沟道区界面处，有效降低FinFET源漏电阻，同时又降低了肖特基势垒高度，从而提高驱动能力。

Description

鳍式场效应晶体管及其制造方法

技术领域

本发明涉及一种半导体器件及其制造方法，特别是涉及一种能有效降低肖特基势垒高度的鳍式场效应晶体管及其制造方法。

背景技术

与传统生产工艺兼容的准平面多栅FinFET(鳍式场效应晶体管)结构，具有薄栅Spacer和强栅控源漏电场，使短沟道效应得到抑制、使沟道掺杂浓度降低、实现低关态电流和高驱动电流特性。而SOI衬底，由于减少源漏和衬底的漏电途径可得到更低的loff，并且全耗尽超薄体结构使结电容减小和好的亚阈值特性，可实现亚10nm栅长器件。

然而现有的准平面多栅FinFET结构，源漏区均为体硅或SOI材料，源漏串联电阻以及接触电阻较大，大大影响了器件性能。

另一方面，当MOSFETs器件的栅长缩小到纳米尺度以后，金属源/漏(S/D)结构具有一系列的优点，例如原子级突变结能够抑制短沟道效应，低S/D串联电阻和接触电阻，S/D形成的低温工艺适宜集成高k栅介质、金属栅和应变硅等新材料，使之成为掺杂硅S/D结构最有希望的替代者。而使用金属S/D结构的MOSFETs器件则称为Schottky-Barrier MOSFETs(SB MOSFETs)器件。

然而，传统肖特基势垒(SB)MOSFETs器件由于开态时源/沟道的肖特基势垒高度(SBH)较高，使驱动电流减小；而关态时漏/沟道的SBH较低，使泄漏电流增加。所以，人们一直在研究SBH的调节技术，以克服SB MOSFET的固有缺点，使其达到与传统掺杂S/D MOSFET相同的电流特性。

因此，亟需一种能有效降低FinFET源漏电阻同时又提高驱动能力的新型半导体器件及其制造方法。

发明内容

本发明目的在于利用现有的与CMOS制造技术兼容的设备和制备工艺，制造能有效降低源漏电阻同时又提高驱动能力的新型FinFET器件。

为此，本发明提供了一种鳍式场效应晶体管，包括SOI衬底、SOI衬底上的鳍形的栅极堆叠结构、SOI衬底中栅极堆叠结构两侧的源漏区以及源漏区之间的沟道区，源漏区与沟道区沿第一方向延伸，栅极堆叠结构沿垂直于第一方向的第二方向延伸，源漏区沿第二方向的宽度要大于沟道区沿第二方向的宽度且小于栅极堆叠结构沿第二方向的宽度，其特征在于：源漏区为金属硅化物，源漏区与沟道区之间的界面处还包括掺杂离子分凝区。

其中，沟道区厚度为10～100nm。

其中，沟道区掺杂浓度为5E14atom/cm³～5E18atom/cm³。

其中，金属硅化物包括NiSi_2-y、Ni_1-xPt_xSi_2-y、CoSi_2-y或Ni_1-xCo_xSi_2-y，其中x大于0小于1，y大于等于0小于等于1。

其中，掺杂离子分凝区中包含的掺杂离子，对于NMOS而言包括P或As，对于PMOS而言包括B或BF₂。

本发明还提供了一种鳍式场效应晶体管制造方法，包括步骤：在SOI衬底上形成鳍形的栅极堆叠结构，沿第二方向延伸；使得栅极堆叠结构两侧的SOI衬底形成金属硅化物的源漏区，源漏区之间的SOI衬底构成沟道区，源漏区与沟道区沿第一方向延伸，源漏区沿第二方向的宽度要大于沟道区沿第二方向的宽度且小于栅极堆叠结构沿第二方向的宽度；向源漏区注入掺杂离子；分凝退火，使得掺杂离子分凝在源漏区与沟道区之间的界面处。

其中，形成金属硅化物源漏区的步骤具体包括：在未被栅极堆叠结构覆盖的SOI衬底上形成金属膜层；执行第一退火，使得SOI衬底与金属膜层反应形成富金属相的硅化物；执行第二退火，第二退火的温度大于第一退火的温度，使得富金属相的硅化物形成单一的金属硅化物。

其中，注入计量为1E14atom/cm²～1E16atom/cm²，注入能量为10～50kEV。

其中，分凝退火的退火温度400℃～800℃，退火时间20s～120s。

依照本发明的新型FinFET器件及其制造方法，通过对FinFET的金属硅化物源漏注入掺杂离子并退火驱动使其分凝在沟道区界面处，有效降低FinFET源漏电阻，同时又降低了肖特基势垒高度，从而提高驱动能力。

附图说明

以下参照附图来详细说明本发明的技术方案，其中：

图1显示了依照本发明方法的工艺步骤剖面图，其中在SOI衬底上形成鳍形结构的栅极堆叠；

图2显示了依照本发明方法的工艺步骤剖面图，其中两步退火实现源漏全硅化；

图3显示了依照本发明方法的工艺步骤剖面图，其中对金属硅化物源漏注入掺杂离子；

图4显示了依照本发明方法的工艺步骤剖面图，其中分凝退火使得掺杂离子分凝在沟道区界面处；以及

图5为依照本发明的工艺步骤流程图。

附图标记

1 埋氧层

2 SOI硅层 2S/2D 源漏区 2C沟道区

3 栅极绝缘层

4 栅极导电层

5 栅极侧墙

6 6S/6D 金属硅化物源漏区

7 栅极盖层

8 掺杂离子分凝区

具体实施方式

以下参照附图并结合示意性的实施例来详细说明本发明技术方案的特征及其技术效果，公开了能有效降低源漏电阻同时又提高驱动能力的新型FinFET器件。需要指出的是，类似的附图标记表示类似的结构，本申请中所用的术语“第一”、“第二”、“上”、“下”等等可用于修饰各种器件结构或制造工序。这些修饰除非特别说明并非暗示所修饰器件结构或制造工序的空间、次序或层级关系。

本发明提供一种能有效降低源漏电阻同时又提高驱动能力的新型FinFET器件的制造方法，其流程图为图5所示。具体地参照图1至图4，其具体工艺步骤如下：

步骤S1、参照图1，在衬底上形成鳍形结构。

具体地，首先提供衬底，优选地为绝缘体上硅(SOI)衬底，例如包括较厚的硅基底(未示出)、埋氧层或层间绝缘层1以及较薄的SOI硅层2。其中，SOI硅层2的厚度例如为10～100nm并优选30nm～60nm。优选地，对SOI硅层2进行衬底掺杂，以控制未来形成的沟道区的导电类型和程度，例如掺杂浓度为5E14atom/cm³～5E18atom/cm³并优选1E15atom/cm³～1E17atom/cm³。

其次，刻蚀SOI硅层2，形成源漏区2S/2D以及沟道区2C。源漏区与沟道区均独立于埋氧层1上，沿第一方向也即沟道区方向(平行于衬底表面，也平行于纸面)延伸。沟道区2C位于源区2S与漏区2D之间。在垂直于沟道区方向的第二方向(平行于衬底表面，且垂直于纸面)上，沟道区2C的宽度小于源漏区2S/D的宽度，从而形成两侧宽大中间细窄的哑铃形立体结构。

再次，在沟道区以及埋氧层1上形成栅极堆叠结构。例如依次沉积栅极绝缘层3和栅极导电层4，并光刻/刻蚀形成沿第二方向延伸的鳍形的栅极堆叠结构。栅极绝缘层3的材质包括但不限于氧化硅、掺氮氧化硅、氮化硅、高K材料及其组合，并且优选为高k材料。其中，高k材料包括选自HfO₂、HfSiO_x、HfSiON、HfAlO_x、HfTaO_x、HfLaO_x、HfAlSiO_x、 HfLaSiO_x的铪基材料，或是包括选自ZrO₂、La₂O₃、LaAlO₃、TiO₂、Y₂O₃的稀土基高K介质材料，或是包括Al₂O₃，以其上述材料的复合层。栅极导电层4的材质包括但不限于a)金属氮化物，包括MxNy、MxSiyNz、MxAlyNz、MaAlxSiyNz及其组合，其中M为Ta、Ti、Hf、Zr、Mo、W及其组合；b)金属或金属合金，包括Co、Ni、Cu、Al、Pd、Pt、Ru、Re、Mo、Ta、Ti、Hf、Zr、W、Ir、Eu、Nd、Er、La及其组合；c)金属硅化物，包括CoSi₂、TiSi₂、NiSi、PtSi、NiPtSi、CoGeSi、TiGeSi、NiGeSi及其组合；d)金属氧化物导体，包括In₂O₃、SnO₂、ITO、IZO及其组合；e)半导体材料，包括掺杂的多晶硅、非晶硅、多晶锗、多晶锗硅及其组合；以及上述材料的复合层。栅极堆叠结构3/4的厚度(高度)大于SOI硅层2形成沟道区的厚度，例如为200～1000nm，并且沿第二方向延伸的宽度要大于沟道区在第二方向上的宽度并进一步大于源漏区2S/2D的宽度，因此栅极堆叠结构3/4形成为横跨SOI硅层2的鳍形结构。

接着，在栅极堆叠结构3/4两侧形成栅极侧墙。在整个器件上沉积绝缘材料，并光刻/刻蚀在栅极堆叠结构两侧的SOI硅层2以及埋氧层1上形成沿第二方向延伸的栅极侧墙5。栅极侧墙5的材质例如为氧化硅、氮化硅或氮氧化硅。栅极侧墙5的厚度接近于SOI硅层2的厚度或更小，例如为10～50nm。

步骤S2、参照图2，例如采用两步自对准金属硅化物工艺，形成金属硅化物的源漏区6S/D。首先，采用氢氟酸/异丙醇溶液对器件表面进行清洗；即在常规清洗后，在氢氟酸/异丙醇溶液中清洗，氢氟酸/异丙醇溶液配比(体积比)为：氢氟酸∶异丙醇∶去离子水＝37.5ml∶6ml∶3000ml，在室温下浸渍40秒。然后，在溅射氮化钛/镍膜前对整个器件进行真空退火处理；本底真空度8×10-7Torr，加热至300℃，恒温10分钟，然后降温。接着，在SOI硅层2未被栅极堆叠结构覆盖的区域也即源漏区域上溅射氮化钛/镍复合金属膜；先溅射镍膜5～30nm，再溅射氮化钛膜5～30nm，工作压力都为1～5×10^-3Torr，溅镍的工艺气体为氩气，溅射功率为500～1000W；溅氮化钛的工艺气体为氩气和氮气的混合气体，溅射功率为500～1000W。最后，采用镍-自对准硅化物工艺形成硅化镍膜；即第一次快速热退火温度240～340℃，时间20～50秒，氮气流量为2～6slm，形成富镍相硅化物；接着进行湿法选择腐蚀工艺，条件硫酸∶双氧水＝(3～5)∶1(体积比)，温度120℃，时间10～30分钟；然后进行第二次温度较高的快速热退火，使富镍相硅化物相变形成单一的硅化镍，温度450～580℃，时间20～40秒，氮气流量为2～6slm。此外，虽然优选地采用Ni来形成NiSi的源漏6，但是也可以采用其他的具有类似性质的金属硅化物，例如采用Ni、Co、Pt及其二元或多元合金来替代单一的Ni作为金属膜，控制两步退火工艺参数形成NiSi_2-y、Ni_1-xPt_xSi_2-y、CoSi_2-y或Ni_1-xCo_xSi_2-y，其中x大于0小于1，y大于等于0小于等于1。这些金属硅化物均能有效减小源漏电阻，提高驱动能力。值得注意的是，通过选择退火参数可以使得源漏区2S/D中的硅完全与金属薄层反应耗尽，从而形成金属硅化物源漏，这有效例抑制短沟道效应，降低S/D串联电阻和接触电阻，并且S/D形成的低温工艺适宜集成高k栅介质、金属栅和应变硅等新材料。依照金属硅化物材质、配比不同，金属硅化物源漏区6S/D可能高于原始的硅材质的源漏区2S/D，因此如图2所示，使得源漏区6S/D的上表面高于栅极堆叠结构的下表面。此外，当栅极堆叠结构中的栅极导电层4也包含硅，例如为多晶硅时，金属薄层也会与栅极导电层4反应硅化，从而形成与源漏区6S/D材质相同的、金属硅化物的栅极盖层7。自然，当采用金属材质的栅极导电层4时，栅极盖层7不再形成。

步骤S3、参照图3，对金属硅化物的源漏区进行掺杂离子注入。对于NMOS FinFET使用杂质P或As，对于PMOS FinFET使用杂质B或BF₂，向源/漏的NiSi膜内注入杂质，注入计量为1E14atom/cm²～1E16atom/cm²并优选5E14atom/cm²～3E15atom/cm²，注入能量为10～50kEV并优选15keV～35keV，使注入杂质和注入损伤限制在金属硅化物源漏6S/D膜内而不影响与沟道区2C之间的界面特性。

步骤S4、参照图4，分凝退火，使得注入的掺杂离子分凝在金属硅化物源漏区与沟道区之间的界面处。采用快速退火工艺，例如退火温度400℃～800℃并优选500℃～650℃，退火时间20s～120s并优选30s～60s，使得注入的掺杂离子分凝在金属硅化物源漏区与沟道区之间的界面处，形成掺杂离子分凝区8，该分凝区8中的掺杂离子能有效降低肖特基势垒高度，完成源/漏与沟道的肖特基势垒高度调节。

最后形成的器件结构如图4所示，包括SOI衬底、SOI衬底上的栅极堆叠结构、SOI衬底中栅极堆叠结构两侧的源漏区以及源漏区之间的沟道区，源漏区与沟道区沿第一方向延伸，栅极堆叠结构沿垂直于第一方向的第二方向延伸，源漏区沿第二方向的宽度要大于沟道区沿第二方向的宽度且小于栅极堆叠结构沿第二方向的宽度，其中，源漏区为金属硅化物，源漏区与沟道区之间的界面处还包括掺杂离子分凝区。以上各个结构、材质和形成方法均已在制造方法中描述，在此不再赘述。

此外，可以采取常规的后续工艺以进一步完成器件制作，例如包括淀积金属前介质、制作接触孔和金属引线，完成SOI DS-SB FinFET器件制备。

依照本发明的新型FinFET器件及其制造方法，通过对金属硅化物源漏注入掺杂离子并退火驱动使其分凝在沟道区界面处，有效降低FinFET源漏电阻，同时又降低了肖特基势垒高度，从而提高驱动能力。

尽管已参照一个或多个示例性实施例说明本发明，本领域技术人员可以知晓无需脱离本发明范围而对器件结构做出各种合适的改变和等价方式。此外，由所公开的教导可做出许多可能适于特定情形或材料的修改而不脱离本发明范围。因此，本发明的目的不在于限定在作为用于实现本发明的最佳实施方式而公开的特定实施例，而所公开的器件结构及其制造方法将包括落入本发明范围内的所有实施例。

Claims

1.一种鳍式场效应晶体管，包括SOI衬底、SOI衬底上的鳍形的栅极堆叠结构、SOI衬底中栅极堆叠结构两侧的源漏区以及源漏区之间的沟道区，源漏区与沟道区沿第一方向延伸，栅极堆叠结构沿垂直于第一方向的第二方向延伸，源漏区沿第二方向的宽度要大于沟道区沿第二方向的宽度且小于栅极堆叠结构沿第二方向的宽度，其特征在于：源漏区完全由金属硅化物构成，源漏区与沟道区之间的界面处还包括注入形成的掺杂离子分凝区并且注入损伤限制在金属硅化物的源漏区内，栅极堆叠结构包括高k材料的栅极绝缘层，金属硅化物包括NiSi_2-y、Ni_1-xPt_xSi_2-y、CoSi_2-y或Ni_1-xCo_xSi_2-y，其中x大于0小于1，y大于0小于1。

2.如权利要求1的鳍式场效应晶体管，其中，沟道区厚度为10～100nm。

3.如权利要求1的鳍式场效应晶体管，其中，沟道区掺杂浓度为5E14atom/cm³～5E18atom/cm³。

4.如权利要求1的鳍式场效应晶体管，其中，掺杂离子分凝区中包含的掺杂离子，对于NMOS而言包括P或As，对于PMOS而言包括B或BF₂。

5.一种鳍式场效应晶体管制造方法，包括步骤：

在SOI衬底上形成鳍形的栅极堆叠结构，沿第二方向延伸，栅极堆叠结构包括高k材料的栅极绝缘层；

使得栅极堆叠结构两侧的SOI衬底形成完全由金属硅化物构成的源漏区，源漏区之间的SOI衬底构成沟道区，源漏区与沟道区沿第一方向延伸，源漏区沿第二方向的宽度要大于沟道区沿第二方向的宽度且小于栅极堆叠结构沿第二方向的宽度，金属硅化物包括NiSi_2-y、Ni_1-xPt_xSi_2-y、CoSi_2-y或Ni_1-xCo_xSi_2-y，其中x大于0小于1，y大于0小于1；

向源漏区注入掺杂离子，注入损伤限制在金属硅化物的源漏区内；

分凝退火，使得掺杂离子分凝在源漏区与沟道区之间的界面处。

6.如权利要求5的鳍式场效应晶体管制造方法，其中，形成完全由金属硅化物构成的源漏区的步骤具体包括：

在未被栅极堆叠结构覆盖的SOI衬底上形成金属膜层；

执行第一退火，使得SOI衬底与金属膜层反应形成富金属相的硅化物，其中硅完全与金属膜层反应耗尽；

执行第二退火，第二退火的温度大于第一退火的温度，使得富金属相的硅化物形成所述金属硅化物。

7.如权利要求5的鳍式场效应晶体管制造方法，其中，掺杂离子分凝区中包含的掺杂离子，对于NMOS而言包括P或As，对于PMOS而言包括B或BF₂。

8.如权利要求5的鳍式场效应晶体管制造方法，其中，注入计量为1E14atom/cm²～1E16atom/cm²，注入能量为10～50kEV。

9.如权利要求5的鳍式场效应晶体管制造方法，其中，分凝退火的退火温度400℃～800℃，退火时间20s～120s。