TWI538059B - 半導體裝置之製作方法 - Google Patents

Description

半導體裝置之製作方法

本發明係關於一種場效電晶體的製作方法，特別是關於一種多閘極場效電晶體的製作方法。

隨著金氧半導體(metal-oxide-semiconductor，MOS)電晶體元件尺寸持續地縮小，習知技術提出以例如三維場效電晶體元件取代平面電晶體元件。

一般來說，三維場效電晶體元件包含雙閘極鰭狀電晶體元件(dual-gate fin field effect transistor)以及三閘極電晶體元件(tri-gate fin field effect transistor)。在雙閘極鰭狀電晶體元件中，其係具有沿著側壁設置的兩等長閘極通道；然而在三閘極電晶體元件中，其係具有沿著側壁及頂面設置的三等長閘極通道。無論是雙閘極鰭狀電晶體元件或三閘極電晶體元件，歸因其具有較薄且突起的鰭狀體，使得在相同的半導體基板面積下能具有更大的電晶體分佈密度。此外，其閘極與鰭狀矽基體間也具有較大的接觸面積，而可以改進短通道效應的問題。

在習知的三維場效電晶體元件中，整體接觸電阻的大小係大致上正比於閘極接觸電阻以及源/汲極接觸電阻的總和。因此，接面的片 電阻值大小便成為決定電晶體元件效能的重要因素之一。然而，受限於鰭狀體僅較小的表面積，即便利用金屬矽化製程以於三維場效電晶體元件的源/汲極接面形成金屬矽化物，仍無法有效降低其整體的接觸電阻值。

因此，有必要提供一種三維場效電晶體元件的製作方法，已解決上述接觸電阻值過高之問題。

有鑑於此，本發明之目的之一在於提供一種半導體裝置之製作方法，以解決習知技術中之缺失。

為達到上述目的，根據本發明之一較佳實施例，包括首先提供一半導體基底，並於半導體基底上依序形成至少一鰭狀結構以及至少一閘極半導體層，其中閘極半導體層覆蓋住部分鰭狀結構，接著形成一覆蓋住鰭狀結構之犧牲層，將鰭狀結構之頂面暴露出於犧牲層，再形成一材料層，順向地覆蓋閘極半導體層、鰭狀結構及犧牲層，最後蝕刻材料層，以暴露出鰭狀結構之頂面且同時於閘極半導體層之側面形成一第一間隙壁。

本發明係提供一種半導體裝置之製作方法，可以使得閘極半導體層兩側之鰭狀結構被完全暴露出。因此，位於鰭狀結構內的源/汲極區域便可以在後續製程中被具有金屬矽化物之磊晶結構所覆蓋，使 得接觸插塞與源/汲極區域間的接觸電阻被大幅降低。

為詳細揭示本發明的技術實質，下面結合附圖舉實施例詳細說明。第1圖至第11圖是根據本發明之一較佳實施例所繪示之半導體裝置的製作方法示意圖。如第1圖所示，第1圖是半導體裝置製程初始階段的立體示意圖。首先提供一半導體基底10，例如一矽基底或矽覆絕緣(SOI)基板，其上具有至少一第一鰭狀結構12、至少一第二鰭狀結構14及一層絕緣層16。鰭狀結構12、14之底部係被絕緣層16，例如氧化矽，所包覆，且部分的第一鰭狀結構12以及部分的第二鰭狀結構14又會分別被第一閘極半導體層28及第二閘極半導體層30所覆蓋，因此在後續製得的電晶體元件中，鰭狀結構12、14與閘極半導體層28、30間的重疊區域可以作為載子流通之通道。又，各第一閘極半導體層28及第二閘極半導體層30之頂面設置有一遮罩層26，其係用以定義各閘極半導體層28、30之位置。

上述第一鰭狀結構12及第二鰭狀結構14之形成方式可以包含先形成一圖案化遮罩(圖未示)於半導體基底10上，再經過一蝕刻製程，將圖案化遮罩之圖案轉移至半導體基底10中。接著，對應三閘極電晶體元件及雙閘極鰭狀電晶體元件結構特性的不同，而可選擇性去除或留下圖案化遮罩，並利用沈積及回蝕刻製程而形成一環繞各鰭狀結構12、14底部之絕緣層16。除此之外，第一鰭狀結構12及第二鰭狀結構14之形成方式另也可以是先製作一圖案化硬遮罩 層(圖未示)於半導體基板10上，並利用磊晶製程於暴露出於圖案化硬遮罩層之半導體基底10上成長出半導體層，此半導體層即可作為相對應的鰭狀結構12、14。同樣的，另可以選擇性去除或留下圖案化硬遮罩層，並透過沈積及回蝕刻製程形成一絕緣層16以包覆住鰭狀結構12、14之底部。另外，當半導體基底10為矽覆絕緣(SOI)基板時，則可利用圖案化遮罩來蝕刻半導體基底上之一半導體層，並停止於此半導體層下方的一底氧化層以形成各鰭狀結構，故可省略前述製作絕緣層16的步驟。

上述閘極半導體層28、30與鰭狀結構12、14之間另分別會包括一閘極介電層(圖未示)，因此閘極半導體層28、30非直接與鰭狀結構12、14相接觸。其中，閘極半導體層28、30之材質可包含摻雜或非摻雜多晶矽、金屬矽化物、金屬等，且閘極介電層之材質可包含矽化物層或高介電常數介電層。矽化物層包含氧化矽(SiO)、氮化矽(SiN)、氮氧化矽(SiON)；而高介電常數介電層可包含氧化鉿(hafnium oxide,HfO2)、矽酸鉿氧化合物(hafnium silicon oxide,HfSiO)、矽酸鉿氮氧化合物(hafnium silicon oxynitride,HfSiON)、氧化鋁(aluminum oxide,AlO)、氧化鑭(lanthanum oxide，La₂O₃)、鋁酸鑭(lanthanum aluminum oxide,LaAlO)、氧化鉭(tantalum oxide,Ta₂O₃)、氧化鋯(zirconium oxide,ZrO₂)、矽酸鋯氧化合物(zirconium silicon oxide,ZrSiO)、鋯酸鉿(hafnium zirconium oxide,HfZrO)、鍶鉍鉭氧化物(strontium bismuth tantalate,SrBi₂Ta₂O₉,SBT)、鋯鈦酸鉛(lead zirconate titanate,PbZr_xTi_1-xO₃,PZT)或鈦酸鋇鍶(barium strontium titanate,Ba_xSr_1-xTiO₃,BST)等，但不限於此。

在此需注意的是，在本較佳實施例所揭示的第1圖中，係同時繪示二種三維場效電晶體元件的實施態樣。由於第一鰭狀結構12之頂面12a以及兩側面12b均被第一閘極半導體層28覆蓋住，因此電晶體元件之載子通道可分別位於此第一鰭狀結構12之頂面12a及相對的兩側面12b，而具有此閘極結構的電晶體元件又被稱作是三閘極電晶體。相對地來說，由於第二鰭狀結構14之頂面14a是被例如是氮化矽材質之遮罩層20所覆蓋，而只有兩相對的側面14b被第二閘極半導體層30覆蓋，因此，相對應於第二鰭狀結構14的電晶體元件之載子通道只會位於此相對的兩側面12b，而具有此閘極結構的電晶體元件可被稱作是雙閘極電晶體。亦即，利用本發明所製作的電晶體元件可以是三閘極電晶體及雙閘極電晶體之組合，或者可以全然是三閘極電晶體或雙閘極電晶體，端視產品需求。

以下將繼續詳述介紹本發明半導體裝置的製作方法。為了簡潔起見，下文係以具有第一鰭狀結構12及第一閘極半導體層28之三閘極電晶體作為施行本發明之主軸標的。然而，在不違背本發明之範疇及精神下，其可以均等地被應用在具有第二鰭狀結構14及第二閘極半導體層30之雙閘極電晶體或其他種類的三維場效電晶體元件中。

如第2圖所示，其為相對應於第1圖切線AA’之半導體裝置的剖 面示意圖。全面形成一表面近乎平坦之犧牲層110，以完全覆蓋住第一鰭狀結構12及第一閘極半導體層28。在本實施例中，犧牲層110的組成可以包含旋塗式介電材料(spin-on-dielectric,SOD)或是非晶碳層材料(advanced patterning film,APF)等介電材料，較佳為旋塗式介電層。舉例而言，旋塗式介電層之製備流程可以是先將介電材料的前趨物質(precursor)，例如聚矽氧烷或聚矽氮烷(polysilazane)，溶解於特定的有機化學溶劑，再將此介電材料溶液藉由旋塗機均勻塗佈至半導體基底10上，並接著進行烘烤步驟以驅離介電材料層中的溶劑。在此需注意的是，本實施例中之旋塗式介電層較佳不會經過高溫硬化(curing)之製程或是只經過較低溫之硬化製程，例如200℃至400℃。因此比起一般經過高溫硬化之旋塗式介電層，本發明之旋塗式介電層會具有較鬆散之結構。又根據另一較佳實施例，若第2圖中之犧牲層110之組成係選自非晶碳材料，則其製程順序較佳係包含非晶碳沉積及平坦化製程，例如CMP製程，但不限於此。

形成上述的犧牲層110之後，接著可以再選擇性地透過一平坦化製程，例如CMP製程，以進一步將犧牲層110曝露出於遮罩層26。此時，犧牲層110仍會覆蓋住第一鰭狀結構12。繼以第3圖所示，繼以利用一蝕刻製程，例如乾蝕刻、濕蝕刻或其組合，蝕刻犧牲層110直至閘極半導體層的側面28b和第一鰭狀結構12之頂面12a先後被暴露出於犧牲層110。較佳而言，蝕刻製程係為一乾蝕刻製程，且在經過蝕刻製程之後，犧牲層110之頂面110a會約略與第一鰭狀 結構之頂面12a切齊。然而，根據製程考量，犧牲層之頂面110a也可能會略低於第一鰭狀結構之頂面12a，使兩者間具有一間距，故，第一鰭狀結構之部分側面12b會被暴露出。在此需注意的是，在適當的蝕刻參數下，只有犧牲層110會被蝕刻，而第一閘極半導體層28和第一鰭狀結構12則幾乎不會被蝕刻。

如第4圖所示，接著形成一材料層410，以順向地覆蓋第一閘極半導體層28、第一鰭狀結構12及犧牲層110。材料層410之組成較佳包含低介電常數介電材料，且其可以是一單層或複合層結構。舉例來說，材料層410可以是包含氧化矽、氮化矽、氮氧化矽、低介電常數材料之單層結構，或是包含具有氧化矽、氮化矽、氮氧化矽或低介電常數材料之複合層結構。根據本發明之一較佳實施例，若材料層410是具有由氧化矽/氮化矽所組成之複合層結構時，位於底層之氧化矽的厚度較佳為位於上層之氮化矽厚度的2/3以下。其中，形成上述材料層410之方式包含電漿增強式化學氣相沈積、高密度化學氣相沈積或物理氣相沈積，但不限於此。

接著如第5圖所示，進行一第一蝕刻製程520，蝕刻材料層410直至暴露出第一鰭狀結構12之頂面12a，並同時於第一閘極半導體層28之周圍側面28b形成至少一第一間隙壁510。在特定的製程參數下，第一蝕刻製程520僅會蝕刻材料層410，而幾乎不會對第一鰭狀結構12、遮罩層26及犧牲層110產生蝕刻作用。上述之第一蝕刻製程520較佳為一非等向性的乾蝕刻製程，例如磁場強化反應 性離子蝕刻(Magnetic Enhanced RIE,MERIE)、電子迴旋共振式(Electron Cyclotron Resonance,ECR)或反應性離子電漿蝕刻等蝕刻製程。其中，蝕刻氣體成分可以包含六氟化硫(SF₆)、氧氣(O₂)、氫氟碳化物(CH_xF_y)、一氧化碳(CO)或氬氣(Ar₂)，但不限於此。

在完成上述之蝕刻製程520之後，接著可以進一步施行一第二蝕刻製程，以去除全部或部份之犧牲層110。其相關製程如下所述。如第6圖至第7圖所示，其係根據本發明之一實施例之去除部份犧牲層110之示意圖。首先如第6圖所示，可以進行一具有非等向性之第二蝕刻製程620，例如一乾蝕刻製程，以去除未被第一間隙壁510覆蓋住之犧牲層110並停止於下方的絕緣層16表面。因此，第一鰭狀結構12之大部分頂面12a及側面12b會被暴露出。在特定的製程參數下，第二蝕刻製程620對於犧牲層110具有較高的蝕刻選擇比，因而幾乎不會對絕緣層16、第一鰭狀結構12、遮罩層26及第一間隙壁510(或材料層)產生蝕刻作用。

至此，便完成本發明半導體裝置製作方法之一主要結構，其結構可對應如第7圖所示。如第7圖所示，第一閘極半導體層28兩側之第一鰭狀結構12及第二閘極半導體層30兩側之第二鰭狀結構14會分別被暴露出於第一間隙壁510及第二間隙壁610，其中，第二間隙壁610的形成過程是在第一間隙壁510之覆蓋下，經由蝕刻犧牲層110而得。此時，三維場效電晶體元件的側壁子係由第二間隙壁610/第一間隙壁510所構成之堆疊結構，而第一間隙壁510位於 第二間隙壁610與鰭狀結構12、14上方，且第二間隙壁610約略與鰭狀結構12、14之頂面12a、14a切齊。接著，進行一離子佈植，於閘極半導體層28、30兩側之鰭狀結構12、14中形成至少一摻雜區(圖未示)，其可以作為多閘極電晶體的源/汲極區域。在本實施例中，另可選擇性地在形成第一間隙壁510之前或是形成源/汲極之前，先於閘極半導體層28、30兩側之鰭狀結構12、14中形成輕摻雜汲極(Light Doped Drain,LDD)。

在上述實施例中，係藉由一非等向性之乾蝕刻製程(或稱第二蝕刻製程)以蝕刻去除暴露出於第一間隙壁510之犧牲層110。然而，根據本發明之另一實施例，第二蝕刻製程亦可以選自一等向性蝕刻製程，以完全去除位於第一間隙壁510下方之犧牲層110。其詳細製程如下所述。首先，類似如第6圖所示之製程，然而，本實施例中第二蝕刻製程620係選自一等向性蝕刻製程，例如一濕蝕刻製程，以完全去除絕緣層16上方之犧牲層(圖未示)。至此，便完成本實施例之一主要結構，其結構可對應如第8圖所示。在第8圖中，第一間隙壁510下方不存在有任何犧牲層(圖未示)，因此第一閘極半導體層28和第二閘極半導體層30之側壁不會被犧牲層覆蓋。在此需注意的是，若上述犧牲層110之組成是非晶碳層時，則此時第7圖中的側壁子將會是由非晶碳層(第二間隙壁610)/第一間隙壁510所構成之堆疊結構。由於非晶碳層的組成包含非晶型的碳成分，因此需藉由一熱灰化製程方能使其被去除。由於非晶碳層之形成及去除方式係本領域之技藝人士所知悉，在此便不詳述。

接著，如第9圖所示，第9圖是相對應於第7圖中切線BB’所繪製之剖面圖。在此需注意的是，第9圖之製程步驟可以是接續第7圖或第8圖之步驟。而為了簡潔起見，下文係以接續第7圖之製程步驟作為實施例，但不限於此。首先如第9圖所示，可選擇性利用一磊晶製程，例如分子束磊晶製程(Molecular Beam Epitaxy,MBE)，形成至少一實質上接觸第一鰭狀結構12頂面12a及各側面12b之磊晶結構810，例如單晶矽、矽碳或矽鍺等。接著，利用金屬沈積製程，於磊晶結構810之表面形成一金屬層(圖未示)。並且可以進一步地進行至少一熱製程，使得金屬層內之金屬與磊晶結構810內之矽反應，而形成一金屬矽化物層820，然後再去除金屬層。上述金屬層之組成可以包含鈦、鈷、鎳、鉑等金屬成分，但不限於此。因此，透過在暴露出的鰭狀結構12、14上形成金屬矽化物層820，便可以有效地降低源/汲極區域與接觸插塞間的接觸電阻。

在上述之實施例中，係先於閘極結構形成側壁子，且同時暴露出閘極半導體層兩側之鰭狀結構，之後再進行一磊晶製程。然而，本發明也可以具有另一不同之實施態樣。如第9圖所示，根據本實施例，在完成第7圖所示的蝕刻製程以及形成第9圖所示之磊晶結構810之後，可先於半導體基底10上全面形成一層間介電層910，以覆蓋住鰭狀結構之頂面12a、14a及遮罩層26。接著，於層間介電層910內形成至少一接觸洞920，以至少暴露出部分之對應的磊晶結構。接續進行金屬沈積製程及熱製程，於磊晶結構之表面形成金屬矽化物層820。至此，便完成本實施例態樣之半導體裝置的製作 方法。

或者，根據另一實施例，在完成第7圖所示的蝕刻製程之後，可接著於半導體基底10上全面形成一層間介電層910，以覆蓋住各鰭狀結構12、14、犧牲層110及遮罩層26。接著如第11圖所示，於層間介電層910內形成至少一接觸洞920，以暴露出鰭狀結構之頂面12a、14a。接著可以選擇性地對接觸洞920內之層間介電層910再進行同一或另一蝕刻製程，例如乾蝕刻製程，使得鰭狀結構之側面12b、14b被進一步地暴露出於各對應之接觸洞920。之後，類似於相對應第9圖之實施例，可接著進行磊晶製程、金屬沈積製程及熱製程，形成具有金屬矽化物層之磊晶結構，且其直接接觸於鰭狀結構12、14之頂面及側面。至此，便完成本實施例態樣之半導體裝置的製作方法。

綜上所述，本發明係提供一種半導體裝置的製作方法。首先利用一犧牲層全面性地覆蓋住閘極半導體層，繼以利用平坦化及回蝕刻製程，以暴露出鰭狀結構之頂面。接著形成一材料層，順向地覆蓋閘極半導體層、鰭狀結構及犧牲層。再蝕刻材料層，而於閘極半導體層的周圍形成一第一間隙壁。最後，可選擇性地完全去除犧牲層或僅去除未被第一間隙壁覆蓋之犧牲層，使得閘極半導體層兩側之鰭狀結構被完全暴露出。透過本發明的實施例，位於鰭狀結構內的源/汲極區域便可以被具有金屬矽化物之磊晶結構所覆蓋，使得接觸插塞與源/汲極區域間的接觸電阻可以被大幅降低。

以上所述僅為本發明之較佳實施例，凡依本發明申請專利範圍所做之均等變化與修飾，皆應屬本發明之涵蓋範圍。

10‧‧‧半導體基底

12‧‧‧第一鰭狀結構

12a,14a

12b,14b

110a‧‧‧頂面

28b,110b‧‧‧側面

14‧‧‧第二鰭狀結構

16‧‧‧絕緣層

20‧‧‧遮罩層

26‧‧‧遮罩層

28‧‧‧第一閘極半導體層

30‧‧‧第二閘極半導體層

110‧‧‧犧牲層

410‧‧‧材料層

510‧‧‧第一間隙壁

520‧‧‧第一蝕刻製程

610‧‧‧第二間隙壁

620‧‧‧第二蝕刻製程

810‧‧‧磊晶結構

820‧‧‧金屬層

910‧‧‧層間介電層

920‧‧‧接觸洞

AA’‧‧‧切線

BB’‧‧‧切線

第1圖至第11圖是根據本發明之一較佳實施例所繪示之半導體裝置的製作方法示意圖。

10‧‧‧半導體基底

12‧‧‧第一鰭狀結構

12a,14a‧‧‧頂面

12b,14b‧‧‧側面

14‧‧‧第二鰭狀結構

16‧‧‧絕緣層

20‧‧‧遮罩層

26‧‧‧遮罩層

28‧‧‧第一閘極半導體層

30‧‧‧第二閘極半導體層

510‧‧‧第一間隙壁

610‧‧‧第二間隙壁

BB’‧‧‧切線

Claims (18)

1. 一種半導體裝置的製作方法，包括：提供一半導體基底；於該半導體基底上依序形成至少一鰭狀結構以及至少一閘極半導體層，其中該閘極半導體層覆蓋住部分該鰭狀結構；形成一覆蓋住該鰭狀結構之犧牲層；將該閘極半導體層之側面暴露出於該犧牲層；在將該閘極半導體層之側面暴露出於該犧牲層之後，將該鰭狀結構之頂面暴露出於該犧牲層；形成一材料層，順向地覆蓋該閘極半導體層、該鰭狀結構及該犧牲層；以及蝕刻該材料層，以暴露出部分該鰭狀結構之頂面且同時於該閘極半導體層之側面形成一第一間隙壁。
2. 如申請專利範圍第1項所述之製作方法，其中當該鰭狀結構之頂面暴露出於該犧牲層時，該犧牲層之頂面會實質切齊於該鰭狀結構之頂面。
3. 如申請專利範圍第1項所述之製作方法，其中當該鰭狀結構之頂面暴露出於該犧牲層時，該犧牲層之頂面會低於該鰭狀結構之頂面。
4. 如申請專利範圍第1項所述之製作方法，其中在將該鰭狀結構之頂面暴露出於該犧牲層之前，另包括： 進行一平坦化製程，使得該犧牲層之頂面實質上切齊於該閘極半導體層之頂面。
5. 如申請專利範圍第1項所述之製作方法，其中將該鰭狀結構之頂面暴露出於該犧牲層之步驟包括進行一回蝕刻製程或灰化製程。
6. 如申請專利範圍第1項所述之製作方法，其中該材料層係包括一多層材料。
7. 如申請專利範圍第1項所述之製作方法，其中在蝕刻該材料層之後，另包括於該閘極半導體層兩側之該鰭狀結構中形成至少一摻雜區。
8. 如申請專利範圍第1項所述之製作方法，其中在蝕刻該材料層之後，另包括去除部分該犧牲層。
9. 如申請專利範圍第8項所述之製作方法，其中在去除部分該犧牲層之前，另包括：於該半導體基底上全面形成一層間介電層；於該層間介電層內形成至少一接觸洞，以暴露出部分之該鰭狀結構。
10. 如申請專利範圍第8項所述之製作方法，其中在去除部分該犧牲層之後，另包括形成至少一實質上接觸該鰭狀結構側面之磊晶結構。
11. 如申請專利範圍第10項所述之製作方法，其中在形成該磊晶結構之後，另包括：於該磊晶結構之表面形成一金屬層。
12. 如申請專利範圍第10項所述之製作方法，其中在形成該磊晶結構之後，另包括：於該磊晶結構之表面形成一金屬矽化物層。
13. 如申請專利範圍第1項所述之製作方法，其中形成該鰭狀結構之步驟包括：形成一半導體層於該半導體基底上；以及蝕刻該半導體層。
14. 如申請專利範圍第1項所述之製作方法，其中形成該鰭狀結構之步驟包括：製作一圖案化硬遮罩層於該半導體基板上；以及於暴露出於該圖案化硬遮罩層之該半導體基底上成長一半導體層。
15. 如申請專利範圍第1項所述之製作方法，其中該閘極半導體層係覆蓋住該鰭狀結構之部分頂面及部分側面。
16. 如申請專利範圍第1項所述之製作方法，其中該閘極半導體層與該鰭狀結構之間另包括一閘極介電層。
17. 如申請專利範圍第1項所述之製作方法，其中該犧牲層包括非晶碳層(advanced patterning film,APF)或旋塗式介電層(spin-on-dielectric,SOD)。
18. 如申請專利範圍第1項所述之製作方法，其中該材料層之組成包括氮化矽、氧化矽、氮氧化矽或其組合。