JPH08139175A - 半導体集積回路装置およびその製造方法 - Google Patents
半導体集積回路装置およびその製造方法Info
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- JPH08139175A JPH08139175A JP27632794A JP27632794A JPH08139175A JP H08139175 A JPH08139175 A JP H08139175A JP 27632794 A JP27632794 A JP 27632794A JP 27632794 A JP27632794 A JP 27632794A JP H08139175 A JPH08139175 A JP H08139175A
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Abstract
(57)【要約】
【目的】 微細ＭＯＳＦＥＴにおいて、信頼性を低下さ
せることなく、高速動作を実現する。 【構成】 ゲート電極６およびソース、ドレイン領域７
の表面に低抵抗チタンシリサイド膜（ＴｉＳｉ2)１１が
形成されたアクティブ領域のＭＯＳＦＥＴのゲート電極
６の厚さが、フィールド絶縁膜３上のＭＯＳＦＥＴのゲ
ート電極６の厚さよりも厚く形成されており、アクティ
ブ領域の前記ＭＯＳＦＥＴにおけるゲート電極６の表面
に形成された低抵抗チタンシリサイド膜（ＴｉＳｉ2)１
１とソース、ドレイン領域７の表面に形成された低抵抗
チタンシリサイド膜（ＴｉＳｉ2)１１の接触を防いでい
る。
せることなく、高速動作を実現する。 【構成】 ゲート電極６およびソース、ドレイン領域７
の表面に低抵抗チタンシリサイド膜（ＴｉＳｉ2)１１が
形成されたアクティブ領域のＭＯＳＦＥＴのゲート電極
６の厚さが、フィールド絶縁膜３上のＭＯＳＦＥＴのゲ
ート電極６の厚さよりも厚く形成されており、アクティ
ブ領域の前記ＭＯＳＦＥＴにおけるゲート電極６の表面
に形成された低抵抗チタンシリサイド膜（ＴｉＳｉ2)１
１とソース、ドレイン領域７の表面に形成された低抵抗
チタンシリサイド膜（ＴｉＳｉ2)１１の接触を防いでい
る。
Description
【０００１】
【産業上の利用分野】本発明は、半導体集積回路装置お
よびその製造方法に関し、特に、ゲート電極およびソー
ス、ドレイン領域の表面にシリサイド膜が形成されたＭ
ＯＳＦＥＴ（Metal-Oxide-Semiconductor Field Effec
t）を有する半導体集積回路装置に適用して有効な技術
に関するものである。
よびその製造方法に関し、特に、ゲート電極およびソー
ス、ドレイン領域の表面にシリサイド膜が形成されたＭ
ＯＳＦＥＴ（Metal-Oxide-Semiconductor Field Effec
t）を有する半導体集積回路装置に適用して有効な技術
に関するものである。
【０００２】
【従来の技術】半導体集積回路装置の高集積化が進むに
つれて、ＭＯＳＦＥＴはスケーリング則に従い微細化さ
れ、ゲート電極の厚さは薄く、ソース、ドレイン領域の
濃度は低くなる。このため、ゲート電極およびソース、
ドレイン領域の抵抗が増大し、ＭＯＳＦＥＴを微細化し
ても高速動作が得られないという問題が生じている。
つれて、ＭＯＳＦＥＴはスケーリング則に従い微細化さ
れ、ゲート電極の厚さは薄く、ソース、ドレイン領域の
濃度は低くなる。このため、ゲート電極およびソース、
ドレイン領域の抵抗が増大し、ＭＯＳＦＥＴを微細化し
ても高速動作が得られないという問題が生じている。
【０００３】そこで、微細ＭＯＳＦＥＴにおいては、ゲ
ート電極およびソース、ドレイン領域の表面に自己整合
によって低抵抗のシリサイド膜を形成するサリサイド
（SelfAligned Silicide)技術が検討されている。
ート電極およびソース、ドレイン領域の表面に自己整合
によって低抵抗のシリサイド膜を形成するサリサイド
（SelfAligned Silicide)技術が検討されている。
【０００４】マテリアルズ・リサーチ・ソサイアティ・
シンポジウム・プロシーディング（Materials Research
Society Symposium Proceeding Vol. 181, P. 123, 19
90,J. Nulman, "Integrated titanium silicide proces
sing"）のＦｉｇ. １には、サリサイド技術によってＭ
ＯＳＦＥＴのゲート電極およびソース、ドレイン領域の
表面にチタンシリサイド膜を形成する方法が記載されて
いる。
シンポジウム・プロシーディング（Materials Research
Society Symposium Proceeding Vol. 181, P. 123, 19
90,J. Nulman, "Integrated titanium silicide proces
sing"）のＦｉｇ. １には、サリサイド技術によってＭ
ＯＳＦＥＴのゲート電極およびソース、ドレイン領域の
表面にチタンシリサイド膜を形成する方法が記載されて
いる。
【０００５】この方法は、まず、ＭＯＳＦＥＴのゲート
電極を多結晶シリコン膜で形成し、続いて、単結晶シリ
コンから成る半導体基板にソース、ドレイン領域を形成
した後、ゲート電極の側壁に酸化シリコン膜でサイドウ
ォールスペーサを形成する。
電極を多結晶シリコン膜で形成し、続いて、単結晶シリ
コンから成る半導体基板にソース、ドレイン領域を形成
した後、ゲート電極の側壁に酸化シリコン膜でサイドウ
ォールスペーサを形成する。
【０００６】次に、厚さ４０〜１００ｎｍのチタン（Ｔ
ｉ）膜を半導体基板上にスパッタリング法で堆積する。
次いで、低温（６５０〜６７５℃）でＲＴＡ（Rapid Th
ermal Anneal）法によって熱処理（第１アニール）を行
ない、チタン膜とゲート電極を成す多結晶シリコン膜、
およびチタン膜とソース、ドレイン領域を成す単結晶シ
リコンを反応させて、ゲート電極およびソース、ドレイ
ン領域の表面に自己整合によって高抵抗チタンシリサイ
ド膜（Ｔi Ｓi x （０＜ｘ＜２））を形成する。
ｉ）膜を半導体基板上にスパッタリング法で堆積する。
次いで、低温（６５０〜６７５℃）でＲＴＡ（Rapid Th
ermal Anneal）法によって熱処理（第１アニール）を行
ない、チタン膜とゲート電極を成す多結晶シリコン膜、
およびチタン膜とソース、ドレイン領域を成す単結晶シ
リコンを反応させて、ゲート電極およびソース、ドレイ
ン領域の表面に自己整合によって高抵抗チタンシリサイ
ド膜（Ｔi Ｓi x （０＜ｘ＜２））を形成する。
【０００７】この際、チタン膜と酸化シリコン膜は反応
しないので、サイドウォールスペーサ上には、高抵抗チ
タンシリサイド膜（ＴｉＳｉx （０＜ｘ＜２））は形成
されない。
しないので、サイドウォールスペーサ上には、高抵抗チ
タンシリサイド膜（ＴｉＳｉx （０＜ｘ＜２））は形成
されない。
【０００８】次に、Ｈ2 Ｏ2 ：ＮＨ4 ＯＨ：Ｈ2 Ｏ液を
用いて、選択エッチングを行ない、未反応のチタンを除
去した後、高温（８００℃）でＲＴＡ法によって熱処理
（第２アニール）を行ない、高抵抗チタンシリサイド膜
（ＴｉＳｉx (０＜ｘ＜２））を低抵抗チタンシリサイ
ド膜（ＴｉＳｉ2)に変えることにより、ゲート電極およ
びソース、ドレイン領域の表面に低抵抗のシリサイド膜
を有するＭＯＳＦＥＴが完成する。
用いて、選択エッチングを行ない、未反応のチタンを除
去した後、高温（８００℃）でＲＴＡ法によって熱処理
（第２アニール）を行ない、高抵抗チタンシリサイド膜
（ＴｉＳｉx (０＜ｘ＜２））を低抵抗チタンシリサイ
ド膜（ＴｉＳｉ2)に変えることにより、ゲート電極およ
びソース、ドレイン領域の表面に低抵抗のシリサイド膜
を有するＭＯＳＦＥＴが完成する。
【０００９】なお、８００℃以上の高温でチタン膜と多
結晶シリコン膜、およびチタン膜と単結晶シリコンを反
応させるための熱処理（第１アニール）を行なうと、低
抵抗チタンシリサイド膜（ＴｉＳｉ2)が形成されるが、
チタン膜中におけるシリコンの拡散速度が速くなり、酸
化シリコン膜上のチタン膜中にもシリコンが拡散して、
酸化シリコン膜上にチタンシリサイド膜が形成される。
結晶シリコン膜、およびチタン膜と単結晶シリコンを反
応させるための熱処理（第１アニール）を行なうと、低
抵抗チタンシリサイド膜（ＴｉＳｉ2)が形成されるが、
チタン膜中におけるシリコンの拡散速度が速くなり、酸
化シリコン膜上のチタン膜中にもシリコンが拡散して、
酸化シリコン膜上にチタンシリサイド膜が形成される。
【００１０】このため、サリサイド技術においては、ま
ず、低温の第１アニールを行ない、ゲート電極およびソ
ース、ドレイン領域の表面に自己整合によって高抵抗チ
タンシリサイド膜（ＴｉＳｉx （０＜ｘ＜２））を形成
し、未反応のチタンを除去した後、高温の第２アニール
によって高抵抗チタンシリサイド膜（ＴｉＳｉx （０＜
ｘ＜２））を低抵抗チタンシリサイド膜（ＴｉＳｉ2))
に変える上記２ｓｔｅｐアニール法が採用されている。
ず、低温の第１アニールを行ない、ゲート電極およびソ
ース、ドレイン領域の表面に自己整合によって高抵抗チ
タンシリサイド膜（ＴｉＳｉx （０＜ｘ＜２））を形成
し、未反応のチタンを除去した後、高温の第２アニール
によって高抵抗チタンシリサイド膜（ＴｉＳｉx （０＜
ｘ＜２））を低抵抗チタンシリサイド膜（ＴｉＳｉ2))
に変える上記２ｓｔｅｐアニール法が採用されている。
【００１１】低抵抗のチタンシリサイド膜を得るには、
化学量論的組成であるＴｉＳｉ2 の形成の他に、厚いチ
タンシリサイド膜の形成が必要であり、厚いチタンシリ
サイド膜はチタン膜の堆積膜厚を厚くすることにより形
成することができる。
化学量論的組成であるＴｉＳｉ2 の形成の他に、厚いチ
タンシリサイド膜の形成が必要であり、厚いチタンシリ
サイド膜はチタン膜の堆積膜厚を厚くすることにより形
成することができる。
【００１２】
【発明が解決しようとする課題】しかしながら、本発明
者は、ゲート電極およびソース、ドレイン領域の表面に
前記サリサイド技術によってシリサイド膜が形成された
ＭＯＳＦＥＴを開発するにあたり、以下の問題点を見い
だした。
者は、ゲート電極およびソース、ドレイン領域の表面に
前記サリサイド技術によってシリサイド膜が形成された
ＭＯＳＦＥＴを開発するにあたり、以下の問題点を見い
だした。
【００１３】シリサイド膜、例えばチタンシリサイド膜
は、シリコンがチタン膜中を拡散することによって形成
される。従って、低温で熱処理（第１アニール）を行な
っても、シリコンはゲート電極またはソース、ドレイン
領域の表面からサイドウォールスペーサ上またはフィー
ルド絶縁膜上のチタン膜中へ拡散して、チタンシリサイ
ド膜が形成される。
は、シリコンがチタン膜中を拡散することによって形成
される。従って、低温で熱処理（第１アニール）を行な
っても、シリコンはゲート電極またはソース、ドレイン
領域の表面からサイドウォールスペーサ上またはフィー
ルド絶縁膜上のチタン膜中へ拡散して、チタンシリサイ
ド膜が形成される。
【００１４】微細ＭＯＳＦＥＴでは、ゲート電極の厚さ
が薄いので、サイドウォールスペーサで絶縁されてはい
るもののゲート電極の表面とソース、ドレイン領域の表
面との距離が短くなっている。
が薄いので、サイドウォールスペーサで絶縁されてはい
るもののゲート電極の表面とソース、ドレイン領域の表
面との距離が短くなっている。
【００１５】このため、アクティブ領域上のＭＯＳＦＥ
Ｔにおいてゲート電極の表面に形成されたチタンシリサ
イド膜とソース、ドレイン領域の表面に形成されたチタ
ンシリサイド膜がサイドウォールスペーサ上においてつ
ながり、ゲート電極とソース、ドレイン領域が電気的に
短絡してしまう。この現象は、チタン膜の堆積膜厚が厚
いほど起こりやすく、チタンシリサイド膜の低抵抗化の
障害となっている。
Ｔにおいてゲート電極の表面に形成されたチタンシリサ
イド膜とソース、ドレイン領域の表面に形成されたチタ
ンシリサイド膜がサイドウォールスペーサ上においてつ
ながり、ゲート電極とソース、ドレイン領域が電気的に
短絡してしまう。この現象は、チタン膜の堆積膜厚が厚
いほど起こりやすく、チタンシリサイド膜の低抵抗化の
障害となっている。
【００１６】また、第１アニールをより低い温度で行な
うことにより、チタン膜中でのシリコンの拡散を遅くす
ることができ、サイドウォールスペーサ上またはフィー
ルド絶縁膜上へのチタンシリサイド膜の形成を抑えるこ
とができるが、第１アニールの処理時間が長くなるだけ
でなく、不均一な膜厚や膜質のチタンシリサイド膜が形
成される。
うことにより、チタン膜中でのシリコンの拡散を遅くす
ることができ、サイドウォールスペーサ上またはフィー
ルド絶縁膜上へのチタンシリサイド膜の形成を抑えるこ
とができるが、第１アニールの処理時間が長くなるだけ
でなく、不均一な膜厚や膜質のチタンシリサイド膜が形
成される。
【００１７】多結晶シリコン膜と比べてチタン膜と低温
で反応するアモルファスシリコン膜をゲート電極に用い
ると、低温の熱処理で均一なチタンシリサイド膜を得る
ことができるが、ゲート絶縁膜の信頼度が低下する。
で反応するアモルファスシリコン膜をゲート電極に用い
ると、低温の熱処理で均一なチタンシリサイド膜を得る
ことができるが、ゲート絶縁膜の信頼度が低下する。
【００１８】また、フィールド絶縁膜の段差部に堆積さ
れたチタン膜の膜厚や膜質が平坦部に堆積されたチタン
膜のものと異なるために、平坦部と段差部に形成される
チタンシリサイド膜の膜厚が異なり、ゲート電極の抵抗
にバラツキが生じる。
れたチタン膜の膜厚や膜質が平坦部に堆積されたチタン
膜のものと異なるために、平坦部と段差部に形成される
チタンシリサイド膜の膜厚が異なり、ゲート電極の抵抗
にバラツキが生じる。
【００１９】本発明の目的は、微細ＭＯＳＦＥＴにおい
て、信頼性を低下させることなく、高速動作を実現させ
ることのできる技術を提供することにある。
て、信頼性を低下させることなく、高速動作を実現させ
ることのできる技術を提供することにある。
【００２０】本発明の前記ならびにその他の目的と新規
な特徴は、本明細書の記述および添付図面から明らかに
なるであろう。
な特徴は、本明細書の記述および添付図面から明らかに
なるであろう。
【００２１】
【課題を解決するための手段】本願において開示される
発明のうち、代表的なものの概要を簡単に説明すれば、
次のとおりである。すなわち、 （１）本発明の半導体集積回路装置は、半導体基板上の
アクティブ領域に形成されたゲート電極およびソース、
ドレイン領域の表面にシリサイド膜を有するＭＯＳＦＥ
Ｔのゲート電極の厚さが、半導体基板上のフィールド領
域に形成されたゲート電極の表面にシリサイド膜を有す
るＭＯＳＦＥＴのゲート電極の厚さよりも厚く形成され
ている。
発明のうち、代表的なものの概要を簡単に説明すれば、
次のとおりである。すなわち、 （１）本発明の半導体集積回路装置は、半導体基板上の
アクティブ領域に形成されたゲート電極およびソース、
ドレイン領域の表面にシリサイド膜を有するＭＯＳＦＥ
Ｔのゲート電極の厚さが、半導体基板上のフィールド領
域に形成されたゲート電極の表面にシリサイド膜を有す
るＭＯＳＦＥＴのゲート電極の厚さよりも厚く形成され
ている。
【００２２】（２）また、本発明の半導体集積回路装置
は、半導体基板上のアクティブ領域に形成されたゲート
電極およびソース、ドレイン領域の表面のシリサイド膜
を有するＭＯＳＦＥＴのゲート電極、ならびに半導体基
板上のフィールド領域に形成されたゲート電極の表面に
シリサイド膜を有するＭＯＳＦＥＴのゲート電極が、多
結晶シリコン膜、または上層を導電膜、下層を多結晶シ
リコン膜によって構成され、アクティブ領域に形成され
た前記ＭＯＳＦＥＴのゲート電極の厚さが、フィールド
領域に形成された前記ＭＯＳＦＥＴのゲート電極の厚さ
よりも厚く形成されている。
は、半導体基板上のアクティブ領域に形成されたゲート
電極およびソース、ドレイン領域の表面のシリサイド膜
を有するＭＯＳＦＥＴのゲート電極、ならびに半導体基
板上のフィールド領域に形成されたゲート電極の表面に
シリサイド膜を有するＭＯＳＦＥＴのゲート電極が、多
結晶シリコン膜、または上層を導電膜、下層を多結晶シ
リコン膜によって構成され、アクティブ領域に形成され
た前記ＭＯＳＦＥＴのゲート電極の厚さが、フィールド
領域に形成された前記ＭＯＳＦＥＴのゲート電極の厚さ
よりも厚く形成されている。
【００２３】（３）また、本発明の半導体集積回路装置
は、半導体基板上のアクティブ領域に形成されたゲート
電極およびソース、ドレイン領域の表面にシリサイド膜
を有するＭＯＳＦＥＴのゲート電極が、上層を導電膜、
下層を多結晶シリコン膜によって構成され、半導体基板
上のフィールド領域に形成されたゲート電極の表面にシ
リサイド膜を有するＭＯＳＦＥＴのゲート電極が、導電
膜によって構成され、アクティブ領域に形成された前記
ＭＯＳＦＥＴのゲート電極の厚さが、フィールド領域に
形成された前記ＭＯＳＦＥＴのゲート電極の厚さよりも
厚く形成されている。
は、半導体基板上のアクティブ領域に形成されたゲート
電極およびソース、ドレイン領域の表面にシリサイド膜
を有するＭＯＳＦＥＴのゲート電極が、上層を導電膜、
下層を多結晶シリコン膜によって構成され、半導体基板
上のフィールド領域に形成されたゲート電極の表面にシ
リサイド膜を有するＭＯＳＦＥＴのゲート電極が、導電
膜によって構成され、アクティブ領域に形成された前記
ＭＯＳＦＥＴのゲート電極の厚さが、フィールド領域に
形成された前記ＭＯＳＦＥＴのゲート電極の厚さよりも
厚く形成されている。
【００２４】（４）また、本発明の半導体集積回路装置
の製造方法は、まず、フィールド絶縁膜およびゲート絶
縁膜が形成された半導体基板上に多結晶シリコン膜を厚
く堆積した後、この多結晶シリコン膜を平坦に加工し、
次いで、パターニングしてゲート電極を形成する。次
に、半導体基板に不純物を導入してソース、ドレイン領
域を形成した後、ゲート電極の側壁にサイドウォールス
ペーサを形成する。次に、高融点金属膜を半導体基板上
に堆積した後、熱処理を施し、次いで、未反応の高融点
金属膜を除去して、ゲート電極およびソース、ドレイン
領域の表面に自己整合シリサイド膜を有するＭＯＳＦＥ
Ｔを形成するものである。
の製造方法は、まず、フィールド絶縁膜およびゲート絶
縁膜が形成された半導体基板上に多結晶シリコン膜を厚
く堆積した後、この多結晶シリコン膜を平坦に加工し、
次いで、パターニングしてゲート電極を形成する。次
に、半導体基板に不純物を導入してソース、ドレイン領
域を形成した後、ゲート電極の側壁にサイドウォールス
ペーサを形成する。次に、高融点金属膜を半導体基板上
に堆積した後、熱処理を施し、次いで、未反応の高融点
金属膜を除去して、ゲート電極およびソース、ドレイン
領域の表面に自己整合シリサイド膜を有するＭＯＳＦＥ
Ｔを形成するものである。
【００２５】（５）また、本発明の半導体集積回路装置
の製造方法は、まず、フィールド絶縁膜およびゲート絶
縁膜が形成された半導体基板上に多結晶シリコン膜を厚
く堆積した後、この多結晶シリコン膜を平坦に加工す
る。次に、半導体基板上に導電膜を堆積した後、導電膜
および多結晶シリコン膜を順次パターニングして、ゲー
ト電極を形成する。次に、半導体基板に不純物を導入し
てソース、ドレイン領域を形成した後、ゲート電極の側
壁にサイドウォールスペーサを形成する。次に、高融点
金属膜を半導体基板上に堆積した後、熱処理を施し、未
反応の高融点金属膜を除去して、ゲート電極およびソー
ス、ドレイン領域の表面、またはソース、ドレイン領域
の表面のみに自己整合シリサイド膜を有するＭＯＳＦＥ
Ｔを形成するものである。
の製造方法は、まず、フィールド絶縁膜およびゲート絶
縁膜が形成された半導体基板上に多結晶シリコン膜を厚
く堆積した後、この多結晶シリコン膜を平坦に加工す
る。次に、半導体基板上に導電膜を堆積した後、導電膜
および多結晶シリコン膜を順次パターニングして、ゲー
ト電極を形成する。次に、半導体基板に不純物を導入し
てソース、ドレイン領域を形成した後、ゲート電極の側
壁にサイドウォールスペーサを形成する。次に、高融点
金属膜を半導体基板上に堆積した後、熱処理を施し、未
反応の高融点金属膜を除去して、ゲート電極およびソー
ス、ドレイン領域の表面、またはソース、ドレイン領域
の表面のみに自己整合シリサイド膜を有するＭＯＳＦＥ
Ｔを形成するものである。
【００２６】（６）また、本発明の半導体集積回路装置
の製造方法は、まず、フィールド絶縁膜およびゲート絶
縁膜が形成された半導体基板上に多結晶シリコン膜を厚
く堆積した後、フィールド絶縁膜上の多結晶シリコン膜
がすべて除去されるまで多結晶シリコン膜を平坦に加工
する。次に、半導体基板上に導電膜を堆積した後、導電
膜および多結晶シリコン膜を順次パターニングして、ゲ
ート電極を形成する。次に、半導体基板に不純物を導入
してソース、ドレイン領域を形成した後、ゲート電極の
側壁にサイドウォールスペーサを形成する。次に、高融
点金属膜を半導体基板上に堆積した後、熱処理を施し、
次いで、未反応の高融点金属膜を除去して、ゲート電極
およびソース、ドレイン領域の表面、またはソース、ド
レイン領域の表面のみに自己整合シリサイド膜を有する
ＭＯＳＦＥＴを形成するものである。
の製造方法は、まず、フィールド絶縁膜およびゲート絶
縁膜が形成された半導体基板上に多結晶シリコン膜を厚
く堆積した後、フィールド絶縁膜上の多結晶シリコン膜
がすべて除去されるまで多結晶シリコン膜を平坦に加工
する。次に、半導体基板上に導電膜を堆積した後、導電
膜および多結晶シリコン膜を順次パターニングして、ゲ
ート電極を形成する。次に、半導体基板に不純物を導入
してソース、ドレイン領域を形成した後、ゲート電極の
側壁にサイドウォールスペーサを形成する。次に、高融
点金属膜を半導体基板上に堆積した後、熱処理を施し、
次いで、未反応の高融点金属膜を除去して、ゲート電極
およびソース、ドレイン領域の表面、またはソース、ド
レイン領域の表面のみに自己整合シリサイド膜を有する
ＭＯＳＦＥＴを形成するものである。
【００２７】
【作用】上記した手段によれば、微細ＭＯＳＦＥＴにお
いて、アクティブ領域のゲート電極の厚さをスケーリン
グ則から決まる厚さよりも厚く形成できるので、低抵抗
化のために厚いシリサイド膜を形成しても、ゲート電極
の表面に形成されたシリサイド膜とソース、ドレイン領
域の表面に形成されたシリサイド膜がつながりにくくな
り、ゲート電極とソース、ドレイン領域の電気的な短絡
を防ぐことができる。
いて、アクティブ領域のゲート電極の厚さをスケーリン
グ則から決まる厚さよりも厚く形成できるので、低抵抗
化のために厚いシリサイド膜を形成しても、ゲート電極
の表面に形成されたシリサイド膜とソース、ドレイン領
域の表面に形成されたシリサイド膜がつながりにくくな
り、ゲート電極とソース、ドレイン領域の電気的な短絡
を防ぐことができる。
【００２８】また、上記した手段によれば、自己整合シ
リサイド膜を形成するための高融点金属膜は、平坦化さ
れた多結晶シリコン膜の上に堆積されるので、均一な膜
厚および膜質が得られる。従って、形成される自己整合
シリサイド膜においても均一な膜厚および膜質が得ら
れ、ゲート電極の抵抗のバラツキがなくなる。
リサイド膜を形成するための高融点金属膜は、平坦化さ
れた多結晶シリコン膜の上に堆積されるので、均一な膜
厚および膜質が得られる。従って、形成される自己整合
シリサイド膜においても均一な膜厚および膜質が得ら
れ、ゲート電極の抵抗のバラツキがなくなる。
【００２９】
【実施例】以下、本発明の実施例を図面に基づいて詳細
に説明する。
に説明する。
【００３０】なお、実施例を説明するための全図におい
て同一機能を有するものは同一の符号を付し、その繰り
返しの説明は省略する。
て同一機能を有するものは同一の符号を付し、その繰り
返しの説明は省略する。
【００３１】（実施例１）本発明の一実施例であるゲー
ト電極およびソース、ドレイン領域の表面にシリサイド
膜を有するＭＯＳＦＥＴの製造方法を図１〜図７を用い
て説明する。
ト電極およびソース、ドレイン領域の表面にシリサイド
膜を有するＭＯＳＦＥＴの製造方法を図１〜図７を用い
て説明する。
【００３２】図１に示すように、ｐ型シリコン単結晶で
構成された半導体基板１の主面上に周知の方法でｐ型ウ
エル２を形成した後、ｐ型ウエル２の表面に素子分離用
の厚さ約４００ｎｍのフィールド絶縁膜３を形成する。
構成された半導体基板１の主面上に周知の方法でｐ型ウ
エル２を形成した後、ｐ型ウエル２の表面に素子分離用
の厚さ約４００ｎｍのフィールド絶縁膜３を形成する。
【００３３】次に、図２に示すように、ゲート絶縁膜４
を半導体基板１のアクティブ領域上に形成し、続いて、
半導体基板１上にＣＶＤ（Chemical Vapor Deposition)
法でリンを添加した多結晶シリコン膜５を厚く堆積す
る。次に、図３に示すように、ＣＭＰ（Chemical Mecha
nical Polishing)法により、この多結晶シリコン膜５の
表面を平坦に加工する。この結果、アクティブ領域上の
多結晶シリコン膜５の膜厚は、フィールド絶縁膜３上の
多結晶シリコン膜５に比べて厚くなる。
を半導体基板１のアクティブ領域上に形成し、続いて、
半導体基板１上にＣＶＤ（Chemical Vapor Deposition)
法でリンを添加した多結晶シリコン膜５を厚く堆積す
る。次に、図３に示すように、ＣＭＰ（Chemical Mecha
nical Polishing)法により、この多結晶シリコン膜５の
表面を平坦に加工する。この結果、アクティブ領域上の
多結晶シリコン膜５の膜厚は、フィールド絶縁膜３上の
多結晶シリコン膜５に比べて厚くなる。
【００３４】次に、図４に示すように、パターニングし
たホトレジスト（図示せず）をマスクに用い、多結晶シ
リコン膜５をエッチングして、ＭＯＳＦＥＴのゲート電
極６を形成した後、ゲート電極６をマスクにしてｎ型不
純物を半導体基板１にイオン注入し、ｎチャネル型ＭＯ
ＳＦＥＴのソース、ドレイン領域７を形成する。
たホトレジスト（図示せず）をマスクに用い、多結晶シ
リコン膜５をエッチングして、ＭＯＳＦＥＴのゲート電
極６を形成した後、ゲート電極６をマスクにしてｎ型不
純物を半導体基板１にイオン注入し、ｎチャネル型ＭＯ
ＳＦＥＴのソース、ドレイン領域７を形成する。
【００３５】次に、半導体基板１上にＣＶＤ法で堆積し
た酸化シリコン膜をＲＩＥ（Reactive Ion Etching）法
でエッチングして、ゲート電極６の側壁にサイドウォー
ルスペーサ８を形成する。
た酸化シリコン膜をＲＩＥ（Reactive Ion Etching）法
でエッチングして、ゲート電極６の側壁にサイドウォー
ルスペーサ８を形成する。
【００３６】次に、２ステップアニール法でゲート電極
６およびソース、ドレイン領域７の表面に自己整合チタ
ンシリサイド膜を形成する。すなわち、半導体基板１上
に３０〜４０ｎｍの厚さのチタン膜９をスパッタリング
法またはＣＶＤ法で堆積し、その後、図５に示すよう
に、窒素雰囲気中で６００〜７００℃の温度でＲＴＡ法
により熱処理（第１アニール）を行ない、ゲート電極６
を構成する多結晶シリコン膜５とチタン膜９、およびソ
ース、ドレイン領域７を構成する単結晶シリコンとチタ
ン膜９をそれぞれ反応させ、高抵抗チタンシリサイド膜
（ＴｉＳｉx （０＜ｘ＜２））１０をゲート電極６およ
びソース、ドレイン領域７の表面に形成する。
６およびソース、ドレイン領域７の表面に自己整合チタ
ンシリサイド膜を形成する。すなわち、半導体基板１上
に３０〜４０ｎｍの厚さのチタン膜９をスパッタリング
法またはＣＶＤ法で堆積し、その後、図５に示すよう
に、窒素雰囲気中で６００〜７００℃の温度でＲＴＡ法
により熱処理（第１アニール）を行ない、ゲート電極６
を構成する多結晶シリコン膜５とチタン膜９、およびソ
ース、ドレイン領域７を構成する単結晶シリコンとチタ
ン膜９をそれぞれ反応させ、高抵抗チタンシリサイド膜
（ＴｉＳｉx （０＜ｘ＜２））１０をゲート電極６およ
びソース、ドレイン領域７の表面に形成する。
【００３７】次に、図６に示すように、未反応のチタン
膜９をＨ2 Ｏ2 ：ＮＨ4 ＯＨ：Ｈ2Ｏ液で除去し、次い
で、窒素雰囲気中で８００〜９００℃の温度でＲＴＡ法
により熱処理（第２アニール）を行ない、高抵抗チタン
シリサイド膜（ＴｉＳｉx （０＜ｘ＜２））１０を低抵
抗チタンシリサイド膜（ＴｉＳｉ2)１１に変える。
膜９をＨ2 Ｏ2 ：ＮＨ4 ＯＨ：Ｈ2Ｏ液で除去し、次い
で、窒素雰囲気中で８００〜９００℃の温度でＲＴＡ法
により熱処理（第２アニール）を行ない、高抵抗チタン
シリサイド膜（ＴｉＳｉx （０＜ｘ＜２））１０を低抵
抗チタンシリサイド膜（ＴｉＳｉ2)１１に変える。
【００３８】その後、図７に示すように、半導体基板１
上に層間絶縁膜１２を堆積し、この層間絶縁膜１２をエ
ッチングしてコンタクトホール１３を開孔した後、半導
体基板１上に堆積した金属膜をエッチングして配線層１
４を形成し、パッシベーション膜１５を半導体基板上に
堆積することにより、本実施例のＭＯＳＦＥＴが完成す
る。
上に層間絶縁膜１２を堆積し、この層間絶縁膜１２をエ
ッチングしてコンタクトホール１３を開孔した後、半導
体基板１上に堆積した金属膜をエッチングして配線層１
４を形成し、パッシベーション膜１５を半導体基板上に
堆積することにより、本実施例のＭＯＳＦＥＴが完成す
る。
【００３９】このように、本実施例によれば、アクティ
ブ領域のゲート電極６をフィールド絶縁膜３上のそれに
比べて厚く形成できるので、アクティブ領域のゲート電
極６の表面に形成されたチタンシリサイド膜とソース、
ドレイン領域７の表面に形成されたチタンシリサイド膜
がつながりにくくなり、このゲート電極６とソース、ド
レイン領域７の電気的な短絡を防ぐことができる。
ブ領域のゲート電極６をフィールド絶縁膜３上のそれに
比べて厚く形成できるので、アクティブ領域のゲート電
極６の表面に形成されたチタンシリサイド膜とソース、
ドレイン領域７の表面に形成されたチタンシリサイド膜
がつながりにくくなり、このゲート電極６とソース、ド
レイン領域７の電気的な短絡を防ぐことができる。
【００４０】（実施例２）本発明の一実施例であるゲー
ト電極およびソース、ドレイン領域の表面にシリサイド
膜を有するＭＯＳＦＥＴの製造方法を図８を用いて説明
する。
ト電極およびソース、ドレイン領域の表面にシリサイド
膜を有するＭＯＳＦＥＴの製造方法を図８を用いて説明
する。
【００４１】前記実施例１と同様に、半導体基板１上に
ｐ型ウエル２、フィールド絶縁膜３およびゲート絶縁膜
４を形成した後、半導体基板１上にＣＶＤ法でリンを添
加した多結晶シリコン膜５を厚く堆積し、次いで、ＣＭ
Ｐ法により、この多結晶シリコン膜５の表面を平坦に加
工する。
ｐ型ウエル２、フィールド絶縁膜３およびゲート絶縁膜
４を形成した後、半導体基板１上にＣＶＤ法でリンを添
加した多結晶シリコン膜５を厚く堆積し、次いで、ＣＭ
Ｐ法により、この多結晶シリコン膜５の表面を平坦に加
工する。
【００４２】次に、本実施例２では、半導体基板１上に
アモルファスシリコン膜１６を堆積した後、パターニン
グしたホトレジストをマスクに用い、アモルファスシリ
コン膜１６および多結晶シリコン膜５を順次エッチング
して、ＭＯＳＦＥＴのゲート電極６を形成する。
アモルファスシリコン膜１６を堆積した後、パターニン
グしたホトレジストをマスクに用い、アモルファスシリ
コン膜１６および多結晶シリコン膜５を順次エッチング
して、ＭＯＳＦＥＴのゲート電極６を形成する。
【００４３】その後も前記実施例１と同様な製造方法
で、図８に示すように、ソース、ドレイン領域７および
サイドウォールスペーサ８を順次形成した後、２ステッ
プアニール法によって、ゲート電極６およびソース、ド
レイン領域７の表面に低抵抗チタンシリサイド膜（Ｔｉ
Ｓｉ2)１１を形成する。
で、図８に示すように、ソース、ドレイン領域７および
サイドウォールスペーサ８を順次形成した後、２ステッ
プアニール法によって、ゲート電極６およびソース、ド
レイン領域７の表面に低抵抗チタンシリサイド膜（Ｔｉ
Ｓｉ2)１１を形成する。
【００４４】このように、本実施例２によれば、ゲート
電極６が上層をアモルファスシリコン膜１６、下層を多
結晶シリコン膜５で構成されているので、チタン膜９と
アモルファスシリコン膜１６が低温で反応して、サイド
ウォールスペーサ８上へのチタンシリサイド膜の形成を
抑えると同時に、均一な低抵抗チタンシリサイド膜（Ｔ
ｉＳｉ2)１１をゲート電極６の表面に形成することがで
きる。さらに、ゲート絶縁膜４と接するゲート電極６の
材質が多結晶シリコン膜５であるので、ゲート絶縁膜４
の信頼性の劣化を防ぐことができる。
電極６が上層をアモルファスシリコン膜１６、下層を多
結晶シリコン膜５で構成されているので、チタン膜９と
アモルファスシリコン膜１６が低温で反応して、サイド
ウォールスペーサ８上へのチタンシリサイド膜の形成を
抑えると同時に、均一な低抵抗チタンシリサイド膜（Ｔ
ｉＳｉ2)１１をゲート電極６の表面に形成することがで
きる。さらに、ゲート絶縁膜４と接するゲート電極６の
材質が多結晶シリコン膜５であるので、ゲート絶縁膜４
の信頼性の劣化を防ぐことができる。
【００４５】（実施例３）本発明の一実施例であるゲー
ト電極およびソース、ドレイン領域の表面にシリサイド
膜を有するＭＯＳＦＥＴの製造方法を図９を用いて説明
する。
ト電極およびソース、ドレイン領域の表面にシリサイド
膜を有するＭＯＳＦＥＴの製造方法を図９を用いて説明
する。
【００４６】前記実施例１と同様に、半導体基板１上に
ｐ型ウエル２、フィールド絶縁膜３およびゲート絶縁膜
４を形成した後、半導体基板１上にＣＶＤ法でリンを添
加した多結晶シリコン膜５を厚く堆積し、次いで、ＣＭ
Ｐ法により、この多結晶シリコン膜５の表面を平坦に加
工する。
ｐ型ウエル２、フィールド絶縁膜３およびゲート絶縁膜
４を形成した後、半導体基板１上にＣＶＤ法でリンを添
加した多結晶シリコン膜５を厚く堆積し、次いで、ＣＭ
Ｐ法により、この多結晶シリコン膜５の表面を平坦に加
工する。
【００４７】次に、本実施例３では、半導体基板１上に
タングステンシリサイド膜１７を堆積した後、パターニ
ングしたホトレジストをマスクに用い、タングステンシ
リサイド膜１７および多結晶シリコン膜５を順次エッチ
ングして、ＭＯＳＦＥＴのゲート電極６を形成する。
タングステンシリサイド膜１７を堆積した後、パターニ
ングしたホトレジストをマスクに用い、タングステンシ
リサイド膜１７および多結晶シリコン膜５を順次エッチ
ングして、ＭＯＳＦＥＴのゲート電極６を形成する。
【００４８】その後も前記実施例１と同様な製造方法
で、図９に示すように、ソース、ドレイン領域７および
サイドウォールスペーサ８を順次形成した後、２ステッ
プアニール法によって、ソース、ドレイン領域７の表面
に低抵抗チタンシリサイド膜（ＴｉＳｉ2)１１を形成す
る。
で、図９に示すように、ソース、ドレイン領域７および
サイドウォールスペーサ８を順次形成した後、２ステッ
プアニール法によって、ソース、ドレイン領域７の表面
に低抵抗チタンシリサイド膜（ＴｉＳｉ2)１１を形成す
る。
【００４９】このように、本実施例３によれば、ゲート
電極６の上層をタングステンシリサイド膜１７で構成し
ているので、ゲート電極６上ではチタン膜９とタングス
テンシリサイド膜１７とのシリサイド化反応は起きな
い。従って、低抵抗チタンシリサイド膜（ＴｉＳｉ2)１
１はゲート電極６の表面には形成されず、ソース、ドレ
イン領域７の表面のみに形成されるので、ゲート電極６
とソース、ドレイン領域７の電気的な短絡を防ぐことが
できる。また、ゲート電極６はタングステンシリサイド
膜１７で、ソース、ドレイン領域７は低抵抗チタンシチ
サイド膜（ＴｉＳｉ2)１１で低抵抗化することができ
る。
電極６の上層をタングステンシリサイド膜１７で構成し
ているので、ゲート電極６上ではチタン膜９とタングス
テンシリサイド膜１７とのシリサイド化反応は起きな
い。従って、低抵抗チタンシリサイド膜（ＴｉＳｉ2)１
１はゲート電極６の表面には形成されず、ソース、ドレ
イン領域７の表面のみに形成されるので、ゲート電極６
とソース、ドレイン領域７の電気的な短絡を防ぐことが
できる。また、ゲート電極６はタングステンシリサイド
膜１７で、ソース、ドレイン領域７は低抵抗チタンシチ
サイド膜（ＴｉＳｉ2)１１で低抵抗化することができ
る。
【００５０】（実施例４）本発明の一実施例であるゲー
ト電極およびソース、ドレイン領域の表面にシリサイド
膜を有するＭＯＳＦＥＴの製造方法を図１０および図１
１を用いて説明する。
ト電極およびソース、ドレイン領域の表面にシリサイド
膜を有するＭＯＳＦＥＴの製造方法を図１０および図１
１を用いて説明する。
【００５１】前記実施例１と同様に、半導体基板１上に
ｐ型ウエル２、フィールド絶縁膜３およびゲート絶縁膜
４を形成した後、半導体基板１上にＣＶＤ法でリンを添
加した第１多結晶シリコン膜１８を厚く堆積し、次い
で、ＣＭＰ法により、この第１多結晶シリコン膜１８の
表面を平坦に加工する。この際、本実施例４では図１０
に示すように、フィールド絶縁膜３上の第１多結晶シリ
コン膜１８がすべて除去されるまで、第１多結晶シリコ
ン膜１８を平坦に加工する。
ｐ型ウエル２、フィールド絶縁膜３およびゲート絶縁膜
４を形成した後、半導体基板１上にＣＶＤ法でリンを添
加した第１多結晶シリコン膜１８を厚く堆積し、次い
で、ＣＭＰ法により、この第１多結晶シリコン膜１８の
表面を平坦に加工する。この際、本実施例４では図１０
に示すように、フィールド絶縁膜３上の第１多結晶シリ
コン膜１８がすべて除去されるまで、第１多結晶シリコ
ン膜１８を平坦に加工する。
【００５２】次に、半導体基板１上に第２多結晶シリコ
ン膜１９を堆積した後、パターニングしたホトレジスト
をマスクに用い、第２多結晶シリコン膜１９および第１
多結晶シリコン膜１８を順次エッチングして、ＭＯＳＦ
ＥＴのゲート電極６を形成する。
ン膜１９を堆積した後、パターニングしたホトレジスト
をマスクに用い、第２多結晶シリコン膜１９および第１
多結晶シリコン膜１８を順次エッチングして、ＭＯＳＦ
ＥＴのゲート電極６を形成する。
【００５３】その後も前記実施例１と同様な製造方法
で、図１１に示すように、ソース、ドレイン領域７およ
びサイドウォールスペーサ８を順次形成した後、２ステ
ップアニール法によって、ゲート電極６およびソース、
ドレイン領域７の表面に低抵抗チタンシリサイド膜（Ｔ
ｉＳｉ2)１１を形成する。
で、図１１に示すように、ソース、ドレイン領域７およ
びサイドウォールスペーサ８を順次形成した後、２ステ
ップアニール法によって、ゲート電極６およびソース、
ドレイン領域７の表面に低抵抗チタンシリサイド膜（Ｔ
ｉＳｉ2)１１を形成する。
【００５４】本実施例４によれば、アクティブ領域上の
ゲート電極６をフィールド絶縁膜３上のゲート電極６よ
りも厚く形成できるので、前記実施例１と同様の効果を
得ることができる。
ゲート電極６をフィールド絶縁膜３上のゲート電極６よ
りも厚く形成できるので、前記実施例１と同様の効果を
得ることができる。
【００５５】（実施例５）本発明の一実施例であるゲー
ト電極およびソース、ドレイン領域の表面にシリサイド
膜を有するＭＯＳＦＥＴの製造方法を図１２および図１
３を用いて説明する。
ト電極およびソース、ドレイン領域の表面にシリサイド
膜を有するＭＯＳＦＥＴの製造方法を図１２および図１
３を用いて説明する。
【００５６】前記実施例１と同様に、半導体基板１上に
ｐ型ウエル２、フィールド絶縁膜３およびゲート絶縁膜
４を形成した後、前記実施例４と同様に、半導体基板１
上にＣＶＤ法でリンを添加した第１多結晶シリコン膜１
８を厚く堆積し、次いで、ＣＭＰ法により、フィールド
絶縁膜３上の第１多結晶シリコン膜１８すべてが除去さ
れるまで、この第１多結晶シリコン膜１８の表面を平坦
に加工する。
ｐ型ウエル２、フィールド絶縁膜３およびゲート絶縁膜
４を形成した後、前記実施例４と同様に、半導体基板１
上にＣＶＤ法でリンを添加した第１多結晶シリコン膜１
８を厚く堆積し、次いで、ＣＭＰ法により、フィールド
絶縁膜３上の第１多結晶シリコン膜１８すべてが除去さ
れるまで、この第１多結晶シリコン膜１８の表面を平坦
に加工する。
【００５７】次に、本実施例５では、半導体基板１上に
チタン膜２０および第２多結晶シリコン膜１９を順次堆
積した後、パターニングしたホトレジストをマスクに用
い、第２多結晶シリコン膜１９、チタン膜２０および第
１多結晶シリコン膜１８を順次エッチングして、図１２
に示すように、ＭＯＳＦＥＴのゲート電極６を形成す
る。
チタン膜２０および第２多結晶シリコン膜１９を順次堆
積した後、パターニングしたホトレジストをマスクに用
い、第２多結晶シリコン膜１９、チタン膜２０および第
１多結晶シリコン膜１８を順次エッチングして、図１２
に示すように、ＭＯＳＦＥＴのゲート電極６を形成す
る。
【００５８】その後も前記実施例１と同様な製造方法
で、図１３に示すように、ソース、ドレイン領域７およ
びサイドウォールスペーサ８を順次形成した後、２ステ
ップアニール法によって、ゲート電極６およびソース、
ドレイン領域７の表面に低抵抗チタンシリサイド膜（Ｔ
ｉＳｉ2)１１を形成する。
で、図１３に示すように、ソース、ドレイン領域７およ
びサイドウォールスペーサ８を順次形成した後、２ステ
ップアニール法によって、ゲート電極６およびソース、
ドレイン領域７の表面に低抵抗チタンシリサイド膜（Ｔ
ｉＳｉ2)１１を形成する。
【００５９】この際、ゲート電極６を構成するチタン膜
２０も第１多結晶シリコン膜１８および第２多結晶シリ
コン膜１９と反応するので、ゲート電極６およびソー
ス、ドレイン領域７の表面のみでなく、ゲート電極６の
中間部にも低抵抗チタンシリサイド膜（ＴｉＳｉ2)１１
が形成される。
２０も第１多結晶シリコン膜１８および第２多結晶シリ
コン膜１９と反応するので、ゲート電極６およびソー
ス、ドレイン領域７の表面のみでなく、ゲート電極６の
中間部にも低抵抗チタンシリサイド膜（ＴｉＳｉ2)１１
が形成される。
【００６０】このように、本実施例５によれば、ゲート
電極６の表面と中間部に低抵抗チタンシリサイド膜（Ｔ
ｉＳｉ2)１１が形成されるので、ゲート電極６の抵抗が
低くなり、ＭＯＳＦＥＴの動作速度を速くすることがで
きる。
電極６の表面と中間部に低抵抗チタンシリサイド膜（Ｔ
ｉＳｉ2)１１が形成されるので、ゲート電極６の抵抗が
低くなり、ＭＯＳＦＥＴの動作速度を速くすることがで
きる。
【００６１】以上、本発明者によってなされた発明を実
施例に基づき具体的に説明したが、本発明は前記実施例
に限定されるものではなく、その要旨を逸脱しない範囲
で種々変更可能であることはいうまでもない。
施例に基づき具体的に説明したが、本発明は前記実施例
に限定されるものではなく、その要旨を逸脱しない範囲
で種々変更可能であることはいうまでもない。
【００６２】例えば、前記実施例では、２ステップアニ
ール法で自己整合チタンシリサイド膜を形成したが、第
１アニールを高温で行ない、一度の熱処理で低抵抗チタ
ンシリサイド膜（ＴｉＳｉ2)を形成してもよく、この方
法を採用することにより、製造工程を短縮することがで
きる。
ール法で自己整合チタンシリサイド膜を形成したが、第
１アニールを高温で行ない、一度の熱処理で低抵抗チタ
ンシリサイド膜（ＴｉＳｉ2)を形成してもよく、この方
法を採用することにより、製造工程を短縮することがで
きる。
【００６３】また、前記実施例では、ゲート電極を形成
した後に、半導体基板に不純物を導入してシングルドレ
イン構造のソース、ドレイン領域を形成したが、チタン
膜を半導体基板上に堆積した後、またはソース、ドレイ
ン領域の表面に低抵抗チタンシリサイド膜（ＴｉＳｉ2)
を形成した後に、半導体基板に不純物を導入して、ＬＤ
Ｄ（Lightly Doped Drain)構造のソース、ドレイン領域
を形成してもよい。これにより、低抵抗チタンシリサイ
ド膜（ＴｉＳｉ2)とソース、ドレイン領域との接触抵抗
を小さくすることができる。
した後に、半導体基板に不純物を導入してシングルドレ
イン構造のソース、ドレイン領域を形成したが、チタン
膜を半導体基板上に堆積した後、またはソース、ドレイ
ン領域の表面に低抵抗チタンシリサイド膜（ＴｉＳｉ2)
を形成した後に、半導体基板に不純物を導入して、ＬＤ
Ｄ（Lightly Doped Drain)構造のソース、ドレイン領域
を形成してもよい。これにより、低抵抗チタンシリサイ
ド膜（ＴｉＳｉ2)とソース、ドレイン領域との接触抵抗
を小さくすることができる。
【００６４】また、前記実施例では、第１アニールおよ
び第２アニールをＲＴＡ法で行なったが、ＦＡ（Furnac
e Anneal）法で行なってもよい。
び第２アニールをＲＴＡ法で行なったが、ＦＡ（Furnac
e Anneal）法で行なってもよい。
【００６５】また、前記実施例では、ゲート電極または
ソース、ドレイン領域の表面に自己整合シリサイド膜を
形成する際、高融点金属膜にチタン膜を用いたが、ニッ
ケル（Ｎｉ）膜またはコバルト（Ｃｏ）膜を用いてもよ
く、チタン膜を用いた場合と同様な効果が得られる。
ソース、ドレイン領域の表面に自己整合シリサイド膜を
形成する際、高融点金属膜にチタン膜を用いたが、ニッ
ケル（Ｎｉ）膜またはコバルト（Ｃｏ）膜を用いてもよ
く、チタン膜を用いた場合と同様な効果が得られる。
【００６６】また、前記実施例では、ゲート電極を構成
する多結晶シリコン膜の平坦化は、ＣＭＰ法によって行
なったが、レジストエッチバック法またはＳＯＧ（Spin
OnGlass)エッチバック法で行なってもよい。
する多結晶シリコン膜の平坦化は、ＣＭＰ法によって行
なったが、レジストエッチバック法またはＳＯＧ（Spin
OnGlass)エッチバック法で行なってもよい。
【００６７】また、前記実施例２では、フィールド領域
上に形成されたＭＯＳＦＥＴのゲート電極は、アモルフ
ァスシリコン膜と多結晶シリコン膜で構成され、前記実
施例３では、タングステンシリサイド膜と多結晶シリコ
ン膜で構成されているが、これらの場合も実施例４、５
と同様、フィールド絶縁膜上の多結晶シリコン膜がすべ
て除去されるまで多結晶シリコン膜を平坦に加工するこ
とにより、フィールド領域上に形成されたＭＯＳＦＥＴ
のゲート電極をアモルファスシリコン膜またはタングス
テンシリサイド膜で構成してもよい。
上に形成されたＭＯＳＦＥＴのゲート電極は、アモルフ
ァスシリコン膜と多結晶シリコン膜で構成され、前記実
施例３では、タングステンシリサイド膜と多結晶シリコ
ン膜で構成されているが、これらの場合も実施例４、５
と同様、フィールド絶縁膜上の多結晶シリコン膜がすべ
て除去されるまで多結晶シリコン膜を平坦に加工するこ
とにより、フィールド領域上に形成されたＭＯＳＦＥＴ
のゲート電極をアモルファスシリコン膜またはタングス
テンシリサイド膜で構成してもよい。
【００６８】また、前記実施例３では、ゲート電極の上
層をタングステンシリサイド膜で構成したが、高融点金
属膜、例えば、チタン（Ｔｉ）膜、ニッケル（Ｎｉ）
膜、コバルト（Ｃｏ）膜、タングステン（Ｗ）膜、モリ
ブデン（Ｍｏ）膜、チタンタングステン（ＴｉＷ）膜ま
たはこれらを組み合わせた膜、あるいは、他のシリサイ
ド膜、例えば、タングステンシリサイド（ＷＳｉx )
膜、チタンシリサイド（ＴｉＳｉx ）膜、ニッケルシリ
サイド（ＮｉＳｉx ）膜、コバルトシリサイド（ＣｏＳ
ｉx ）膜、モリブデンシリサイド（ＭｏＳｉx ）膜また
はこれらを組み合わせた膜で構成してもよい。
層をタングステンシリサイド膜で構成したが、高融点金
属膜、例えば、チタン（Ｔｉ）膜、ニッケル（Ｎｉ）
膜、コバルト（Ｃｏ）膜、タングステン（Ｗ）膜、モリ
ブデン（Ｍｏ）膜、チタンタングステン（ＴｉＷ）膜ま
たはこれらを組み合わせた膜、あるいは、他のシリサイ
ド膜、例えば、タングステンシリサイド（ＷＳｉx )
膜、チタンシリサイド（ＴｉＳｉx ）膜、ニッケルシリ
サイド（ＮｉＳｉx ）膜、コバルトシリサイド（ＣｏＳ
ｉx ）膜、モリブデンシリサイド（ＭｏＳｉx ）膜また
はこれらを組み合わせた膜で構成してもよい。
【００６９】
【発明の効果】本願によって開示される発明のうち、代
表的なものによって得られる効果を簡単に説明すれば、
以下の通りである。
表的なものによって得られる効果を簡単に説明すれば、
以下の通りである。
【００７０】本発明によれば、微細ＭＯＳＦＥＴにおい
て、均一で低抵抗のシリサイド膜が、ゲート電極とソー
ス、ドレイン領域を電気的に短絡することなく、ゲート
電極の表面およびソース、ドレイン領域の表面に形成で
きるので、信頼性を低下させることなく、高速動作を実
現することができる。
て、均一で低抵抗のシリサイド膜が、ゲート電極とソー
ス、ドレイン領域を電気的に短絡することなく、ゲート
電極の表面およびソース、ドレイン領域の表面に形成で
きるので、信頼性を低下させることなく、高速動作を実
現することができる。
【図１】本発明の一実施例である半導体集積回路装置を
示す半導体基板の要部断面図である。
示す半導体基板の要部断面図である。
【図２】本発明の一実施例である半導体集積回路装置を
示す半導体基板の要部断面図である。
示す半導体基板の要部断面図である。
【図３】本発明の一実施例である半導体集積回路装置を
示す半導体基板の要部断面図である。
示す半導体基板の要部断面図である。
【図４】本発明の一実施例である半導体集積回路装置を
示す半導体基板の要部断面図である。
示す半導体基板の要部断面図である。
【図５】本発明の一実施例である半導体集積回路装置を
示す半導体基板の要部断面図である。
示す半導体基板の要部断面図である。
【図６】本発明の一実施例である半導体集積回路装置を
示す半導体基板の要部断面図である。
示す半導体基板の要部断面図である。
【図７】本発明の一実施例である半導体集積回路装置を
示す半導体基板の要部断面図である。
示す半導体基板の要部断面図である。
【図８】本発明の他の実施例である半導体集積回路装置
を示す半導体基板の要部断面図である。
を示す半導体基板の要部断面図である。
【図９】本発明の他の実施例である半導体集積回路装置
を示す半導体基板の要部断面図である。
を示す半導体基板の要部断面図である。
【図１０】本発明の他の実施例である半導体集積回路装
置を示す半導体基板の要部断面図である。
置を示す半導体基板の要部断面図である。
【図１１】本発明の他の実施例である半導体集積回路装
置を示す半導体基板の要部断面図である。
置を示す半導体基板の要部断面図である。
【図１２】本発明の他の実施例である半導体集積回路装
置を示す半導体基板の要部断面図である。
置を示す半導体基板の要部断面図である。
【図１３】本発明の他の実施例である半導体集積回路装
置を示す半導体基板の要部断面図である。
置を示す半導体基板の要部断面図である。
１ 半導体基板 ２ ｐ型ウエル ３ フィールド絶縁膜 ４ ゲート絶縁膜 ５ 多結晶シリコン膜 ６ ゲート電極 ７ ソース、ドレイン領域 ８ サイドウォールスペーサ ９ チタン膜 １０ 高抵抗チタンシリサイド膜（ＴｉＳｉx （０＜ｘ
＜２）） １１ 低抵抗チタンシリサイド膜（ＴｉＳｉ2) １２ 層間絶縁膜 １３ コンタクトホール １４ 配線層 １５ パッシベーション膜 １６ アモルファスシリコン膜 １７ タングステンシリサイド膜 １８ 第１多結晶シリコン膜 １９ 第２多結晶シリコン膜 ２０ チタン膜
＜２）） １１ 低抵抗チタンシリサイド膜（ＴｉＳｉ2) １２ 層間絶縁膜 １３ コンタクトホール １４ 配線層 １５ パッシベーション膜 １６ アモルファスシリコン膜 １７ タングステンシリサイド膜 １８ 第１多結晶シリコン膜 １９ 第２多結晶シリコン膜 ２０ チタン膜
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.6 識別記号 庁内整理番号 ＦＩ 技術表示箇所 Ｈ０１Ｌ 29/78 ３０１ Ｒ
Claims (10)
- 【請求項１】 ゲート電極およびソース、ドレイン領域
のそれぞれの表面にシリサイド膜を形成したＭＯＳＦＥ
Ｔを有する半導体集積回路装置であって、アクティブ領
域上における前記ゲート電極の厚さを、フィールド領域
上における前記ゲート電極の厚さよりも厚くしたことを
特徴とする半導体集積回路装置。 - 【請求項２】 請求項１記載の半導体集積回路装置であ
って、前記アクティブ領域上の前記ゲート電極、および
前記フィールド領域上の前記ゲート電極のそれぞれを、
多結晶シリコン膜または多結晶シリコン膜上に導電膜を
積層した重ね膜によって構成したことを特徴とする半導
体集積回路装置。 - 【請求項３】 請求項１記載の半導体集積回路装置であ
って、前記アクティブ領域上の前記ゲート電極を、多結
晶シリコン膜上に導電膜を積層した重ね膜によって構成
し、前記フィールド領域上の前記ゲート電極を、前記導
電膜によって構成したことを特徴とする請求項１記載の
半導体集積回路装置。 - 【請求項４】 請求項２または３記載の半導体集積回路
装置であって、前記導電膜は、多結晶シリコン膜、アモ
ルファスシリコン膜、金属膜、シリサイド膜または多結
晶シリコン膜と金属膜との重ね膜であることを特徴とす
る半導体集積回路装置。 - 【請求項５】 請求項４記載の半導体集積回路装置であ
って、前記金属膜は、チタン膜、ニッケル膜、コバルト
膜、タングステン膜、モリブデン膜、チタンタングステ
ン膜、またはこれらのいずれか２種以上の膜を積層した
重ね膜であることを特徴とする半導体集積回路装置。 - 【請求項６】 請求項４記載の半導体集積回路装置であ
って、前記シリサイド膜は、タングステンシリサイド
膜、チタンシリサイド膜、ニッケルシリサイド膜、コバ
ルトシリサイド膜、モリブデンシリサイド膜、またはこ
れらのいずれか２種以上の膜を積層した重ね膜であるこ
とを特徴とする半導体集積回路装置。 - 【請求項７】 ゲート電極およびソース、ドレイン領域
のそれぞれの表面にシリサイド膜を形成したＭＯＳＦＥ
Ｔを有する半導体集積回路装置の製造方法であって、フ
ィールド絶縁膜およびゲート絶縁膜が形成された半導体
基板上に多結晶シリコン膜を厚く堆積する工程、前記多
結晶シリコン膜の表面を平坦に加工する工程、表面を平
坦化した前記多結晶シリコン膜をパターニングしてゲー
ト電極を形成する工程、前記半導体基板に不純物を導入
してソース、ドレイン領域を形成した後、前記ゲート電
極の側壁にサイドウォールスペーサを形成する工程、前
記半導体基板上に高融点金属膜を堆積した後、前記半導
体基板を熱処理して前記ゲート電極およびソース、ドレ
イン領域のそれぞれと前記高融点金属膜とを反応させ、
次いで、未反応の前記高融点金属膜を除去することによ
り、前記ゲート電極および前記ソース、ドレイン領域の
それぞれの表面に自己整合的にシリサイド膜を形成する
工程を有することを特徴とする半導体集積回路装置の製
造方法。 - 【請求項８】 ゲート電極およびソース、ドレイン領域
のうち、少なくとも前記ソース、ドレイン領域の表面に
シリサイド膜を形成したＭＯＳＦＥＴを有する半導体集
積回路装置の製造方法であって、フィールド絶縁膜およ
びゲート絶縁膜が形成された半導体基板上に多結晶シリ
コン膜を厚く堆積する工程、前記多結晶シリコン膜の表
面を平坦化する工程、前記半導体基板上に導電膜を堆積
した後、前記導電膜および表面を平坦化した前記多結晶
シリコン膜を順次パターニングしてゲート電極を形成す
る工程、前記半導体基板に不純物を導入してソース、ド
レイン領域を形成した後、前記ゲート電極の側壁にサイ
ドウォールスペーサを形成する工程、前記半導体基板上
に高融点金属膜を堆積した後、前記半導体基板を熱処理
して、前記ゲート電極およびソース、ドレイン領域のう
ち、少なくとも前記ソース、ドレイン領域と前記高融点
金属膜とを反応させ、次いで、未反応の前記高融点金属
膜を除去することにより、前記ゲート電極およびソー
ス、ドレイン領域のうち、少なくとも前記ソース、ドレ
イン領域の表面に自己整合的にシリサイド膜を形成する
工程を有することを特徴とする半導体集積回路装置の製
造方法。 - 【請求項９】 ゲート電極およびソース、ドレイン領域
のうち、少なくとも前記ソース、ドレイン領域の表面に
シリサイド膜を形成したＭＯＳＦＥＴを有する半導体集
積回路装置の製造方法であって、フィールド絶縁膜およ
びゲート絶縁膜が形成された半導体基板上に多結晶シリ
コン膜を厚く堆積する工程、前記フィールド絶縁膜上の
前記多結晶シリコン膜がすべて除去されるまで前記多結
晶シリコン膜の表面を平坦化する工程、前記半導体基板
上に導電膜を堆積した後、前記導電膜および表面を平坦
化した前記多結晶シリコン膜を順次パターニングしてゲ
ート電極を形成する工程、前記半導体基板に不純物を導
入してソース、ドレイン領域を形成した後、前記ゲート
電極の側壁にサイドウォールスペーサを形成する工程、
前記半導体基板上に高融点金属膜を堆積した後、前記半
導体基板を熱処理して、前記ゲート電極およびソース、
ドレイン領域のうち、少なくとも前記ソース、ドレイン
領域と前記高融点金属膜とを反応させ、次いで、未反応
の前記高融点金属膜を除去することにより、前記ゲート
電極およびソース、ドレイン領域のうち、少なくとも前
記ソース、ドレイン領域の表面に自己整合的にシリサイ
ド膜を形成する工程を有することを特徴とする半導体集
積回路装置の製造方法。 - 【請求項１０】 請求項７、８または９記載の半導体集
積回路装置の製造方法であって、前記高融点金属膜は、
チタン膜、ニッケル膜またはコバルト膜であることを特
徴とする半導体集積回路装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP27632794A JPH08139175A (ja) | 1994-11-10 | 1994-11-10 | 半導体集積回路装置およびその製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP27632794A JPH08139175A (ja) | 1994-11-10 | 1994-11-10 | 半導体集積回路装置およびその製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH08139175A true JPH08139175A (ja) | 1996-05-31 |
Family
ID=17567909
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP27632794A Pending JPH08139175A (ja) | 1994-11-10 | 1994-11-10 | 半導体集積回路装置およびその製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH08139175A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6018185A (en) * | 1996-05-22 | 2000-01-25 | Kabushiki Kaisha Toshiba | Semiconductor device with element isolation film |
| JP2007258743A (ja) * | 1998-12-29 | 2007-10-04 | Hynix Semiconductor Inc | 半導体素子のゲート電極形成方法 |
| CN102881724A (zh) * | 2011-07-15 | 2013-01-16 | 中国科学院微电子研究所 | 多栅晶体管及其制造方法 |
-
1994
- 1994-11-10 JP JP27632794A patent/JPH08139175A/ja active Pending
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6018185A (en) * | 1996-05-22 | 2000-01-25 | Kabushiki Kaisha Toshiba | Semiconductor device with element isolation film |
| JP2007258743A (ja) * | 1998-12-29 | 2007-10-04 | Hynix Semiconductor Inc | 半導体素子のゲート電極形成方法 |
| CN102881724A (zh) * | 2011-07-15 | 2013-01-16 | 中国科学院微电子研究所 | 多栅晶体管及其制造方法 |
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