JPH0254536A - 半導体装置及びその製造方法 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 （産業上の利用分野） 本発明は、ゲート電極及びソース電極、ドレイン電極上
にシリサイドを形成した半導体装置及びその製造方法に
係り、特にソース電極、ドレイン電極の拡散層が浅く形
成されるＭＯ８形半導体装置に関する。

（従来の技術） ＭＯ３形半導体の高集積化、微細化に伴なうゲート電極
の配線抵抗、容量の増大を防ぐため、ゲート電極上にシ
リサイドを着膜して低抵抗化したゲート電極を得ること
が行われている。

また、ＭＯ３形半導体において、ゲート長が短くなるの
に伴い、ソース電極、ドレイン電極の拡散接合の深さが
浅くなる傾向にある。拡散接合の深さの低下は拡散層の
シート抵抗を増加させる結果、拡散層配線抵抗及び拡散
層とＡＩ配線とのコンタクト抵抗が増大して素子動作に
悪影響を及ぼすのを防ぐため、拡散層上に低抵抗材料を
設けることが行われている。

ゲート電極と拡散層とを同時に自己整合的に低抵抗化す
る技術としては、例えばサリサイドプロセスと呼ばれる
ものが存在する。これは、シリサイドと高融点金属の耐
薬品性の違いを利用して、多結晶Ｓ１ゲートと拡散層Ｓ
Ｌ上にのみ低抵抗シリサイド層を形成するものである。

サリサイドプロセスによりシリサイド層を形成した半導
体装置を第３図に示す。

Ｐ型の単結晶シリコン基板３１の表面にはフィールド絶
縁ＩＩＩ（シリコン酸化Ｊ］ｌ［）から成る分離領域３
２によって多数の活性領域が区画され、その中にＭＯＳ
ＦＥＴが形成されている。ＭＯＳＦＥＴは二酸化シリコ
ンから成る薄いゲート酸化［３３上に位置するゲート電
極３４と、シリコン基板３１の表面に形成されたＮ”型
ソース電極３５及びドレイン電極３６を有する。ゲート
電極３４及びソースを極３５．ドレイン電極３６の上部
には、低抵抗シリサイド層３７が形成されている。

このシリサイド層３７は、ソース電極３５．ドレイン電
極３６及びゲート電極３４が形成されたシリコン基板３
１上の全面に高融点金属を＠膜し、熱処理を施すことに
より高融点金属とＳＬとのシリサイプ−ジョン反応を起
こすことにより形成し、その後、未反応金属を選択的に
除去して、ソース電極３５．ドレイン電極３６及びゲー
ト電極３４の上部のみにシリサイド層３７を設けたもの
である。

（発明が解決しようとする課題） 半導体装置の微細化は益々進み、そのためソース電極及
びドレイン電極の拡散層の深さは浅くなりつつある。そ
の結果、ソース電極及びドレイン電極、上に形成される
シリサイド層は、シリサイド層による拡散領域のつき抜
けを防ぐため、その厚さを薄くする必要がある。

上記従来例では、ソース電極３５及びドレイン電極３６
上に形成されるシリサイド層３７ａとゲート電極３４上
に形成されるシリサイド層３７ｂとはサリサイドプロセ
スにより同時に形成されるため、シリサイド層３７ａの
厚さを薄くするとゲート電極３４の上部に形成されるシ
リサイド層３７ｂも薄くなってしまう。従って、ゲート
電極３４のシート抵抗を低減することが困難となり、デ
バイス動作の高速化が損なわれるという問題点があった
。

本発明は上記実情に鑑みてなされたもので、ソース電極
及びドレイン電極の拡散層のシャロウ化に対応しつつ、
ゲート電極材料の低抵抗化を図ることができる半導体装
置及びその製造方法を提供することを目的とする。

（課題を解決するための手段） 上記従来例の問題点を解消するため請求項１記載の発明
は、ゲート電極及びソース電極、ドレイン電極の上部に
シリサイドを形成した半導体装置において、ゲート電極
部分のシリサイドの膜厚を、ソース電極、ドレイン電極
部分のシリサイドの膜厚より厚く形成したことを特徴と
している。

請求項２記載の発明方法は、ゲート電極及びソース電極
、ドレイン電極の上部にシリサイドを形成する半導体装
置の製造方法において、次の工程を具備することを特徴
としている。

ゲート電極を構成するシリコン層上のみに第１シリサイ
ド層を形成する。

この第１シリサイド層上にシリコン膜を着膜する。

このシリコン膜上及びソース電極、ドレイン電極の上部
にサリサイドプロセスにより第２シリサイド層を形成す
る。

（作用） 請求項１記載の発明によれば、ゲート電極部分のシリサ
イドの膜厚を、ソース電極、ドレイン電極部分のシリサ
イドの膜厚より厚く形成したので、ソース電極、ドレイ
ン電極上に形成されるシリサイドによる拡散領域のつき
抜けを防止するとともに、ゲート電極のシート抵抗を低
減することができる。

請求項２記載の発明方法によれば、ソース電極。

ドレイン電極部分のシリサイドの膜厚を薄く形成しなが
ら、ゲート電極部分のシリサイドの膜厚を、ゲート電極
のシート抵抗を低減するに十分な厚さに形成することが
できる。

（実施例） 本発明による半導体装置の一例について図面を参照しな
がら説明する。

第１図は本発明実施例の半導体装置の断面図であり、Ｐ
型の単結晶シリコン基板１の表面にフィールド絶縁ｆｉ
（シリコン酸化膜）から成る分離領域２によって多数の
活性領域が区画され、その中にＭＯＳＦＥＴが形成され
ている。

ＭＯＳＦＥＴは二酸化シリコンから成る薄いゲート酸化
膜３上に位置するゲート電＠１０１と、シリコン基板１
の表面に形成されたソースを極１０２及びドレイン電極
１０３を有する。

ゲート電’Ｆｆｉ　１０１は、シリコン層４と、その上
に形成された低抵抗シリサイド層５とから構成されてい
る。また、ソース電極１０２及びドレイン電極１０３の
上部には低抵抗シリサイド層６が形成されている。ゲー
ト電極１０１上のシリサイド層５は、第１シリサイド層
５ａと第２シリサイド層５ｂから成る二層構造をなして
おり、それら全体の膜厚は、ソース電極１０２及びドレ
イン電極１０３のシリサイド［６の膜厚より厚く形成さ
れている。

ゲート電極１０１の両側部には、ＣＶＤ技術及び反応性
エツチング（ＲＩＥ）によって形成されたシリコン酸化
膜から成るサイドスペーサ７が設けられている。

前記した機能素子の上には絶縁膜８及び配線層９が形成
され、配線層９の一部はコンタクト孔１０を通してンー
ス電＠１０２及びドレイン電極１０３に対してオーミッ
クコンタクトがとられている。良好なオーミックコンタ
クトをとるため、各コンタクト孔１０に対応するソース
電極１０２及びドレイン電極１０３に高不純物濃度のＮ
＋型拡散領域１０２ａ、１０３ａを形成している。また
、チャンネル側（ゲート電極１０１側）は低不純物濃度
のＮ−型拡散領域１０２ｂ、１０３ｂを形成している。

次に上記半導体装置の製造工程について第２図（ａ）乃
至（ｆ）を参照しながら説明する。

シリコ２．ン基板１上にＬＯＣＯ８により素子分離領域
２を形成する。ＬＯＣＯ３は、Ｓ１窒化膜の耐酸化性が
強い性質を利用して、シリコン基板１のＳ１表面の一部
に選択的に熱酸化膜を形成する技術である。

次に、シリコン基板１の表面に酸化技術によってゲート
酸化ｒＩＡ３を形成し、続イテｐｏｌｙ　−Ｓ　ｉを約
１００ＯＡの厚さに堆積してシリコン層４となるシリコ
ン膜を着膜し、続いてスパッタ法または蒸着法またはＣ
ＶＤ法により高融点シリサイドを約２００ＯＡの厚さに
着膜し、更にＳｌを約５０ＯＡの厚さに着膜してシリコ
ン膜１１を形成する。そして、ホトリソグラフィ工程に
よりレジストパターン（図示せず）を形成してエツチン
グを行なうことにより、シリコン層４．第１シリサイド
層５ａ、シリコン膜１１の積層構造から成るゲート電極
１０１を形成する（第２図（ａ））。

次に、イオン注入を行ないソース電極１０２及びドレイ
ン電極１０３の一部となるＮ″″型拡散領域１０２ｂ、
１０３ｂを形成する（第２図（ｂ））、次いで、酸化膜
着膜工程と全面エッチバック工程とによりゲート電極１
０１の側面にサイドスペーサ７を形成する。このサイド
スペーサ７をマスクとしてイオン注入により、ソース電
極１０２及びドレイン電極１０３の一部となる深さ１５
００ＡのＮ＋拡散層１０２ａ、１０３ａを形成する（第
２図（ｃ））。

シリサイド化する高融点金属１２（例えばＴｉ）を約２
０ＯＡの厚さにスパッタ法または蒸着法により全面に形
成する（第２図（ｄ））。

次に、１０００℃で熱処理を約３０分間施し、Ｎ＋拡散
層１０２ａ、１０３ａ及びシリコン膜１１上の高融点金
属１２（Ｔｉ）のみを、それらの下層の８１と反応させ
てシリサイド化させ、ゲート電＠１０１の上部に第２シ
リサイド層５ｂを。

ソース電極１０２．ドレイン電極１０３の上部に第２シ
リサイド層６を、それぞれ約１０００Ａの膜厚に形成す
る（第２図（ｅ））、このとき、ソース電極１０２．ド
レイン電極１０３には、約１００ＯＡの厚さの拡散層が
確保されている。

最後に、未反応の高融点金属１２（Ｔ１）をフッ化水素
液中で選択的にエッチオフして除去する（第２図（ｆ）
）。

尚、実施例においては、シリコン膜１１の全てと高融点
金属１２とを反応させて第２シリサイド層５ｂを形成し
、第１シリサイド層５ａと第２シリサイド層５ｂとが密
着するようにしたが、シリコン膜１１の全てを反応させ
る必要はない、シリコン膜１１の一部と高融点金属１２
とを反応させる場合には、第２シリサイド層５ｂと第１
シリサイド層５ａとの間にシリコン膜１１が残ることに
より積層構造となるが、ゲート電極１０１の低抵抗化を
図る点において同等不都合は生じない。

本実施例によれば、ゲート電極の低抵抗化は第１シリサ
イド層（膜厚２００ＯＡ）及び第２シリサイド層（膜厚
１０００Ａ）で図ることができ、拡散層の低抵抗化は第
２シリサイド層（膜厚１０００Ａ）で図ることができる
。従って、サリサイドプロセスで形成される第２シリサ
イド層の膜厚を、ソース電極及びドレイン電極の拡散層
の深さに最適な厚さに選択して形成することができる。

また、拡散層の深さが更に浅くなり第２シリサイド層を
薄く形成しなければならないような場合には、第１シリ
サイド層のみでゲート電極の低抵抗化を図るようにする
。

（発明の効果） 上述したように本発明は、ゲート電極部分のシリサイド
の膜厚を、ソース電極、ドレイン電極部分のシリサイド
の膜厚より厚く形成したので、ソース電極、ドレイン電
極上に形成されるシリサイドによる拡散領域のつき抜け
を防止するとともに、ゲート電極のシート抵抗を低減す
ることができ、ソース電極、ドレイン電極の拡散層のシ
ャロウ化に対応しつつゲート電極のシート抵抗を十分に
低減することができる。

【図面の簡単な説明】

第１図は本発明実施例の半導体装置の断面説明図、第２
図（ａ）乃至（ｆ）は本発明実施例の半導体装置の製造
工程の説明図、第３図は従来の半導体装置の断面説明図
である。 １・・・・・・シリコン基板 ３・・・・・・ゲート酸化膜 ４・・・・・・シリコン層 ５ａ・・・シリサイド層（第１シリサイド層）５ｂ・・
・シリサイド層（第２シリサイド層）６・・・・・・シ
リサイド層（第２シリサイドａ＞１１・・・・・・シリ
コン膜 １２・・・・・・高融点金属 １０１・・・・・・ゲート電極 １０２・・・・・・ソース電極 １０３・・・・・・ドレインｔｉ 第１図 第 図 第 図

Claims (2)

【特許請求の範囲】
1. （１）ゲート電極及びソース電極、ドレイン電極の上部
   にシリサイドを形成した半導体装置において、 ゲート電極部分のシリサイドの膜厚を、ソース電極、ド
   レイン電極部分のシリサイドの膜厚より厚く形成したこ
   とを特徴とする半導体装置。
2. （２）ゲート電極及びソース電極、ドレイン電極の上部
   にシリサイドを形成する半導体装置の製造方法において
   、 ゲート電極を構成するシリコン層上のみにシリサイドを
   形成する第１シリサイド層形成工程と、該第１シリサイ
   ド層上にシリコン膜を着膜する着膜工程と、該シリコン
   膜上及びソース電極、ドレイン電極上にサリサイドプロ
   セスによりシリサイドを形成する第２シリサイド層形成
   工程とを具備することを特徴とする半導体装置の製造方
   法。