JPH0758789B2 - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
- Publication number
- JPH0758789B2 JPH0758789B2 JP63143158A JP14315888A JPH0758789B2 JP H0758789 B2 JPH0758789 B2 JP H0758789B2 JP 63143158 A JP63143158 A JP 63143158A JP 14315888 A JP14315888 A JP 14315888A JP H0758789 B2 JPH0758789 B2 JP H0758789B2
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- forming
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Description
【発明の詳細な説明】 〔産業上の利用分野〕 本発明は半導体装置の製造方法に関し、特にソース・ド
レイン電極のコンタクト部におけるバリアメタルの低抵
抗化を図った半導体装置の製造方法に関する。
レイン電極のコンタクト部におけるバリアメタルの低抵
抗化を図った半導体装置の製造方法に関する。
従来、絶縁ゲート型電界効果トランジスタ（以下、MOSF
ETと称する）では、ソース・ドレイン領域としての拡散
層の表面に自己整合的に金属シリサイド膜を形成し、こ
れを電極として利用してソース・ドレインの低抵抗化を
図ることが行われている。また、この金属シリサイド膜
に対してソース・ドレイン電極配線を接続する際に、金
属シリサイド膜のコンタクト部を窒化させ、この部分を
バリアメタルとしてソース・ドレイン領域と電極配線と
の干渉を防止する構成とすることも行われている。
ETと称する）では、ソース・ドレイン領域としての拡散
層の表面に自己整合的に金属シリサイド膜を形成し、こ
れを電極として利用してソース・ドレインの低抵抗化を
図ることが行われている。また、この金属シリサイド膜
に対してソース・ドレイン電極配線を接続する際に、金
属シリサイド膜のコンタクト部を窒化させ、この部分を
バリアメタルとしてソース・ドレイン領域と電極配線と
の干渉を防止する構成とすることも行われている。
上述した従来のMOSFETにおいては、金属シリサイド膜の
一部をバリアメタルとして窒化する際には、高温の窒化
ガス雰囲気において熱処理を行っているが、このように
して形成された窒化金属膜は比較的に高抵抗であり、ソ
ース・ドレイン電極をシリサイド化したのに逆行してソ
ース・ドレイン電極配線の抵抗が増大されてしまうとい
う問題がある。
一部をバリアメタルとして窒化する際には、高温の窒化
ガス雰囲気において熱処理を行っているが、このように
して形成された窒化金属膜は比較的に高抵抗であり、ソ
ース・ドレイン電極をシリサイド化したのに逆行してソ
ース・ドレイン電極配線の抵抗が増大されてしまうとい
う問題がある。
本発明はバリアメタルとして形成される窒化金属膜の低
抵抗化を可能にしたMOSFETを有する半導体装置の製造方
法を提供することを目的としている。
抵抗化を可能にしたMOSFETを有する半導体装置の製造方
法を提供することを目的としている。
本発明の半導体装置の製造方法は、一導電型の半導体基
板に形成したソース・ドレイン領域の半導体基板の表面
に高融点金属のシリサイド膜を形成し、かつこのシリサ
イド膜の一部をコンタクトホール内に露呈させた上で、
この露呈された部分を低温のプラズマ窒化法により窒化
処理し、この窒化金属をバリアメタルとして形成する工
程を含んでいる。
板に形成したソース・ドレイン領域の半導体基板の表面
に高融点金属のシリサイド膜を形成し、かつこのシリサ
イド膜の一部をコンタクトホール内に露呈させた上で、
この露呈された部分を低温のプラズマ窒化法により窒化
処理し、この窒化金属をバリアメタルとして形成する工
程を含んでいる。
上述した製造方法では、高融点金属のシリサイド膜を低
温の窒化プラズマ窒化法で窒化処理するため、形成され
た窒化金属膜を低抵抗化でき、ソース・ドレイン電極の
抵抗の増大を抑制する。
温の窒化プラズマ窒化法で窒化処理するため、形成され
た窒化金属膜を低抵抗化でき、ソース・ドレイン電極の
抵抗の増大を抑制する。
次に、本発明を図面を参照して説明する。
第１図（ａ）乃至（ｆ）は本発明の一実施例を製造工程
順に示す縦断面図である。
順に示す縦断面図である。
先ず、第１図（ａ）のように、半導体基板、例えばＰ型
シリコン基板１の不活性領域にＰ型不純物拡散層のチャ
ネルストッパ２及びフィールド酸化膜３を形成する。そ
して、活性領域に薄い酸化膜（ゲート酸化膜）４を熱酸
化により、300Å程度に形成し、更にこの上にＮ型不純
物を拡散させた多結晶シリコンを成長させ、フォトリソ
グラフィ及びエッチングにより多結晶シリコンエッチン
グし、ゲート電極５を形成する。次いで、ソース・ドレ
イン領域形成表面の酸化膜４をウェットエッチングによ
り除去しぃ、再びこの表面及びゲート電極５の表面を80
0℃程度の低温で熱酸化する。これにより、シリコン基
板１上に薄い酸化膜6aが、またゲート電極５の表面に比
較的厚い酸化膜6bが夫々形成される。しかる上で、Ｎ型
不純物として、燐を１×1014cm-2程度イオン注入するこ
とにより、ソース・ドレイン領域としてのＮ型不純物拡
散層７を形成する。
シリコン基板１の不活性領域にＰ型不純物拡散層のチャ
ネルストッパ２及びフィールド酸化膜３を形成する。そ
して、活性領域に薄い酸化膜（ゲート酸化膜）４を熱酸
化により、300Å程度に形成し、更にこの上にＮ型不純
物を拡散させた多結晶シリコンを成長させ、フォトリソ
グラフィ及びエッチングにより多結晶シリコンエッチン
グし、ゲート電極５を形成する。次いで、ソース・ドレ
イン領域形成表面の酸化膜４をウェットエッチングによ
り除去しぃ、再びこの表面及びゲート電極５の表面を80
0℃程度の低温で熱酸化する。これにより、シリコン基
板１上に薄い酸化膜6aが、またゲート電極５の表面に比
較的厚い酸化膜6bが夫々形成される。しかる上で、Ｎ型
不純物として、燐を１×1014cm-2程度イオン注入するこ
とにより、ソース・ドレイン領域としてのＮ型不純物拡
散層７を形成する。
続いて、第１図（ｂ）のように、酸化膜6a,6bの厚さの
違いを利用してソース・ドレイン領域７の表面の酸化膜
6aのみをウェットエッチングにより選択的に除去する。
このとき、ゲート電極５の表面には酸化膜6bが残る。
違いを利用してソース・ドレイン領域７の表面の酸化膜
6aのみをウェットエッチングにより選択的に除去する。
このとき、ゲート電極５の表面には酸化膜6bが残る。
次いで、第１図（ｃ）のように、全面にチタン膜８をス
パッタリング法により1000Å程度形成する。そして、第
１図（ｄ）のように、600℃窒素雰囲気中での熱処理に
よりチタン膜８をシリサイド化する。このとき、シリサ
イド化はソース・ドレイン領域７の表面でのみ起こり、
ここにチタンシリサイド膜９が形成される。
パッタリング法により1000Å程度形成する。そして、第
１図（ｄ）のように、600℃窒素雰囲気中での熱処理に
よりチタン膜８をシリサイド化する。このとき、シリサ
イド化はソース・ドレイン領域７の表面でのみ起こり、
ここにチタンシリサイド膜９が形成される。
更に、第１図（ｅ）のように、全面にCVD法等により絶
縁膜10を成長し、かつこれを選択エッチングして前記ソ
ース・ドレイン領域７に対応する箇所にコンタクトホー
ル11を開設する。
縁膜10を成長し、かつこれを選択エッチングして前記ソ
ース・ドレイン領域７に対応する箇所にコンタクトホー
ル11を開設する。
そして、第１図（ｆ）のように、このコンタクトホール
11において露呈されたチタンシリサイド膜10に対して、
約600℃程度の低温のアンモニア雰囲気中でプラズマ窒
化を行い、コンタクトホール11の底部にのみ窒化チタン
膜12を形成する。この窒化チタン膜12はバリアメタルと
して構成される。その上で、前記コンタクトホール11を
含む領域に所要パターンのアルミニウム電極配線13を形
成し、このアルミニウム電極配線13はコンタクトホール
11においては窒化チタン膜12を介してチタンシリサイド
膜９乃至ソース・ドレイン領域７に電気接続される。
11において露呈されたチタンシリサイド膜10に対して、
約600℃程度の低温のアンモニア雰囲気中でプラズマ窒
化を行い、コンタクトホール11の底部にのみ窒化チタン
膜12を形成する。この窒化チタン膜12はバリアメタルと
して構成される。その上で、前記コンタクトホール11を
含む領域に所要パターンのアルミニウム電極配線13を形
成し、このアルミニウム電極配線13はコンタクトホール
11においては窒化チタン膜12を介してチタンシリサイド
膜９乃至ソース・ドレイン領域７に電気接続される。
このようにして製造されるMOSFETでは、アルミニウム電
極配線13とソース・ドレイン領域７との間に介在される
バリアメタルとしての窒化チタン膜12を、低温のプラズ
マ窒化法により形成しているため、高温での窒化法に比
較して窒化チタン膜12の抵抗を低減することが可能とな
る。このため、ソース・ドレイン領域７とアルミニウム
電極13とを低抵抗状態で電気接続することが可能とな
り、ソース・ドレイン電極配線の抵抗の増大を防止でき
る。
極配線13とソース・ドレイン領域７との間に介在される
バリアメタルとしての窒化チタン膜12を、低温のプラズ
マ窒化法により形成しているため、高温での窒化法に比
較して窒化チタン膜12の抵抗を低減することが可能とな
る。このため、ソース・ドレイン領域７とアルミニウム
電極13とを低抵抗状態で電気接続することが可能とな
り、ソース・ドレイン電極配線の抵抗の増大を防止でき
る。
なお、第２図に示すように、前記第１図（ｂ）の工程
で、酸化膜6a,6bを異方性エッチングにより除去しかつ
そのエッチングを適宜にコントロールすれば、酸化膜6a
の除去とともにゲート電極５上の酸化膜6bをも除去する
ことができ、ソース・ドレイン領域７とともにゲート電
極５の上面を露呈させることができる。
で、酸化膜6a,6bを異方性エッチングにより除去しかつ
そのエッチングを適宜にコントロールすれば、酸化膜6a
の除去とともにゲート電極５上の酸化膜6bをも除去する
ことができ、ソース・ドレイン領域７とともにゲート電
極５の上面を露呈させることができる。
したがって、この状態で第１図（ｃ）及び（ｄ）の工程
を行えば、第２図のようにゲート電極５の上面にもチタ
ンシリサイド膜９を形成することができ、ゲート電極の
低抵抗化を実現することも可能となる。
を行えば、第２図のようにゲート電極５の上面にもチタ
ンシリサイド膜９を形成することができ、ゲート電極の
低抵抗化を実現することも可能となる。
以上説明したように本発明は、ソース・ドレイン領域の
半導体基板の表面に形成した高融点金属のシリサイド膜
を、低温のプラズマ窒化法により窒化処理してバリアメ
タルとしての窒化金属膜を形成しているので、形成され
る窒化金属膜の低抵抗化を可能とし、ソース・ドレイン
電極の抵抗の増大を抑制したMOSFETを製造できる効果が
ある。
半導体基板の表面に形成した高融点金属のシリサイド膜
を、低温のプラズマ窒化法により窒化処理してバリアメ
タルとしての窒化金属膜を形成しているので、形成され
る窒化金属膜の低抵抗化を可能とし、ソース・ドレイン
電極の抵抗の増大を抑制したMOSFETを製造できる効果が
ある。
第１図（ａ）乃至第１図（ｆ）は本発明の製造方法の一
実施例を製造工程順に示す縦断面図、第２図は本発明の
他の製造方法の工程一部を示す縦断面図である。 １……Ｐ型シリコン基板、２……チャネルストッパ、３
……フィールド酸化膜、４……ゲート酸化膜、５……ゲ
ート電極、6a,6b……酸化膜、７……Ｎ型不純物拡散層
（ソース・ドレイン領域）、８……チタン膜、９……チ
タンシリサイド膜、10……絶縁膜、11……コンタクトホ
ール、12……窒化チタン膜、13……アルミニウム電極配
線。
実施例を製造工程順に示す縦断面図、第２図は本発明の
他の製造方法の工程一部を示す縦断面図である。 １……Ｐ型シリコン基板、２……チャネルストッパ、３
……フィールド酸化膜、４……ゲート酸化膜、５……ゲ
ート電極、6a,6b……酸化膜、７……Ｎ型不純物拡散層
（ソース・ドレイン領域）、８……チタン膜、９……チ
タンシリサイド膜、10……絶縁膜、11……コンタクトホ
ール、12……窒化チタン膜、13……アルミニウム電極配
線。
Claims (1)
- 【請求項１】絶縁ゲート電界効果トランジスタを有する
半導体装置の製造方法において、一導電型の半導体基板
にゲート酸化膜，ゲート電極を形成しかつ逆導電型のソ
ース・ドレイン領域を形成する工程と、このソース・ド
レイン領域の半導体基板表面を露呈した上で全面に高融
点金属膜を形成し、かつソース・ドレイン領域に対応す
る箇所をシリサイド化する工程と、全面に絶縁膜を形成
した後に前記高融点金属シリサイド膜を露呈させるコン
タクトホールを開設する工程と、このコンタクトホール
内に露呈された前記高融点金属シリサイド膜の一部を低
温のプラズマ窒化法により窒化処理する工程とを含むこ
とを特徴とする半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63143158A JPH0758789B2 (ja) | 1988-06-10 | 1988-06-10 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63143158A JPH0758789B2 (ja) | 1988-06-10 | 1988-06-10 | 半導体装置の製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH021943A JPH021943A (ja) | 1990-01-08 |
| JPH0758789B2 true JPH0758789B2 (ja) | 1995-06-21 |
Family
ID=15332269
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP63143158A Expired - Lifetime JPH0758789B2 (ja) | 1988-06-10 | 1988-06-10 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0758789B2 (ja) |
Families Citing this family (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP3173457B2 (ja) | 1998-03-23 | 2001-06-04 | 日本電気株式会社 | データ通信装置 |
| KR100429296B1 (ko) * | 2002-09-09 | 2004-04-29 | 한국전자통신연구원 | 반도체 소자 제조 장치 및 이를 이용한 반도체 소자 제조방법 |
| JP6164836B2 (ja) | 2012-12-25 | 2017-07-19 | Hoya株式会社 | 内視鏡 |
Family Cites Families (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS61137367A (ja) * | 1984-12-10 | 1986-06-25 | Hitachi Ltd | 半導体集積回路装置の製造方法 |
| JPH0716000B2 (ja) * | 1985-10-25 | 1995-02-22 | 株式会社日立製作所 | 半導体集積回路装置の製造方法 |
-
1988
- 1988-06-10 JP JP63143158A patent/JPH0758789B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPH021943A (ja) | 1990-01-08 |
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