JPH021943A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
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- Electrodes Of Semiconductors (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は半導体装置の製造方法に関し、特にソース・ド
レイン電極のコンタクト部におけるバリアメタルの低抵
抗化を図った半導体装置の製造方法に関する。
レイン電極のコンタクト部におけるバリアメタルの低抵
抗化を図った半導体装置の製造方法に関する。
〔従来の技術］
従来、絶縁ゲート型電界効果トランジスタ（以下、ＭＯ
ＳＦＥＴと称する）では、ソース・ドレイン領域として
の拡散層の表面に自己整合的に金属シリサイド膜を形成
し、これを電極として利用してソース・ドレインの低抵
抗化を図ることが行われている。また、この金属シリサ
イド膜に対してソース・ドレイン電極配線を接続する際
に、金属シリサイド膜のコンタクト部を窒化させ、この
部分をバリアメタルとしてソース・ドレイン領域と電極
配線との干渉を防止する構成とすることも行われている
。
ＳＦＥＴと称する）では、ソース・ドレイン領域として
の拡散層の表面に自己整合的に金属シリサイド膜を形成
し、これを電極として利用してソース・ドレインの低抵
抗化を図ることが行われている。また、この金属シリサ
イド膜に対してソース・ドレイン電極配線を接続する際
に、金属シリサイド膜のコンタクト部を窒化させ、この
部分をバリアメタルとしてソース・ドレイン領域と電極
配線との干渉を防止する構成とすることも行われている
。
上述した従、来のＭＯＳ Ｆ ＥＴにおいては、金属シ
リサイド膜の一部をバリアメタルとして窒化する際には
、高温の窒素ガス雰囲気において熱処理を行っているが
、このようにして形成された窒化金属膜は比較的に高抵
抗であり、ソース・ドレイン電極をシリサイド化したの
に逆行してソース・ドレイン電極配線の抵抗が増大され
てし・まうという問題がある。
リサイド膜の一部をバリアメタルとして窒化する際には
、高温の窒素ガス雰囲気において熱処理を行っているが
、このようにして形成された窒化金属膜は比較的に高抵
抗であり、ソース・ドレイン電極をシリサイド化したの
に逆行してソース・ドレイン電極配線の抵抗が増大され
てし・まうという問題がある。
本発明はバリアメタルとして形成される窒化金属膜の低
抵抗化を可能にしたＭＯＳ Ｆ ＥＴを有する半導体装
置の製造方法を提供することを目的としている。
抵抗化を可能にしたＭＯＳ Ｆ ＥＴを有する半導体装
置の製造方法を提供することを目的としている。
本発明の半導体装置の製造方法は、一導電型の半導体基
板に形成したソース・ドレイン領域の半導体基板の表面
に高融点金属のシリサイド膜を形成し、かつこのシリサ
イド膜の一部をコンタクトホール内に露呈させた上で、
この露呈された部分を低温のプラズマ窒化法により窒化
処理し、この窒化金属をバリアメタルとして形成する工
程を含んでいる。
板に形成したソース・ドレイン領域の半導体基板の表面
に高融点金属のシリサイド膜を形成し、かつこのシリサ
イド膜の一部をコンタクトホール内に露呈させた上で、
この露呈された部分を低温のプラズマ窒化法により窒化
処理し、この窒化金属をバリアメタルとして形成する工
程を含んでいる。
〔作用］
上述した製造方法では、高融点金属のシリサイド膜を低
温の窒化プラズマ窒化法で窒化処理するため、形成され
た窒化金属膜を低抵抗化でき、ソース・ドレイン電極の
抵抗の増大を抑制する。
温の窒化プラズマ窒化法で窒化処理するため、形成され
た窒化金属膜を低抵抗化でき、ソース・ドレイン電極の
抵抗の増大を抑制する。
〔実施例］
次に、本発明を図面を参照して説明する。
第１図（ａ）乃至（ｆ）は本発明の一実施例を製造工程
順に示す縦断面図である。
順に示す縦断面図である。
先ず、第１図（ａ）のように、半導体基板、例えばＰ型
シリコン基板１の不活性領域にＰ型不純物拡散層のチャ
ネルストッパ２及びフィールド酸化膜３を形成する。そ
して、活性領域に薄い酸化膜（ゲート酸化膜）４を熱酸
化により３００人程０に形成し、更にこの上にＮ型不純
物を拡散させた多結晶シリコンを成長させ、フォトリソ
グラフィ及びエツチングにより多結晶シリコンエツチン
グし、ゲート電極５を形成する。次いで、ソース・ドレ
イン領域形成表面の酸化膜４をウェットエツチングによ
り除去し、再びこの表面及びゲート電極５の表面を８０
０°Ｃ程度の低温で熱酸化する。これにより、シリコン
基板１上に薄い酸化膜６ａが、またゲート電極５の表面
に比較的厚い酸化膜６ｂが夫々形成される。しかる上で
、Ｎ型不純物として、燐をＩ Ｘ Ｉ Ｏ１４ｃｍ−”
程度イオン注入することにより、ソース・ドレイン領域
としてのＮ型不純物拡散層７を形成する。
シリコン基板１の不活性領域にＰ型不純物拡散層のチャ
ネルストッパ２及びフィールド酸化膜３を形成する。そ
して、活性領域に薄い酸化膜（ゲート酸化膜）４を熱酸
化により３００人程０に形成し、更にこの上にＮ型不純
物を拡散させた多結晶シリコンを成長させ、フォトリソ
グラフィ及びエツチングにより多結晶シリコンエツチン
グし、ゲート電極５を形成する。次いで、ソース・ドレ
イン領域形成表面の酸化膜４をウェットエツチングによ
り除去し、再びこの表面及びゲート電極５の表面を８０
０°Ｃ程度の低温で熱酸化する。これにより、シリコン
基板１上に薄い酸化膜６ａが、またゲート電極５の表面
に比較的厚い酸化膜６ｂが夫々形成される。しかる上で
、Ｎ型不純物として、燐をＩ Ｘ Ｉ Ｏ１４ｃｍ−”
程度イオン注入することにより、ソース・ドレイン領域
としてのＮ型不純物拡散層７を形成する。
続いて、第１図（ｂ）のように、酸化膜６ａ。
６ｂの厚さの違いを利用してソース・ドレイン領域７の
表面の酸化膜６ａのみをウェットエツチングにより選択
的に除去する。このとき、ゲート電極５の表面には酸化
膜６ｂが残る。
表面の酸化膜６ａのみをウェットエツチングにより選択
的に除去する。このとき、ゲート電極５の表面には酸化
膜６ｂが残る。
次いで、第１図（Ｃ）のように、全面にチタン膜８をス
パッタリング法により１０００人程度形成する。そして
、第１図（ｄ）のように、６００℃窒素雰囲気中での熱
処理によりチタン膜８をシリサイド化する。このとき、
シリサイド化はソース・ドレイン領域７の表面でのみ起
こり、ここにチタンシリサイド膜９が形成される。
パッタリング法により１０００人程度形成する。そして
、第１図（ｄ）のように、６００℃窒素雰囲気中での熱
処理によりチタン膜８をシリサイド化する。このとき、
シリサイド化はソース・ドレイン領域７の表面でのみ起
こり、ここにチタンシリサイド膜９が形成される。
更に、第１図（ｅ）のように、全面にＣＶＤ法等により
絶縁膜１０を成長し、かつこれを選択エツチングして前
記ソース・ドレイン領域７に対応する箇所にコンタクト
ホール１１を開設する。
絶縁膜１０を成長し、かつこれを選択エツチングして前
記ソース・ドレイン領域７に対応する箇所にコンタクト
ホール１１を開設する。
そして、第１図（ｆ）のように、このコンタクトホール
１１において露呈されたチタンシリサイド膜１０に対し
て、約６００°Ｃ程度の低温のアンモニア雰囲気中でプ
ラズマ窒化を行い、コンタクトホール１１の底部にのみ
窒化チタン膜１２を形成する。この窒化チタン膜１２は
バリアメタルとして構成される。その上で、前記コンタ
クトホール１１を含む領域に所要パターンのアルミニウ
ム電極配線１３を形成し、このアルミニウム電極配線１
３はコンタクトホール１１においては窒化チタン膜１２
を介してチタンシリサイド膜９乃至ソース・ドレイン領
域７に電気接続される。
１１において露呈されたチタンシリサイド膜１０に対し
て、約６００°Ｃ程度の低温のアンモニア雰囲気中でプ
ラズマ窒化を行い、コンタクトホール１１の底部にのみ
窒化チタン膜１２を形成する。この窒化チタン膜１２は
バリアメタルとして構成される。その上で、前記コンタ
クトホール１１を含む領域に所要パターンのアルミニウ
ム電極配線１３を形成し、このアルミニウム電極配線１
３はコンタクトホール１１においては窒化チタン膜１２
を介してチタンシリサイド膜９乃至ソース・ドレイン領
域７に電気接続される。
このようにして製造されるＭＯＳＦＥＴでは、アルミニ
ウム電極配線１３とソース・ドレイン領域７との間に介
在されるバリアメタルとしての窒化チタン膜１２を、低
温のプラズマ窒化法により形成しているため、高温での
窒化法に比較して窒化チタン膜１２の抵抗を低減するこ
とが可能となる。このため、ソース・ドレイン領域７と
アルミニウム電極１３とを低抵抗状態で電気接続するこ
とが可能となり、ソース・ドレイン電極配線の抵抗の増
大を防止できる。
ウム電極配線１３とソース・ドレイン領域７との間に介
在されるバリアメタルとしての窒化チタン膜１２を、低
温のプラズマ窒化法により形成しているため、高温での
窒化法に比較して窒化チタン膜１２の抵抗を低減するこ
とが可能となる。このため、ソース・ドレイン領域７と
アルミニウム電極１３とを低抵抗状態で電気接続するこ
とが可能となり、ソース・ドレイン電極配線の抵抗の増
大を防止できる。
なお、第２図に示すように、前記第１１図（ｂ）の工程
で、酸化膜６ａ、６ｂを異方性エツチングにより除去し
かつそのエツチングを適宜にコントロールすれば、酸化
膜６ａの除去とともにゲート電極５上の酸化膜６ｂをも
除去することができ、ソース・ドレイン領域７とともに
ゲート電極５の上面を露呈させることができる。
で、酸化膜６ａ、６ｂを異方性エツチングにより除去し
かつそのエツチングを適宜にコントロールすれば、酸化
膜６ａの除去とともにゲート電極５上の酸化膜６ｂをも
除去することができ、ソース・ドレイン領域７とともに
ゲート電極５の上面を露呈させることができる。
したがって、この状態で第１図（ｃ）及び（ｄ）の工程
を行えば、第２図のようにゲート電極５の上面にもチタ
ンシリサイド膜９を形成することができ、ゲート電極の
低抵抗化を実現することも可能となる。
を行えば、第２図のようにゲート電極５の上面にもチタ
ンシリサイド膜９を形成することができ、ゲート電極の
低抵抗化を実現することも可能となる。
〔発明の効果］
以上説明したように本発明は、ソース・ドレイン領域の
半導体基板の表面に形成した高融点金属のシリサイド膜
を、低温のプラズマ窒化法により窒化処理してバリアメ
タルとしての窒化金属膜を形成しているので、形成され
る窒化金属膜の低抵抗化を可能とし、ソース・ドレイン
電極の抵抗の増大を抑制したＭＯＳＦＥＴを製造できる
効果がある。
半導体基板の表面に形成した高融点金属のシリサイド膜
を、低温のプラズマ窒化法により窒化処理してバリアメ
タルとしての窒化金属膜を形成しているので、形成され
る窒化金属膜の低抵抗化を可能とし、ソース・ドレイン
電極の抵抗の増大を抑制したＭＯＳＦＥＴを製造できる
効果がある。
第１図（ａ）乃至第１図（ｆ）は本発明の製造方法の一
実施例を製造工程順に示す縦断面図、第２図は本発明の
他の製造方法の工程一部を示す縦断面図である。 ｌ・・・Ｐ型シリコン基板、２・・・チャネルストッパ
、３・・・フィールド酸化膜、４・・・ゲート酸化膜、
５・・・ゲート電極、６ａ、６ｂ・・・酸化膜、７・・
・Ｎ型不純物拡散層（ソース・ドレイン領域）、８・・
・チタン膜、９・・・チタンシリサイド膜、１０・・・
絶縁膜、１１・・・コンタクトホール、１２・・・窒化
チタン膜、１３・・・アルミニウム電極配線。 第１図
実施例を製造工程順に示す縦断面図、第２図は本発明の
他の製造方法の工程一部を示す縦断面図である。 ｌ・・・Ｐ型シリコン基板、２・・・チャネルストッパ
、３・・・フィールド酸化膜、４・・・ゲート酸化膜、
５・・・ゲート電極、６ａ、６ｂ・・・酸化膜、７・・
・Ｎ型不純物拡散層（ソース・ドレイン領域）、８・・
・チタン膜、９・・・チタンシリサイド膜、１０・・・
絶縁膜、１１・・・コンタクトホール、１２・・・窒化
チタン膜、１３・・・アルミニウム電極配線。 第１図
Claims (1)
- １、絶縁ゲート電界効果トランジスタを有する半導体装
置の製造方法において、一導電型の半導体基板にゲート
酸化膜、ゲート電極を形成しかつ逆導電型のソース・ド
レイン領域を形成する工程と、このソース・ドレイン領
域の半導体基板表面を露呈した上で全面に高融点金属膜
を形成し、かつソース・ドレイン領域に対応する箇所を
シリサイド化する工程と、全面に絶縁膜を形成した後に
前記高融点金属シリサイド膜を露呈させるコンタクトホ
ールを開設する工程と、このコンタクトホール内に露呈
された前記高融点金属シリサイド膜の一部を低温のプラ
ズマ窒化法により窒化処理する工程とを含むことを特徴
とする半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63143158A JPH0758789B2 (ja) | 1988-06-10 | 1988-06-10 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63143158A JPH0758789B2 (ja) | 1988-06-10 | 1988-06-10 | 半導体装置の製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH021943A true JPH021943A (ja) | 1990-01-08 |
| JPH0758789B2 JPH0758789B2 (ja) | 1995-06-21 |
Family
ID=15332269
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP63143158A Expired - Lifetime JPH0758789B2 (ja) | 1988-06-10 | 1988-06-10 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0758789B2 (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6275550B1 (en) | 1998-03-23 | 2001-08-14 | Nec Corporation | Data transmission device |
| WO2004023545A1 (en) * | 2002-09-09 | 2004-03-18 | Electronics And Telecommunications Research Institute | Apparatus for manufacturing semiconductor device and method for manufacturing semiconductor device by using the same |
| US9591198B2 (en) | 2012-12-25 | 2017-03-07 | Hoya Corporation | Endoscope for outputting signal |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS61137367A (ja) * | 1984-12-10 | 1986-06-25 | Hitachi Ltd | 半導体集積回路装置の製造方法 |
| JPS6298642A (ja) * | 1985-10-25 | 1987-05-08 | Hitachi Ltd | 半導体集積回路装置の製造方法 |
-
1988
- 1988-06-10 JP JP63143158A patent/JPH0758789B2/ja not_active Expired - Lifetime
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS61137367A (ja) * | 1984-12-10 | 1986-06-25 | Hitachi Ltd | 半導体集積回路装置の製造方法 |
| JPS6298642A (ja) * | 1985-10-25 | 1987-05-08 | Hitachi Ltd | 半導体集積回路装置の製造方法 |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6275550B1 (en) | 1998-03-23 | 2001-08-14 | Nec Corporation | Data transmission device |
| WO2004023545A1 (en) * | 2002-09-09 | 2004-03-18 | Electronics And Telecommunications Research Institute | Apparatus for manufacturing semiconductor device and method for manufacturing semiconductor device by using the same |
| US9591198B2 (en) | 2012-12-25 | 2017-03-07 | Hoya Corporation | Endoscope for outputting signal |
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0758789B2 (ja) | 1995-06-21 |
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