JPH03278576A - Ｍｏｓ型トランジスタの製造方法 - Google Patents
Ｍｏｓ型トランジスタの製造方法Info
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- JPH03278576A JPH03278576A JP7946790A JP7946790A JPH03278576A JP H03278576 A JPH03278576 A JP H03278576A JP 7946790 A JP7946790 A JP 7946790A JP 7946790 A JP7946790 A JP 7946790A JP H03278576 A JPH03278576 A JP H03278576A
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Landscapes
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
［産業上の利用分野］
本発明はＭＯＳ型トランジスタの製造方法に関する。
［従来の技術］
近年の半導体集積回路では、しだいに素子の微細化が進
んでいる。ＭＯＳ型トランジスタでは、微細化とともに
ゲート絶縁膜の膜厚を薄くしなければならない。
んでいる。ＭＯＳ型トランジスタでは、微細化とともに
ゲート絶縁膜の膜厚を薄くしなければならない。
［解決しようとする課題］
ゲート絶縁膜の膜厚が薄くなると、薄膜化したゲート絶
縁膜を通して、可動イオンや重金属の汚染を受は易くな
る。また、ゲート電極をリアクティブイオンエツチング
法を用いてエツチングする場合に、ゲート電極の側壁直
下のゲート絶縁膜も同時にエツチングされてその膜厚が
薄くなり、可動イオンや重金属の汚染をエンハンスする
ことになる。
縁膜を通して、可動イオンや重金属の汚染を受は易くな
る。また、ゲート電極をリアクティブイオンエツチング
法を用いてエツチングする場合に、ゲート電極の側壁直
下のゲート絶縁膜も同時にエツチングされてその膜厚が
薄くなり、可動イオンや重金属の汚染をエンハンスする
ことになる。
本発明の目的は、ゲート絶縁膜の膜厚が薄くなっても、
可動イオンや重金属の汚染を受けにくいＭＯＳ型トラン
ジスタの製造方法を提供することである。
可動イオンや重金属の汚染を受けにくいＭＯＳ型トラン
ジスタの製造方法を提供することである。
［課題を解決するための手段］
本発明におけるＭＯＳ型トランジスタの製造方法は、ゲ
ート電極およびゲート絶縁膜の露出表面を熱窒化して、
ゲート電極およびゲート絶縁膜の表面に窒化被膜を形成
するものである。
ート電極およびゲート絶縁膜の露出表面を熱窒化して、
ゲート電極およびゲート絶縁膜の表面に窒化被膜を形成
するものである。
［実施例コ
以下、添付図面に基いて本発明の実施例について説明す
る。
る。
第１図〜第４図は、本発明の実施例を示したＭＯ８型ト
ランジスタの製造工程断面図である。
ランジスタの製造工程断面図である。
１１はシリコン基板、１２はＬＯＧＯ５構造のフィール
ド絶縁膜である。１３はゲート絶縁膜（膜厚７〜２０ナ
ノメータ）であり、熱酸化法により形成したものである
。１４はゲート電極であり、ポリシリコンを用いて形成
されている。このゲート電極１４には、モリブデン等の
高融点金属や高融点金属シリサイドを用いることも可能
である。１５はソース、１６はドレインである。１７は
窒化被膜であり、ゲート電極１４およびゲート絶縁膜１
３の表面を熱窒化したものである。１８は層間絶縁膜で
あり、ＰＳＧやＢＰＳＧを用いて形成されている。１９
はアルミニウム配線、２０はパシベーション膜である。
ド絶縁膜である。１３はゲート絶縁膜（膜厚７〜２０ナ
ノメータ）であり、熱酸化法により形成したものである
。１４はゲート電極であり、ポリシリコンを用いて形成
されている。このゲート電極１４には、モリブデン等の
高融点金属や高融点金属シリサイドを用いることも可能
である。１５はソース、１６はドレインである。１７は
窒化被膜であり、ゲート電極１４およびゲート絶縁膜１
３の表面を熱窒化したものである。１８は層間絶縁膜で
あり、ＰＳＧやＢＰＳＧを用いて形成されている。１９
はアルミニウム配線、２０はパシベーション膜である。
つぎに、第１図〜第４図に従って、製造工程（１）〜（
４）の説明をする。
４）の説明をする。
工程（１）：シリコン基板１１上に、フィールド絶縁膜
１２およびゲート絶縁膜１３を、いずれも熱酸化法によ
り形成する。つぎに、ポリシリコンをＣＶＤ法により堆
積し、これをリアクティブイオンエツチング法を用いて
ドライエツチングし、ゲート電極１４を形成する。ドラ
イエツチングの際、フィールド絶縁膜１２およびゲート
絶縁膜１３もエツチングされ、その表面はダメージを受
けることになる。特にゲート絶縁膜１３では、ゲート電
極１４の側壁直下部において膜厚が薄くなりやすい。
１２およびゲート絶縁膜１３を、いずれも熱酸化法によ
り形成する。つぎに、ポリシリコンをＣＶＤ法により堆
積し、これをリアクティブイオンエツチング法を用いて
ドライエツチングし、ゲート電極１４を形成する。ドラ
イエツチングの際、フィールド絶縁膜１２およびゲート
絶縁膜１３もエツチングされ、その表面はダメージを受
けることになる。特にゲート絶縁膜１３では、ゲート電
極１４の側壁直下部において膜厚が薄くなりやすい。
工１（２）：アンモニア（ＮＨ３’）雰囲気中でランプ
加熱処理を行う。処理条件は、例えば加熱温度９５．０
度Ｃ１加熱時間１０〜３０秒である。
加熱処理を行う。処理条件は、例えば加熱温度９５．０
度Ｃ１加熱時間１０〜３０秒である。
ランプ加熱処理により、ゲート電極１４、ゲート絶縁膜
１３およびフィールド絶縁膜１２の表面が熱窒化され、
これらの表面に窒化被膜１７が形成される。ゲート電極
１４はポリシリコンを用いて形成されているため、窒化
被膜１７はほぼ完全に窒化シリコンとなる。一方、ゲー
ト絶縁膜１３およびフィールド絶縁膜１２は酸化シリコ
ンを用いて形成されているため、窒化被膜１７は酸素含
有量の多い窒化シリコンとなる。なお、ランプ加熱処理
は、ＮＯ雰囲気中あるいはＮ２０雰囲気中で行ってもよ
い。熱窒化法により優れた膜質の窒化被膜１７が形成さ
れるため、可動イオンや重金属の汚染を受けにくくなる
。また、トライエツチングの際に受けたダメージも同時
に回復することができる。
１３およびフィールド絶縁膜１２の表面が熱窒化され、
これらの表面に窒化被膜１７が形成される。ゲート電極
１４はポリシリコンを用いて形成されているため、窒化
被膜１７はほぼ完全に窒化シリコンとなる。一方、ゲー
ト絶縁膜１３およびフィールド絶縁膜１２は酸化シリコ
ンを用いて形成されているため、窒化被膜１７は酸素含
有量の多い窒化シリコンとなる。なお、ランプ加熱処理
は、ＮＯ雰囲気中あるいはＮ２０雰囲気中で行ってもよ
い。熱窒化法により優れた膜質の窒化被膜１７が形成さ
れるため、可動イオンや重金属の汚染を受けにくくなる
。また、トライエツチングの際に受けたダメージも同時
に回復することができる。
工１（３１ゲート電極１４をマスクとして不純物のイオ
ン注入を行い、ソース１５およびドレイン１６を形成す
る。
ン注入を行い、ソース１５およびドレイン１６を形成す
る。
工程（４）：ＣＶＤ法により層間絶縁膜１８を形成した
後、ゲート絶縁膜１３、窒化被膜１７および層間絶縁層
１８をドライエツチングし、ゲート電極１４上、ソース
１５上およびドレイン１６上にコンタクト用の開口部を
形成する。つぎにアルミニウムを堆積し、これをパター
ニングしてアルミニウム配線１９を形成する。最後にＣ
ＶＤ法によりパシベーション膜２０を形成する。
後、ゲート絶縁膜１３、窒化被膜１７および層間絶縁層
１８をドライエツチングし、ゲート電極１４上、ソース
１５上およびドレイン１６上にコンタクト用の開口部を
形成する。つぎにアルミニウムを堆積し、これをパター
ニングしてアルミニウム配線１９を形成する。最後にＣ
ＶＤ法によりパシベーション膜２０を形成する。
［効果］
本発明では、ゲート電極およびゲート絶縁膜の表面に、
熱窒化法により得られた優れた膜質の窒化被膜を形成す
るため、ゲート絶縁膜の膜厚が薄くなっても、可動イオ
ンや重金属の汚染を受けにくくなる。また、ゲート電極
をドライエツチング法で形成する場合、ゲート絶縁膜の
表面がダメージを受けることになるが、このダメージも
同時に回復することができる。
熱窒化法により得られた優れた膜質の窒化被膜を形成す
るため、ゲート絶縁膜の膜厚が薄くなっても、可動イオ
ンや重金属の汚染を受けにくくなる。また、ゲート電極
をドライエツチング法で形成する場合、ゲート絶縁膜の
表面がダメージを受けることになるが、このダメージも
同時に回復することができる。
第１図〜第４図は本発明の実施例を示したＭＯ８型トラ
ンジスタの製造工程断面図である。 １３・・・・・・ゲート絶縁膜 １４・・・・・・ゲート電極 １７・・・・・・窒化被膜 以上
ンジスタの製造工程断面図である。 １３・・・・・・ゲート絶縁膜 １４・・・・・・ゲート電極 １７・・・・・・窒化被膜 以上
Claims (1)
- ゲート電極およびゲート絶縁膜の露出表面を熱窒化し
て、上記ゲート電極およびゲート絶縁膜の表面に窒化被
膜を形成することを特徴とするＭＯＳ型トランジスタの
製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7946790A JPH03278576A (ja) | 1990-03-28 | 1990-03-28 | Ｍｏｓ型トランジスタの製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7946790A JPH03278576A (ja) | 1990-03-28 | 1990-03-28 | Ｍｏｓ型トランジスタの製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH03278576A true JPH03278576A (ja) | 1991-12-10 |
Family
ID=13690691
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP7946790A Pending JPH03278576A (ja) | 1990-03-28 | 1990-03-28 | Ｍｏｓ型トランジスタの製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH03278576A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5541434A (en) * | 1992-09-11 | 1996-07-30 | Inmos Limited | Semiconductor device incorporating a contact for electrically connecting adjacent portions within the semiconductor device |
| US5925912A (en) * | 1995-03-27 | 1999-07-20 | Matsushita Electric Industrial Co.,Ltd. | Semiconductor apparatus having a conductive sidewall structure |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS58182870A (ja) * | 1982-04-21 | 1983-10-25 | Hitachi Ltd | 絶縁ゲ−ト型電界効果半導体装置及びその製造方法 |
| JPS59161070A (ja) * | 1983-03-04 | 1984-09-11 | Oki Electric Ind Co Ltd | 半導体装置の製造方法 |
-
1990
- 1990-03-28 JP JP7946790A patent/JPH03278576A/ja active Pending
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS58182870A (ja) * | 1982-04-21 | 1983-10-25 | Hitachi Ltd | 絶縁ゲ−ト型電界効果半導体装置及びその製造方法 |
| JPS59161070A (ja) * | 1983-03-04 | 1984-09-11 | Oki Electric Ind Co Ltd | 半導体装置の製造方法 |
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| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5541434A (en) * | 1992-09-11 | 1996-07-30 | Inmos Limited | Semiconductor device incorporating a contact for electrically connecting adjacent portions within the semiconductor device |
| US5602055A (en) * | 1992-09-11 | 1997-02-11 | Inmos Limited | Method of manufacturing a semiconductor device incorporating a selectively deposited contact |
| US5838049A (en) * | 1992-09-11 | 1998-11-17 | Sgs-Thomson Microelectronics, Ltd. | Semiconductor device incorporating a contact and manufacture thereof |
| US5925912A (en) * | 1995-03-27 | 1999-07-20 | Matsushita Electric Industrial Co.,Ltd. | Semiconductor apparatus having a conductive sidewall structure |
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