JP2621136B2 - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
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- JP2621136B2 JP2621136B2 JP3573486A JP3573486A JP2621136B2 JP 2621136 B2 JP2621136 B2 JP 2621136B2 JP 3573486 A JP3573486 A JP 3573486A JP 3573486 A JP3573486 A JP 3573486A JP 2621136 B2 JP2621136 B2 JP 2621136B2
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Description
【発明の詳細な説明】 〔産業上の利用分野〕 本発明はMOSFETからなるLSIの製造に関するものであ
り、特にLSIの高速化、高信頼性化において有効であ
る。
り、特にLSIの高速化、高信頼性化において有効であ
る。
本発明は、MOSFETの多結晶シリコンゲート電極とソー
ス・ドレイン領域に選択的に熱的に安定なTiシリサイド
層の薄膜を形成後、Tiシリサイド表面をTiナイトライド
化して該Tiナイトライド薄膜上にはＷ膜を選択的に蓄積
することにより、ゲート電極及びソース・ドレインがW,
Tiナイトライド薄膜及びTiシリサイドの３層から成るこ
とを特徴とする半導体装置の製造方法である。
ス・ドレイン領域に選択的に熱的に安定なTiシリサイド
層の薄膜を形成後、Tiシリサイド表面をTiナイトライド
化して該Tiナイトライド薄膜上にはＷ膜を選択的に蓄積
することにより、ゲート電極及びソース・ドレインがW,
Tiナイトライド薄膜及びTiシリサイドの３層から成るこ
とを特徴とする半導体装置の製造方法である。
従来技術では、ゲート電極、ソース・ドレインに直接
Ｗを選択的に蓄積して、ゲート電極・ソース・ドレイン
がＷ及びシリコンの２層構造MOSFETからなるLSIを製造
していた。
Ｗを選択的に蓄積して、ゲート電極・ソース・ドレイン
がＷ及びシリコンの２層構造MOSFETからなるLSIを製造
していた。
しかしながら、従来技術では抵抗の低減のためＷを厚
く蓄積するため、シリコン露出部から横方向のＷのくい
込みが大きく微細化を困難にしていた。またＷは後の熱
処理でシリコンと反応しＷシリサイドを形成するため、
シート抵抗が減少すると同時にストレスが生じMOSFETの
信頼性を損ねる。本発明は以上の問題を取り除き、後工
程で高温熱処理を行なってもストレスが生じず高信頼な
MOSFETを提供し、しかも低抵抗で横拡がりのないＷが、
ゲート電極及びソース・ドレイン上に形成されることを
目的とする。
く蓄積するため、シリコン露出部から横方向のＷのくい
込みが大きく微細化を困難にしていた。またＷは後の熱
処理でシリコンと反応しＷシリサイドを形成するため、
シート抵抗が減少すると同時にストレスが生じMOSFETの
信頼性を損ねる。本発明は以上の問題を取り除き、後工
程で高温熱処理を行なってもストレスが生じず高信頼な
MOSFETを提供し、しかも低抵抗で横拡がりのないＷが、
ゲート電極及びソース・ドレイン上に形成されることを
目的とする。
本発明の半導体装置の製造方法は、ａ）最上部に多結
晶シリコン層が設置されたゲート電極、前記ゲート電極
側壁に設置された絶縁層、ソースおよびドレインとなる
不純物拡散層を形成する工程、ｂ）前記ゲート電極、前
記絶縁層、前記不純物拡散層上に膜厚500Å以下のチタ
ンを堆積する工程、ｃ）前記ｂ）工程後、高温熱処理を
施すことによって前記ゲート電極及び前記不純物拡散層
上のチタンをシリサイド化することによってチタンシリ
サイド層を形成する工程、ｄ）前記ｃ）工程において前
記絶縁層上の未反応であったチタンを除去する工程、
ｅ）窒素雰囲気あるいはアンモニア雰囲気中の熱処理に
よって前記チタンシリサイド表面に窒化チタン層を形成
する工程、ｆ）前記窒化チタン層上に選択的にタングス
テンを堆積する工程、を有することを特徴とする。
晶シリコン層が設置されたゲート電極、前記ゲート電極
側壁に設置された絶縁層、ソースおよびドレインとなる
不純物拡散層を形成する工程、ｂ）前記ゲート電極、前
記絶縁層、前記不純物拡散層上に膜厚500Å以下のチタ
ンを堆積する工程、ｃ）前記ｂ）工程後、高温熱処理を
施すことによって前記ゲート電極及び前記不純物拡散層
上のチタンをシリサイド化することによってチタンシリ
サイド層を形成する工程、ｄ）前記ｃ）工程において前
記絶縁層上の未反応であったチタンを除去する工程、
ｅ）窒素雰囲気あるいはアンモニア雰囲気中の熱処理に
よって前記チタンシリサイド表面に窒化チタン層を形成
する工程、ｆ）前記窒化チタン層上に選択的にタングス
テンを堆積する工程、を有することを特徴とする。
本発明の作用を述べれば、熱的に安定なTiナイトライ
ド層が、Ｗとシリコンとの反応を防ぐ役割を果す。チタ
ンシリサイド層を形成するために堆積されるチタンは50
0以下なので、Tiがシリサイド化するときのストレスとT
iシリサイドの横への広がりを最小限に抑制することが
出来る。従って、該ナイトライド化したTiシリサイド上
に蓄積されるＷは、500Å以上の厚い膜を形成してもTi
ナイトライド層がバリアとなり、Ｗとシリコンの反応が
起こらず、低抵抗、高信頼性かつ微細化可能なゲート・
ソース・ドレインを形成できる。
ド層が、Ｗとシリコンとの反応を防ぐ役割を果す。チタ
ンシリサイド層を形成するために堆積されるチタンは50
0以下なので、Tiがシリサイド化するときのストレスとT
iシリサイドの横への広がりを最小限に抑制することが
出来る。従って、該ナイトライド化したTiシリサイド上
に蓄積されるＷは、500Å以上の厚い膜を形成してもTi
ナイトライド層がバリアとなり、Ｗとシリコンの反応が
起こらず、低抵抗、高信頼性かつ微細化可能なゲート・
ソース・ドレインを形成できる。
以下実施例について述べる。
第１〜３図は本発明によるMOSFET製造の工程図面図で
ある。
ある。
第１図においてシリコン基板上で絶縁物２で素子分離
された能動領域にはゲート膜４、多結晶シリコンゲート
６及びソース・ドレイン不純物形成後500Å以下のTi薄
膜を形成している。ここではソース・ドレインの不純物
拡散層を形成後Tiを蓄積しているが、Tiシリサイド層を
選択的に形成後不純物イオン注入とアニールによりソー
ス・ドレインを形成してもよい。第２図では、高温熱処
理を行ないソース・ドレイン及びゲート電極表面に熱的
安定なTiシリサイド８を形成後、絶縁膜上のTiをRCA液
などを用いて選択的にエッチング除去している。第３図
では、N2雰囲気またはNH3雰囲気中で熱処理し表面にTi
ナイトライド９を形成後選択CVDによりW10をTiナイトラ
イド９上に選択的に蓄積することによりゲート電極及び
ソース・ドレインが、タングステン、窒化チタン、チタ
ンシリサイド、不純物拡散シリコンの４層からなるMOSF
ETを提供する。
された能動領域にはゲート膜４、多結晶シリコンゲート
６及びソース・ドレイン不純物形成後500Å以下のTi薄
膜を形成している。ここではソース・ドレインの不純物
拡散層を形成後Tiを蓄積しているが、Tiシリサイド層を
選択的に形成後不純物イオン注入とアニールによりソー
ス・ドレインを形成してもよい。第２図では、高温熱処
理を行ないソース・ドレイン及びゲート電極表面に熱的
安定なTiシリサイド８を形成後、絶縁膜上のTiをRCA液
などを用いて選択的にエッチング除去している。第３図
では、N2雰囲気またはNH3雰囲気中で熱処理し表面にTi
ナイトライド９を形成後選択CVDによりW10をTiナイトラ
イド９上に選択的に蓄積することによりゲート電極及び
ソース・ドレインが、タングステン、窒化チタン、チタ
ンシリサイド、不純物拡散シリコンの４層からなるMOSF
ETを提供する。
以上説明したように、本発明によれば低抵抗で横拡が
りのないＷを、ゲート電極及びソース・ドレイン上に形
成することを可能にし、後工程の熱処理でもＷとシリコ
ンの反応が起こらずストレスを低減できる。このため高
信頼性かつ微細化可能なMOSFETからなるLSIの製造方法
が提供される。
りのないＷを、ゲート電極及びソース・ドレイン上に形
成することを可能にし、後工程の熱処理でもＷとシリコ
ンの反応が起こらずストレスを低減できる。このため高
信頼性かつ微細化可能なMOSFETからなるLSIの製造方法
が提供される。
第１図〜第３図…本発明によるMOSFET製造方法の工程断
面図。 １……シリコン基板 ２……素子分離絶縁膜 ３……ソース・ドレイン ４……ゲート膜 ５……サイドワール絶縁膜 ６……多結晶シリコン ７……Ti ８……Tiシリサイド ９……Tiナイトライド 10……Ｗ
面図。 １……シリコン基板 ２……素子分離絶縁膜 ３……ソース・ドレイン ４……ゲート膜 ５……サイドワール絶縁膜 ６……多結晶シリコン ７……Ti ８……Tiシリサイド ９……Tiナイトライド 10……Ｗ
Claims (1)
- 【請求項１】ａ）最上部に多結晶シリコン層が設置され
たゲート電極、前記ゲート電極側壁に設置された絶縁
層、ソースおよびドレインとなる不純物拡散層を形成す
る工程、 ｂ）前記ゲート電極、前記絶縁層、前記不純物拡散層上
に膜厚500Å以下のチタンを堆積する工程、 ｃ）前記ｂ）工程後、高温熱処理を施すことによって前
記ゲート電極及び前記不純物拡散層上のチタンをシリサ
イド化することによってチタンシリサイド層を形成する
工程、 ｄ）前記ｃ）工程において前記絶縁層上の未反応であっ
たチタンを除去する工程、 ｅ）窒素雰囲気あるいはアンモニア雰囲気中の熱処理に
よって前記チタンシリサイド表面に窒化チタン層を形成
する工程、 ｆ）前記窒化チタン層上に選択的にタングステンを堆積
する工程、 を有する半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3573486A JP2621136B2 (ja) | 1986-02-20 | 1986-02-20 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3573486A JP2621136B2 (ja) | 1986-02-20 | 1986-02-20 | 半導体装置の製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS62193282A JPS62193282A (ja) | 1987-08-25 |
| JP2621136B2 true JP2621136B2 (ja) | 1997-06-18 |
Family
ID=12450057
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3573486A Expired - Lifetime JP2621136B2 (ja) | 1986-02-20 | 1986-02-20 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2621136B2 (ja) |
Families Citing this family (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4787958A (en) * | 1987-08-28 | 1988-11-29 | Motorola Inc. | Method of chemically etching TiW and/or TiWN |
| JPH01274454A (ja) * | 1988-04-26 | 1989-11-02 | Seiko Epson Corp | 半導体装置とその製造方法 |
| JPH1056065A (ja) * | 1997-06-02 | 1998-02-24 | Seiko Epson Corp | 半導体装置とその製造方法 |
-
1986
- 1986-02-20 JP JP3573486A patent/JP2621136B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPS62193282A (ja) | 1987-08-25 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| EXPY | Cancellation because of completion of term |