JPH01106468A - 半導体装置およびその製造方法 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 （産業上の利用分野） この発明は、絶縁ゲート電極ｔ−有するサリサイド（５
ＡＬＩＣＩＤＥ：５ｅｌｆ　−ａｌｉｇｎｅｄ　５ｉｌ
ｉｃｉｄｅ　）構造の半導体装置およびその製造方法に
関する。

（従来の技術） 近年のデバイス微細化に伴うコンタクト面積の縮小化、
配線幅の微細化によシ、シリサイドをコンタクト領域や
配線箇所に利用し、低抵抗化する試みがなされている。

その一つの例としてサリサイド構造のＭＯ８半導体装置
がある。これは、ゲート電極だけでなく、ソース・ドレ
イン領域も自己整合的にシリサイド化するものである。

サリサイド構造は、現在のシリコンＬＳＩプロセスとの
整合性（耐熱性が要求される）から高融点金属シリサイ
ドを用い次側が多い。中でもチタンシリサイド（’ｒｉ
ｓｔｚ）は、シリサイド中で最も低抵抗なため注目され
ている。

第３図は、西澤潤−編超ＬＳＩ技術工業調査会発行Ｐ２
５９〜Ｐ２６１　　に開示される、チタンシリサイドを
用いたサリサイド構造の従来のＭＯ８半導体装置の製造
方法を示す工程断面図である。まず、第３図（ａ）に示
すように、Ｐｉシリコン基板１の表面に熱酸化により　
５ｉＯｚゲート酸化膜２を形成し穴径、該ゲート酸化膜
２上に、ＬＰＣＶＤによるポリシリコン膜の堆積、リン
拡散および通常のホトリソ工程によシボリシリコンゲー
ト電極３ｔ−形成する。

次に、第３図（ｂ）に示すように、ゲート電極３両側の
基板１表面部にヒ素イオンを注入してｎ＋のソース・ド
レイン領域４ｔ−形成する。

′次いで、基板１上の全面に第３図［Ｃ）に示すように
リン硅酸ガラス（ＰＳＧ）膜５を常圧ＣＶＤ法によシ堆
積させ友後、該ガラス膜５を異方性エツチング（ＲＩＥ
）によシエッチングすることにより、残存ガラス＠５か
ら表るサイドウオール５ａｔ−第３図（ｄ）に示すよう
にゲート電極３の側壁に形成する。この時、ゲート酸化
膜２も、ゲート電極部以外？エツチング除去する。

その後、全面に第３図（ｅ）に示すようにＴｉ膜６を堆
積させ友後、６００℃以下の比較的低温で例えばＡｒガ
ス中でアニールする。この低温アニールによシゲート電
極３およびソース・ドレイン領域４上のＴｉ膜６は、そ
れらゲート電極３およびソース・ドレイン領域４のシリ
コンと反応する。その結果として、第３図（ｆ）に示す
ように、ゲート電極３お工びソース・ドレイン領域４の
表面部には、メタルリッチなチタンシリサイド７　（Ｔ
ｉＳｉｘ、Ｘ≦１）が形成される。一方、サイドウオー
ル５ａ表面のＴｉ膜６は未反応でそのまま残る。

その後、サイドウオール５ａ表面の未反応Ｔｉ［６ｔ−
例えばＮＨ４ＯＨ＋山０２十迅０（３：１：１）溶液で
除去し穴径、再び６５０℃以上の温度でアニールする。

このアニールによシ、メタルリッチなチタンシリサイド
７は初めて、第３図［ｇ）に示すように低抵抗のチタン
シリサイド（ＴｉＳｉ、）Ｂとなる。

以上にニジ、従来方法によれば、ゲート電極３およびソ
ース・ドレイン領域４表面に、マスクを必要とせずに自
己整合的にチタンシリサイド８を形成したＭＯ８半導体
装置が完成する。

（発明が解決しようとする問題点） ところで、ＭＯ８半導体装置が微細化していくにつれ、
ソース・ドレイン領域４を浅く形成する必要がある。そ
の場合、浅いソ゛−ス・ドレイン領域４ｔ−突き抜ける
ことなく表面に上述のようなサリサイドプロセスでシリ
サイド８を形成するには、該シリサイド８の膜厚を薄く
する必要がある。−方、ゲート電極３表面のシリサイド
８膜厚は、ソース・ドレイン領域４のシリサイド８ｇ膜
厚よシ厚い方が抵抗を下げられるため好ましい。しかし
、上記従来の方法のサリサイドプロセスでは、ゲート電
極３とソース・ドレイン領域４のシリサイド８の膜厚を
独立に変えることはできず、ソース・ドレイン領域４の
シリサイド膜厚に統一する必要があるため、ゲート電極
３の抵抗は充分下げられなかつ几。

この発明は、以上述ぺ几ゲート電極の抵抗を充分に下げ
られない問題点を除去し、低抵抗ゲート電極を形成する
ことができ、かつソース・ドレイン領域は浅くできるサ
リサイド構造の半導体装置およびその製造方法を提供す
ることを目的とする。

（問題点を解決するための手段） この発明では、ゲート電極を、上から順にシリサイド層
／金属化合物層／ポリシリコン層の３層構造とする。

また、この３層構造を形成するために、シリコン基板上
にゲート絶縁ＩＩを形成し友後、下から順にポリシリコ
ン層、金属化合物層、非晶質または多結晶シリコン層の
３層からなるゲート電極を形成し、その後ソース・ドレ
イン領域および絶縁膜サイドウオールの形成を行った上
で金属膜の全面堆積および熱処理を行う。

（作　用） 上記熱処理を行うと、ゲート電極上層部の非晶質または
多結晶シリコン層と全面堆積金属膜、およびソース・ド
レイン領域の基板シリコンと全面堆積金属膜が反応し、
ゲート電極の上層部およびソース・ドレイン領域の表面
部がシリサイド層となるので、ソース・ドレイン領域表
面のシリサイド化と同時に、シリサイド層／金属化合物
層／ポリシリコン層の３層構造のゲート電極が形成され
る。そして、このゲート電極は、中間層として金属化合
物層を有するので、上層部のシリサイド層が薄くても、
低抵抗となる。すなわち、シリサイド層は、ソース・ド
レイン領域のシリサイド膜厚から、その膜厚を決定でき
るのである。

（実施例） 以下この発明の一実施例を図面を参照して説明する。

第１図はこの発明の半導体装置の一実施例を示す断面図
である。この図において、１１はＰ型シリコン基板であ
シ、その表面部には選択的にフィールド酸化膜１２が形
成される。また、このフィールド酸化膜１２で囲まれた
素子領域の基板１１表面上には、ゲート酸化膜１３ｔ−
介在して、下から順にポリシリコン層１４．金属化合物
層１５およびチタンシリサイド層１゛６の３層構造のゲ
ート電極１７が形成される。このゲート電極１７の側面
はＣＶＤ酸化膜からなるサイドウオール１８で覆われて
いる。ま九、このゲート電極１７両側の基板１１表面部
にはソース・ドレイン領域１９が形成されており、その
コンタクト領域表面部には、ゲート電極１７の上層部と
同様にチタンシリサイ５ド層２０が形成されている。そ
して、これらの構造を有する基板１１上の全面は中間絶
縁膜２１で覆われておシ、この中間絶縁膜２１には、前
記ソース・ドレイン領域１９のチタンシリサイド層２０
に到達するコンタクトホール２２が開けられる。

さらに、その；ンタクトホール２２ｔ−通して前記チタ
ンシリサイド層２０に接するようにメタル配線２３が形
成されている。

このような半導体装置は第２図に示すこの発明の製造方
法の一実施例によシ製造される。

まず第２図（ａ）に示すように、Ｐ型シリコン基板１１
の表面部に通常の選択酸化法によって選択的にフィール
ド酸化膜１２ｔ″形成し穴径、該フィールド酸化膜１２
によって囲まれた素子領域の基板１１表面に熱酸化法に
よってゲート酸化膜１３を形成する。その後、基板１１
上の全面にまずポリシリコン層１４ｔ−減圧ＣＶＤ法に
よって堆積させ、それにリン拡散を行い、次に金属化合
物層１ｓｔ−スパッタによシ堆積させ、最後にアモルフ
ァスシリコン層３１（ポリシリコン層でもよい）を堆積
させる。そして、それらの３層を通常の方法で７９ター
ニングすることにより、これらの３層、すなわち下から
順にポリシリコン層１４．金属化合物層１５．アモルフ
ァスシリコン層３１からなるゲート電極１７ｔ−前記第
２図（ａ）に示すようにゲート酸化膜１３上に形成する
。ここで、ゲート電極１７の中間層としての金属化合物
層１５には、具体的には、Ｔｉ５ｉｚ　、　ＷＳｉｘ　
、　Ｔａ１ｌ！、　ＺｒＳｉ２などの高融点金属シリサ
イド、ＴｉＮ　、　ＺｒＮ　、　ＴａＮなどの窒化物、
ＴｉＣなどの炭化物、あるいはＴｉＷなどの合金が用い
られる。

このようにして３層構造のゲート電ｆｆ１ｌ　７ｔ−形
成したら、次に第２図（ｂ）に示すように、ゲート電極
１７両側の基板１１表面部にヒ素イオンを注入してｎの
ソース・ドレイン領域１９を形成する。

次いで、基板１１上の全面に第２図（Ｃ）に示すように
ＣＶＤ酸化膜３２を堆積させた後、該酸化膜３２’ｋＲ
ＩＥで異方性エツチングすることにより、残存ＣＶＤ酸
化膜３２からなるサイドウオール１８を第２図（ｄ）に
示すようにゲート電極１７の側壁に形成する。この時、
ゲート酸化膜１３も、ゲート電極部以外をエツチング除
去する。

その後、全面に第２図（ｅ）に示すようにＴｉ膜３３を
堆積させた後、６００℃前後の温度で例えばＡｒガス中
でアニールする。このアニールによシゲート電極１７お
工びソース・ドレイン領域１９上のＴｉ膜３３は、ゲー
ト電極１７の上層部のアモルファスシリコン層３１およ
びソース・ドレイン領域１９０基板シリコンと反応する
。その結果、第２図（ｆ）に示すように、ゲート電極１
７の上層部は準安定なメタルリッチなチタンシリサイド
層３４（ＴｉＳｉｘ、Ｘ≦１）とカシ、同時に同様なチ
タンシリサイド層３５がソース・ドレイン領域１９の表
面部に形成される。一方、サイドウオール１８およびフ
ィールド酸化膜１２表面のＴｉ＠３３は未反応でそのま
ま残る。

その後、サイドウオール１８お工びフィールド酸化膜１
２表面の未反応Ｔｉ膜３３ｔ−例えばＨｓ　Ｓ　Ｏａ　
＋ＨｓＯ２（４：　１　）溶液で第２図（ｇ）に示すよ
うに除去した後、再び６５０℃以上の温度でＡｒガス中
でアニールする。このアニールによシ、メタルリッチな
チタンシリサイド層３４．３５は、第２図（ｈ）に示す
ように安定表低抵抗チタンシリサイド層１６゜２０とな
る。

その後は第２図＋ｉ）に示すように基板１１上の全面に
通常のＣＶＤ法によって中間絶縁膜２１ｔ−形成し、チ
タンシリサイド層２０に達するコンタクトホール２１ｔ
−開け、Ｍからなるメタル配線２３を形成する。

以上で第１図のサリサイド構造の半導体装置が完成する
。

（発明の効果） 以上詳述したように、この発明によれば、ゲート電極を
、下から順にポリシリコン層、金属化合物層、シリサイ
ド層の３層構造で形成し、中間層として金属化合物層を
有するので、上層部のシリサイド層が薄くても、ゲート
電極を低抵抗とし得る。また、シリサイド層を薄くし得
るから、ソース・ドレイン領域は浅くすることができ、
微細化。

高密度化に適する。

【図面の簡単な説明】

第１図はこの発明の半導体装置の一実施例を示す断面図
、第２図はこの発明の半導体装置の製造方法の一実施例
を示す工程断面図、第３図は従来のＭＯ８半導体装置の
製造方法を示す工程断面図である。 １１・・・Ｐ型シリコン基板、１３・・・、ゲート酸化
膜、１４・・・ポリシリコン層、１５・・・金属化合物
層、１６・・・チタンシリサイド層、１７・・・ゲート
電極、１８・・・サイドウオール、１９・・・ソース・
ドしイン領域、２０・・・チタンシリサイド層、３１・
・・アモルファスシリコン層、３２・・・ＣＶＤ酸化膜
、３３・・・Ｔｉ［，３４，３５・・・チタンシリサイ
ド層。 −Ｏ Ｃ％ＪＣ％Ｊ　さミ 第３図

Claims (2)

【特許請求の範囲】
1. （１）シリコン基板と、該基板上にゲート絶縁膜を介在
   して形成されたゲート電極と、該ゲート電極両側の前記
   基板表面部に形成されたソース・ドレイン領域とを有す
   る半導体装置において、 ゲート電極は上から順にシリサイド層／金属化合物層／
   ポリシリコン層の３層からなり、かつソース・ドレイン
   領域の表面部にシリサイド層を有することを特徴とする
   半導体装置。
2. （２）シリコン基板上にゲート絶縁膜を形成した後、該
   絶縁膜上にポリシリコン層、金属化合物層、非晶質また
   は多結晶シリコン層を順次積層し、パターニングするこ
   とにより、これら３層からなるゲート電極を形成する工
   程と、 そのゲート電極両側の基板表面部にソース・ドレイン領
   域を形成する工程と、 その後、ゲート電極の側面に絶縁膜サイドウォールを形
   成した後、全面に金属膜を堆積させる工程と、 その後、熱処理を行うことにより、前記ゲート電極上層
   部の非晶質または多結晶シリコン層と前記金属膜、およ
   び前記ソース・ドレイン領域の基板シリコンと前記金属
   膜を反応させ、ゲート電極の上層部およびソース・ドレ
   イン領域の表面部をシリサイド層とする工程と、 その後、絶縁膜サイドウォール表面の未反応金属膜を除
   去する工程とを具備してなる半導体装置の製造方法。