JPH11135789A - 半導体装置およびその製造方法 - Google Patents
半導体装置およびその製造方法Info
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- JPH11135789A JPH11135789A JP31623597A JP31623597A JPH11135789A JP H11135789 A JPH11135789 A JP H11135789A JP 31623597 A JP31623597 A JP 31623597A JP 31623597 A JP31623597 A JP 31623597A JP H11135789 A JPH11135789 A JP H11135789A
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Abstract
(57)【要約】
【課題】 ゲート電極上、ソース／ドレイン拡散層のそ
れぞれに理想的な膜厚のシリサイド層を形成できるよう
にする。 【解決手段】 素子分離領域２２を形成する工程と、素
子形成領域２２の半導体基板２１の表面にゲート絶縁膜
２３を形成する工程と、第一の多結晶シリコン膜２４、
第一の高融点金属膜２５を堆積する工程と、前記第一の
多結晶シリコン膜２４をシリサイド化する工程と、シリ
サイド層２６の全面に第二の多結晶シリコン膜２７を堆
積する工程と、前記シリサイド層２６および第二の多結
晶シリコン膜２７をゲート電極形状に加工する工程と、
ゲート側壁絶縁膜２８を形成する工程と、全面に第二の
高融点金属膜２９を堆積する工程と、熱処理をして半導
体基板２１の表面およびゲート配線の上部にシリサイド
層３０を形成する工程と、未反応の高融点金属膜２９を
除去する工程とを備える。
れぞれに理想的な膜厚のシリサイド層を形成できるよう
にする。 【解決手段】 素子分離領域２２を形成する工程と、素
子形成領域２２の半導体基板２１の表面にゲート絶縁膜
２３を形成する工程と、第一の多結晶シリコン膜２４、
第一の高融点金属膜２５を堆積する工程と、前記第一の
多結晶シリコン膜２４をシリサイド化する工程と、シリ
サイド層２６の全面に第二の多結晶シリコン膜２７を堆
積する工程と、前記シリサイド層２６および第二の多結
晶シリコン膜２７をゲート電極形状に加工する工程と、
ゲート側壁絶縁膜２８を形成する工程と、全面に第二の
高融点金属膜２９を堆積する工程と、熱処理をして半導
体基板２１の表面およびゲート配線の上部にシリサイド
層３０を形成する工程と、未反応の高融点金属膜２９を
除去する工程とを備える。
Description
【０００１】
【発明の属する技術分野】本発明は半導体装置およびそ
の製造方法に係わり、特に、ゲート電極にシリサイド層
を備えた高集積半導体装置の製造方法に関する。
の製造方法に係わり、特に、ゲート電極にシリサイド層
を備えた高集積半導体装置の製造方法に関する。
【０００２】
【従来の技術】半導体装置（LSI ）の集積度を上げるた
めには、横方向寸法を縮小するだけではなく、縦方向寸
法の縮小化も必要である。前記縦方向寸法の縮小化の１
つとして、ソース／ドレイン領域の不純物拡散層の接合
深さを浅くする必要がある。近年、半導体基板上に堆積
した絶縁膜または導電膜から、不純物を熱拡散させて浅
い接合を形成する方法が実施されている。
めには、横方向寸法を縮小するだけではなく、縦方向寸
法の縮小化も必要である。前記縦方向寸法の縮小化の１
つとして、ソース／ドレイン領域の不純物拡散層の接合
深さを浅くする必要がある。近年、半導体基板上に堆積
した絶縁膜または導電膜から、不純物を熱拡散させて浅
い接合を形成する方法が実施されている。
【０００３】しかしながら、半導体基板内の拡散層の厚
さを薄くすると、拡散層の抵抗が高くなり、半導体装置
の動作速度が低下するという問題がある。これに対して
は、拡散層の表層に金属シリサイド層を形成し、ソース
／ドレイン抵抗を下げる構造が有効である。
さを薄くすると、拡散層の抵抗が高くなり、半導体装置
の動作速度が低下するという問題がある。これに対して
は、拡散層の表層に金属シリサイド層を形成し、ソース
／ドレイン抵抗を下げる構造が有効である。
【０００４】前記金属シリサイド層を形成する方法とし
ては、シリコン基板およびゲート電極となるポリシリコ
ン表面に、金属膜を堆積し、これに熱処理を加えること
により、シリコンと金属を反応させ、ソース／ドレイン
領域およびゲート電極上部をシリサイド化させる方法が
従来より用いられてきた。このような、従来における半
導体装置の製造方法を、図３を用いて説明する。
ては、シリコン基板およびゲート電極となるポリシリコ
ン表面に、金属膜を堆積し、これに熱処理を加えること
により、シリコンと金属を反応させ、ソース／ドレイン
領域およびゲート電極上部をシリサイド化させる方法が
従来より用いられてきた。このような、従来における半
導体装置の製造方法を、図３を用いて説明する。
【０００５】まず、半導体基板１上に公知の素子形成領
域２を形成した後、熱酸化膜３を形成し、その後、公知
のCVD 法により多結晶シリコン膜４を堆積し、レジスト
５を塗布し、露光する（図３（ａ））。
域２を形成した後、熱酸化膜３を形成し、その後、公知
のCVD 法により多結晶シリコン膜４を堆積し、レジスト
５を塗布し、露光する（図３（ａ））。
【０００６】次いで、酸化膜３と多結晶シリコン膜４
を、半導体基板１の表面までエッチングし、レジスト５
を除去する（図３（ｂ））。次に、酸化膜を堆積後、全
面に対しエッチバックして側壁に酸化膜（サイドウォー
ル）６を形成する（図３（ｃ））。
を、半導体基板１の表面までエッチングし、レジスト５
を除去する（図３（ｂ））。次に、酸化膜を堆積後、全
面に対しエッチバックして側壁に酸化膜（サイドウォー
ル）６を形成する（図３（ｃ））。
【０００７】次いで、金属膜７を全面に堆積した（図３
（ｄ））後、温度570 ℃、窒素雰囲気中で半導体基板１
と多結晶シリコン膜４をサリサイド化する。次いで、サ
イドウォール６およびシリサイド層８上の不要な生成物
と金属膜をウェットエッチングにより除去することによ
りゲート電極を形成する（図３（ｅ））。
（ｄ））後、温度570 ℃、窒素雰囲気中で半導体基板１
と多結晶シリコン膜４をサリサイド化する。次いで、サ
イドウォール６およびシリサイド層８上の不要な生成物
と金属膜をウェットエッチングにより除去することによ
りゲート電極を形成する（図３（ｅ））。
【０００８】
【発明が解決しようとする課題】前述の方法では、半導
体基板１上のソース／ドレイン拡散層形成領域とゲート
電極上部のシリサイド化処理は、同一の熱処理で行われ
るため、ソース／ドレイン拡散層形成領域と、ゲート電
極上部のシリサイド層の膜厚は等しくなる。
体基板１上のソース／ドレイン拡散層形成領域とゲート
電極上部のシリサイド化処理は、同一の熱処理で行われ
るため、ソース／ドレイン拡散層形成領域と、ゲート電
極上部のシリサイド層の膜厚は等しくなる。
【０００９】この時、基板上の拡散層に対しては、接合
リークを抑さえるため、シリサイド層の厚さは接合深さ
よりも薄くしなければならない。しかし、素子の微細化
により、接合深さが浅くなるため、拡散層上のシリサイ
ド層の厚さは〜0.10μｍ程度が限界である。
リークを抑さえるため、シリサイド層の厚さは接合深さ
よりも薄くしなければならない。しかし、素子の微細化
により、接合深さが浅くなるため、拡散層上のシリサイ
ド層の厚さは〜0.10μｍ程度が限界である。
【００１０】これに対し、ゲート電極の配線抵抗を下げ
るためには、更にシリサイド層を厚くする必要がある。
しかし、従来技術では、ゲート電極部とソース／ドレイ
ン拡散層を一度で同時に作るため、シリサイド層の厚さ
がゲート電極上とソース／ドレイン拡散層とで同一にな
ってしまい、理想的なシリサイド膜厚に制御することが
できない問題があった。
るためには、更にシリサイド層を厚くする必要がある。
しかし、従来技術では、ゲート電極部とソース／ドレイ
ン拡散層を一度で同時に作るため、シリサイド層の厚さ
がゲート電極上とソース／ドレイン拡散層とで同一にな
ってしまい、理想的なシリサイド膜厚に制御することが
できない問題があった。
【００１１】そこで、本発明の目的は、前記従来技術の
問題点を解消し、ゲート電極上、ソース／ドレイン拡散
層のそれぞれに理想的な膜厚のシリサイド層を形成でき
る半導体装置の製造方法を提供し、ゲート配線の低抵抗
化およびプロセス微細化に対応できるようにすることに
ある。
問題点を解消し、ゲート電極上、ソース／ドレイン拡散
層のそれぞれに理想的な膜厚のシリサイド層を形成でき
る半導体装置の製造方法を提供し、ゲート配線の低抵抗
化およびプロセス微細化に対応できるようにすることに
ある。
【００１２】
【課題を解決するための手段】本発明の半導体装置の製
造方法は、半導体基板上に、ゲート酸化膜、第一の多結
晶シリコン膜、および第一の金属膜を順次形成する第一
の工程と、前記第一の工程後、前記半導体基板に熱処理
を施すことにより、第一のシリサイド層を形成する第二
の工程と、前記第一のシリサイド層上に、第二の多結晶
シリコン膜を形成する第三の工程と、前記第一のシリサ
イド層および前記第二の多結晶シリコン膜を、エッチン
グによりゲート電極形状に加工する第四の工程と、前記
第四の工程後、前記半導体基板にイオン注入を行い、前
記半導体基板に拡散層を形成する第五の工程と、前記ゲ
ート電極の側面上に、サイドウォール絶縁膜を形成する
第六の工程と、前記第六の工程後、前記半導体基板上に
第二の金属膜を形成する第七の工程と、前記第七の工程
後、前記半導体基板に熱処理を施すことにより、前記第
二の多結晶シリコン膜上および前記拡散層上に第二のシ
リサイド層を形成する第八の工程とを備えることを特徴
としている。
造方法は、半導体基板上に、ゲート酸化膜、第一の多結
晶シリコン膜、および第一の金属膜を順次形成する第一
の工程と、前記第一の工程後、前記半導体基板に熱処理
を施すことにより、第一のシリサイド層を形成する第二
の工程と、前記第一のシリサイド層上に、第二の多結晶
シリコン膜を形成する第三の工程と、前記第一のシリサ
イド層および前記第二の多結晶シリコン膜を、エッチン
グによりゲート電極形状に加工する第四の工程と、前記
第四の工程後、前記半導体基板にイオン注入を行い、前
記半導体基板に拡散層を形成する第五の工程と、前記ゲ
ート電極の側面上に、サイドウォール絶縁膜を形成する
第六の工程と、前記第六の工程後、前記半導体基板上に
第二の金属膜を形成する第七の工程と、前記第七の工程
後、前記半導体基板に熱処理を施すことにより、前記第
二の多結晶シリコン膜上および前記拡散層上に第二のシ
リサイド層を形成する第八の工程とを備えることを特徴
としている。
【００１３】また、本発明の半導体装置の製造方法は、
前記第一及び第二の金属膜は、Ni,Pt,Co,Ti,W のうちの
いずれかであることを特徴としている。
前記第一及び第二の金属膜は、Ni,Pt,Co,Ti,W のうちの
いずれかであることを特徴としている。
【００１４】また、本発明の半導体装置は、半導体基板
と、前記半導体基板に形成された一対の拡散層と、前記
一対の拡散層の間の前記半導体基板上に形成されたゲー
ト絶縁膜、前記ゲート絶縁膜上に形成されたゲート電
極、および前記ゲート電極側面上に形成されたサイドウ
ォール絶縁膜とを備える半導体装置において、前記一対
の拡散層のそれぞれの上にシリサイド層が形成されてお
り、前記ゲート電極が、上層から順に、第一のシリサイ
ド層、第一の多結晶シリコン膜、および第二のシリサイ
ド層によって形成されてなることを特徴としている。
と、前記半導体基板に形成された一対の拡散層と、前記
一対の拡散層の間の前記半導体基板上に形成されたゲー
ト絶縁膜、前記ゲート絶縁膜上に形成されたゲート電
極、および前記ゲート電極側面上に形成されたサイドウ
ォール絶縁膜とを備える半導体装置において、前記一対
の拡散層のそれぞれの上にシリサイド層が形成されてお
り、前記ゲート電極が、上層から順に、第一のシリサイ
ド層、第一の多結晶シリコン膜、および第二のシリサイ
ド層によって形成されてなることを特徴としている。
【００１５】また、本発明の半導体装置の他の特徴とす
るところは、前記第一および第二のシリサイド層は、Ni
Si,PtSi,CoSi,TiSi,WSi のうちのいずれかであることを
特徴としている。
るところは、前記第一および第二のシリサイド層は、Ni
Si,PtSi,CoSi,TiSi,WSi のうちのいずれかであることを
特徴としている。
【００１６】
【発明の実施の形態】以下に、本発明の半導体装置およ
びその製造方法の実施の形態を、図１および図２に基づ
き説明する。本発明による半導体装置は、半導体基板２
１上に素子分離用酸化膜２２を形成後、850 ℃程度で、
H2：O2=1：2 の条件膜厚で5 〜20nmの酸化膜２３を熱酸
化法により全面に形成する。
びその製造方法の実施の形態を、図１および図２に基づ
き説明する。本発明による半導体装置は、半導体基板２
１上に素子分離用酸化膜２２を形成後、850 ℃程度で、
H2：O2=1：2 の条件膜厚で5 〜20nmの酸化膜２３を熱酸
化法により全面に形成する。
【００１７】その後、前記熱酸化膜２３上に化学気相成
長法（CVD 法）により580 〜600 ℃、PH3 ：SiH4=1：11
で多結晶シリコン膜２４を膜厚100 〜200nm 堆積させた
後、全面に、例えば、Ni,Pt,Co,Ti,W 等の高融点金属膜
２５を膜厚7 〜30nm堆積する（図１（ａ））。
長法（CVD 法）により580 〜600 ℃、PH3 ：SiH4=1：11
で多結晶シリコン膜２４を膜厚100 〜200nm 堆積させた
後、全面に、例えば、Ni,Pt,Co,Ti,W 等の高融点金属膜
２５を膜厚7 〜30nm堆積する（図１（ａ））。
【００１８】次いで、450 〜900 ℃程度で多結晶シリコ
ン膜２４と高融点金属膜２５とを反応させてシリサイド
層２６を形成後、多結晶シリコン膜２７を膜厚50〜100n
m 堆積させる（図１（ｂ））。
ン膜２４と高融点金属膜２５とを反応させてシリサイド
層２６を形成後、多結晶シリコン膜２７を膜厚50〜100n
m 堆積させる（図１（ｂ））。
【００１９】次いで、フォトレジスト（図示せず）を塗
布、露光した後、シリサイド層２６、多結晶シリコン膜
２７をエッチングによりゲート電極形状にパターニング
し、フォトレジストを除去する（図１（ｃ））。
布、露光した後、シリサイド層２６、多結晶シリコン膜
２７をエッチングによりゲート電極形状にパターニング
し、フォトレジストを除去する（図１（ｃ））。
【００２０】次に、酸化膜をCVD 法により680 ℃で半導
体基板２１の全面に膜厚500 〜1000nm堆積後、全面エッ
チバックして、ゲート側壁形状に加工して側壁酸化膜２
８を形成する（図２（ａ））。
体基板２１の全面に膜厚500 〜1000nm堆積後、全面エッ
チバックして、ゲート側壁形状に加工して側壁酸化膜２
８を形成する（図２（ａ））。
【００２１】次いで、全面に高融点金属膜２９を膜厚5
〜15nm堆積する（図２（ｂ））。その後、450 〜900 ℃
程度で半導体基板２１および多結晶シリコン膜２７と反
応させてシリサイド層３０を形成後、素子分離用酸化膜
２２および側壁酸化膜２８上の未反応の高融点金属膜２
９を公知のウェットエッチング法で除去してゲート配線
を形成する（図２（ｃ））。
〜15nm堆積する（図２（ｂ））。その後、450 〜900 ℃
程度で半導体基板２１および多結晶シリコン膜２７と反
応させてシリサイド層３０を形成後、素子分離用酸化膜
２２および側壁酸化膜２８上の未反応の高融点金属膜２
９を公知のウェットエッチング法で除去してゲート配線
を形成する（図２（ｃ））。
【００２２】
【発明の効果】以上説明したように、本発明によれば、
はじめにゲート電極にのみ第一のシリサイド層を形成し
た後、ソース／ドレイン拡散層領域とゲート電極に同時
に第二のシリサイド層を形成するので、ソース／ドレイ
ン拡散層においては、接合深さに応じて薄いシリサイド
層を形成できるとともに、ゲート電極においては、実行
膜厚が厚いシリサイド層を形成することができる。これ
により、素子の微細化を達成できるとともに、ゲート配
線の低抵抗化が可能となり、動作速度を向上させた半導
体装置を提供することができる。
はじめにゲート電極にのみ第一のシリサイド層を形成し
た後、ソース／ドレイン拡散層領域とゲート電極に同時
に第二のシリサイド層を形成するので、ソース／ドレイ
ン拡散層においては、接合深さに応じて薄いシリサイド
層を形成できるとともに、ゲート電極においては、実行
膜厚が厚いシリサイド層を形成することができる。これ
により、素子の微細化を達成できるとともに、ゲート配
線の低抵抗化が可能となり、動作速度を向上させた半導
体装置を提供することができる。
【図１】本発明の半導体装置の製造方法を説明するため
の工程順断面図である。
の工程順断面図である。
【図２】本発明の半導体装置の製造方法を説明するため
の工程順断面図である。
の工程順断面図である。
【図３】従来の半導体装置の製造方法を説明するための
工程順断面図である。
工程順断面図である。
２１ 半導体基板 ２２ 素子分離用酸化膜 ２３ 熱酸化膜 ２４ 多結晶シリコン膜 ２５ 高融点金属膜 ２６ シリサイド層 ２７ 多結晶シリコン膜 ２８ 側壁酸化膜 ２９ 高融点金属膜 ３０ シリサイド層
Claims (4)
- 【請求項１】 半導体基板上に、ゲート酸化膜、第一の
多結晶シリコン膜、および第一の金属膜を順次形成する
第一の工程と、 前記第一の工程後、前記半導体基板に熱処理を施すこと
により、第一のシリサイド層を形成する第二の工程と、 前記第一のシリサイド層上に、第二の多結晶シリコン膜
を形成する第三の工程と、 前記第一のシリサイド層および前記第二の多結晶シリコ
ン膜を、エッチングによりゲート電極形状に加工する第
四の工程と、 前記第四の工程後、前記半導体基板にイオン注入を行
い、前記半導体基板に拡散層を形成する第五の工程と、 前記ゲート電極の側面上に、サイドウォール絶縁膜を形
成する第六の工程と、前記第六の工程後、前記半導体基
板上に第二の金属膜を形成する第七の工程と、 前記第七の工程後、前記半導体基板に熱処理を施すこと
により、前記第二の多結晶シリコン膜上および前記拡散
層上に第二のシリサイド層を形成する第八の工程とを備
えることを特徴とする半導体装置の製造方法。 - 【請求項２】 請求項１に記載の半導体装置の製造方法
において、 前記第一及び第二の金属膜は、Ni,Pt,Co,Ti,W のうちの
いずれかであることを特徴とする半導体装置の製造方
法。 - 【請求項３】 半導体基板と、前記半導体基板に形成さ
れた一対の拡散層と、前記一対の拡散層の間の前記半導
体基板上に形成されたゲート絶縁膜、前記ゲート絶縁膜
上に形成されたゲート電極、および前記ゲート電極側面
上に形成されたサイドウォール絶縁膜とを備える半導体
装置において、 前記一対の拡散層のそれぞれの上にシリサイド層が形成
されており、前記ゲート電極が、上層から順に、第一の
シリサイド層、第一の多結晶シリコン膜、および第二の
シリサイド層によって形成されてなることを特徴とする
半導体装置。 - 【請求項４】 請求項３に記載の半導体装置において、 前記第一および第二のシリサイド層は、NiSi,PtSi,CoS
i,TiSi,WSi のうちのいずれかであることを特徴とする
半導体装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP31623597A JPH11135789A (ja) | 1997-10-31 | 1997-10-31 | 半導体装置およびその製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP31623597A JPH11135789A (ja) | 1997-10-31 | 1997-10-31 | 半導体装置およびその製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH11135789A true JPH11135789A (ja) | 1999-05-21 |
Family
ID=18074830
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP31623597A Pending JPH11135789A (ja) | 1997-10-31 | 1997-10-31 | 半導体装置およびその製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH11135789A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7122470B2 (en) | 2001-12-18 | 2006-10-17 | Kabushiki Kaisha Toshiba | Semiconductor device with a CMOS transistor |
| EP1856725A1 (en) * | 2005-01-13 | 2007-11-21 | International Business Machines Corporation | Self-forming metal silicide gate for cmos devices |
| JP2008516437A (ja) * | 2004-10-05 | 2008-05-15 | エステーミクロエレクトロニクス （クロール ２） ソシエテ パール アクシオン サンプリフィエ | ゲート構造及び該構造を作る方法 |
-
1997
- 1997-10-31 JP JP31623597A patent/JPH11135789A/ja active Pending
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7122470B2 (en) | 2001-12-18 | 2006-10-17 | Kabushiki Kaisha Toshiba | Semiconductor device with a CMOS transistor |
| JP2008516437A (ja) * | 2004-10-05 | 2008-05-15 | エステーミクロエレクトロニクス （クロール ２） ソシエテ パール アクシオン サンプリフィエ | ゲート構造及び該構造を作る方法 |
| EP1856725A1 (en) * | 2005-01-13 | 2007-11-21 | International Business Machines Corporation | Self-forming metal silicide gate for cmos devices |
| JP2008527743A (ja) * | 2005-01-13 | 2008-07-24 | インターナショナル・ビジネス・マシーンズ・コーポレーション | Ｃｍｏｓデバイスの自己形成金属シリサイド化ゲート |
| EP1856725A4 (en) * | 2005-01-13 | 2009-01-14 | Ibm | AUTOMATIC METALLIC SILICIDE GRID FOR CMOS DEVICES |
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