KR100226748B1 - 반도체 소자의 접합 제조방법 - Google Patents

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Abstract

본 발명은 반도체 소자의 접합(Junction)형성에 관한 것으로 특히, 티타늄(Ti：Titanium)막을 캡핑 레이어(Capping Layer)로 사용함으로써 접합(Junction)특성을 향상시키고 제조공정을 단순화 시킨 반도체 소자의 접합 제조방법에 관한 것이다.
이와 같은 본 발명 반도체 소자의 제조방법은 격리영역이 형성된 반도체 기판상에 통상의 공정으로 게이트 전극을 형성하는 단계; 상기 게이트 전극을 포함한 기판 전면에 고융점 금속을 증착하는 단계; 이온주입법을 사용하여 게이트 전극을 제외한 기관에 불순물이온을 주입하는 단계; 상기 고융점 금속을 제거하는 단계; 그리고, 기판을 열처리하여 불순물 이온을 활성화 시키고 기판 상층면 및 게이트 전극 상층면에 실리사이드막을 형성하는 단계를 포함하여 이루어진다.

Description

반도체 소자의 접합 제조방법
본 발명은 반도체 소자에 관한 것으로 특히 접합특성을 향상시키기 위한 반도체 소자의 접합 제조방법에 관한 것이다.
일반적으로 반도체 소자의 제조에 있어서, 반도체 집적기술의 발달로 수 미크론(Micron)이하의 모스트랜지스터를 집적화하게 되었다.
이러한 반도체 소자의 고집적화에 따라 모스트랜지스터의 크기가 작아지게 되고, 모스트랜지스터의 소오스/드레인 영역의 접합깊이도 점점 얕아지게 되었다.
이렇게 소오스/드레인 영역의 접합깊이가 얕아지게 되면서, 접합(Junction)의 면저항은 접합깊이에 반비례하기 때문에 접합의 면저항이 증가되므로 소자의 기생저항(Parasitic Resistance)이 증가하는 문제가 발생되었다.
이때, 소오스/드레인 영역의 면저항은 다음과 같은 수학식 1로 나타낸다.
Rs 〓 ρ｜xj
여기서 Rs는 면저항이고 ρ는 실리콘(Si) 기판의 비저항이며, Xj는 접합의 깊이이다.
상기 수학식 1에서 접합의 면저항은 비저항에 비례하고, 접합깊이에 반비례함을 알 수 있다.
결국, 반도체 소자의 크기를 줄이기 위해서는 접합의 깊이도 얇아져야 하는 반면, 면저항은 줄여야 하므로 비저항을 줄여야 한다.
이러한 시점에서, 실리콘의 비저항은 약 200μΩ·cm이고, 실리사이드막의 비저항은 금속물질에 따라 차이가 있지만 약 50μΩ ·cm 정도이다.
따라서, 실리사이드막을 얇은 접합의 소오스/드레인 영역에 형성하므로써, 접합의 면저항을 감소시킬수 있다.
상기와 같은 실리사이드막은 크게 고융점 금속(Refractory Metal)과 폴리실리콘과의 반응에 의해 형성되는 폴리사이드(Polycide)와 고융점 금속과 실리콘과의 반응에 의해 형성되는 실리사이드(Silicide)로 나뉘어지며, 이러한 실리사이드막으로는 티타늄 실라사이드막(TiSi₂)이 널리 알려져 있다.
한편, 소오스/드레인 영역에 실리사이드막을 형성하게 되면 다음의 화학반응식에서 나타낸 바와 같이, 실리사이드막의 형성두께에 대응하는 깊이만큼 실리콘으로된 소오스/드레인 영역부분의 소모를 수반한다.
Ti + 2Si = TiSi₂
그러므로, 실리사이드막의 형성두께 즉, 소오스/드레인 영역의 소모된 부분도 접합깊이에 가산되므로 초고집적 소자를 제조하기 위해서는 두께가 얇으면서도 안정한 실리사이드막의 형성기술이 요구된다.
이하에서 첨부된 도면을 참조하여 종래 반도체 소자의 접합 제조방법을 상세히 설명하면 다음과 같다.
도 1a 내지 1e는 종래 반도체 소자의 접합 제조공정 단면도이다.
먼저 도 1a에 나타낸 바와 같이 격리 산화막(2)이 형성된 반도체 기판(1)상에 게이트 산화막(3) 및 게이트 전극용 폴리실리콘층을 차례로 한후 선택적으로 패터닝(포토리소그래피공정 ＋ 식각공정)하여 게이트 전극(4)을 형성한다.
도 1b에 나타낸 바와 같이 상기 게이트 전극(4)을 포함한 반도체 기판(1) 전면에 기판의 손상을 방지하기 위한 캡핑 레이어(Capping Layer)로써 산화막(5)을 형성한다.
이어서 게이트 전극(4)을 마스크로 하여 기판으로 기판과 반대 도전형을 갖는 불순물을 이온주입하고 활성화(Activation)하여 소오스/드레인용 불순물 영역(6)을 형성한다.
도 1c에 나타낸 바와 같이 상기 산화막(5)을 제거한다.
그다음 게이트 전극(4)을 포함한 반도체 기판(1) 전면에 티타늄(Ti：Titanium)막(7)을 증착한다.
도 1d에 나타낸 바와 같이, 기판을 열처리(예를 들면, RTA(Rapid Thermal Annealing))하면 티타늄(Ti)과 실리콘(Si)이 반응하게 되므로 이들 각 계면에 티타늄 실리사이드막(8)이 형성된다.
도 1e에 나타낸 바와 같이, 상기 실리사이드막(8)을 제외하고 반응하지 않고 남아 있는 티타늄막(7)을 제거한다.
종래와 같은 반도체 소자의 접합제조에 있어서는 접합형성을 위한 이온주입 공정시 캡핑 레이어인 산화막(SiO₂)의 산소이온의 일부가 이온주입시의 물리적인 힘에 의해 기판에 박히게 된다.
즉, Knock-in 효과가 발생되어 실리사이드막을 형성하기 위한 열처리(RTA) 공정시 산소이온이 몰리는 합체(Agglomeration) 현상이 발생하거나 실리사이드막인 Tisi₂가 C49에서 가장 안정된 상태인 C54로의 상변태를 억제하여 접합특성을 급격히 저하시키는 문제점이 발생하였다.
본 발명은 상기와 같은 종래 반도체 소자의 접합제조시의 문제점을 해결하기 위하여 안출한 것으로 캡핑 레이어로써 SiO₂막 대신 티타늄막의 같은 고융점 금속을 사용하여 공정단순화 및 접합특성 향상에 적당한 반도체 소자의 접합 제조방법을 제공하는데 그 목적이 있다.
제1a, 1e도는 종래 반도체 소자의 접합 제조공정 단면도
제2a, 1d도는 본 발명 반도체 소자의 접합 제조공정 단면도
〈도면의 주요부분에 대한 부호의 설명〉
10 ： 반도체 기판 11 ： 격리 산화막
12 ： 게이트 산화막 13 ： 게이트 전극
14 ： 티타늄막 15 ： 불순물 영역
16 ： 실리사이드막
본 발명 반도체 소자의 접합 제조방법은 격리영역이 형성된 반도체 기판상에 통상의 공정으로 게이트 전극을 형성하는 단계; 상기 게이트 전극을 포함한 기판 전면에 고융점 금속을 증착하는 단계; 이온주입법을 사용하여 게이트 전극을 제외한 기판에 불순물 이온을 주입하는 단계; 상기 고융점 금속을 제거하는 단계; 그리고, 기판을 열처리하여 불순물 이온을 활성화 시키고 기판 상층면 및 게이트 전극 상층면에 실리사이드막을 형성하는 단계를 포함한다.
이와 같은 본 발명 반도체 소자의 접합(Junction) 제조방법을 첨부된 도면을 참조하여 설명하면 다음과 같다.
도 2a 내지 1d는 본 발명 반도체 소자의 접합 제조공정 단면도이다.
먼저, 도 2a에 나타낸 바와 같이 격리 산화막(11)이 형성된 반도체 기판(10)상에 게이트 산화막(12) 및 게이트 전극용 폴리실리콘층을 차례로 형성한후 게이트 전극 형성영역만큼 선택적으로 패터닝(포토리소그래피공정 ＋ 식각공정)하여 게이트 전극(13)을 형성한다.
도 2b에 나타낸 바와 같이 상기 게이트 전극(13)을 포함한 반도체 기판(10) 전면에 이온주입시 기판에 손상을 방지하기 위한 캡핑 레이어(Capping Layer)로써 티타늄(Ti：Titanium)막(14)을 형성한다.
이어서, 게이트 전극(13)을 마스크로 하여 기판에 기판과 반대도전형의 불순물 이온을 주입한다.
이때, 캡핑 레이어인 티타늄(Titanium)막(14)의 Ti이온의 일부가 이온주입 공정시의 물리적인 힘에 의해 기판 및 게이트 전극(13)의 상층면에 박히게 된다. 즉, Knock-in 효과에 의해 기판에 Ti이온이 주입된다. 이때, 티타늄(Ti) 이외의 고융점 금속인 Ti, Co, Ni, Pt, W 등을 캡핑 레이어로 사용할 수 있고 그를 이용하여 실리사이드막의 재료로도 사용할 수 있다.
도 2c에 나타낸 바와 같이 티타늄막(14)을 제거한다.
도 2d에 나타낸 바와 같이 기판을 열처리 하면 기판에 주입된 기판과 반대도전형의 불순물 이온이 활성화(Activation)되어 소오스/드레인 영역인 불순물 영역(15)이 형성된다.
그리고, 활성화 도중 기판에 Knock-in 효과에 의해 주입된 Ti 이온과 Si 기판 및 Ti 이온과 폴리실리콘층인 게이트 전극(14)이 반응하여 게이트 전극(14)상층면 및 불순물 영역(15)상층면에 티타늄 실리사이드(TiSi₂)막(16)이 형성된다.
본 발명 반도체 소자의 접합 제조방법에 있어서는 다음과 같은 효과가 있다.
첫째, 캡핑 레이어로써 산화막을 사용하지 않으므로 산소이온에 의한 합체(Agglomeration)를 방지할 수 있고 특히 티타늄을 사용하였을 경우 C49에서 C54로의 상변태를 억제하지 않으므로 접합특성을 향상시킬 수 있어 소자의 신뢰도를 향상시킨다.
둘째, 실리사이드막으로 사용할 고융점 금속을 캡핑 레이어로 사용하여 이온주입을 하므로써 제조공정을 단순화 시켜 생산성을 향상시킬 수 있다.

Claims (3)

  1. 격리영역이 형성된 반도체 기판상에 통상의 공정으로 게이트 전극을 형성하는 단계; 이온주입법을 사용하여 게이트 전극을 제외한 기판에 불순물 이온을 주입하는 단계; 상기 고융점 금속을 제거하는 단계; 그리고, 기판을 열처리하여 불순물 이온을 활성화 시키고 기판 상층면 및 게이트 전극 상층면에 실리사이드막을 형성하는 단계를 포함하여 이루어짐을 특징으로 하는 반도체 소자의 접합 제조방법.
  2. 제1항에 있어서, 상기 고융점 금속은 Ti, Co, Ni, Pt 또는 W중 어느 하나를 사용하여 형성하는 것임을 특징으로 하는 반도체 소자의 접합 제조방법.
  3. 제1항에 있어서, 상기 고융점 금속은 이온주입 공정시 반도체 기판의 손상을 방지하기 위한 것임을 특징으로 하는 반도체 소자의 접합 제조방법.
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* Cited by examiner, † Cited by third party
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JPH07263373A (ja) * 1994-03-18 1995-10-13 Nec Corp 半導体装置の製造方法

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