JP2000216383A - 半導体装置及びその製造方法 - Google Patents
半導体装置及びその製造方法Info
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- JP2000216383A JP2000216383A JP11016655A JP1665599A JP2000216383A JP 2000216383 A JP2000216383 A JP 2000216383A JP 11016655 A JP11016655 A JP 11016655A JP 1665599 A JP1665599 A JP 1665599A JP 2000216383 A JP2000216383 A JP 2000216383A
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Abstract
(57)【要約】
【課題】 チタンシリサイド膜が不均一なものとなら
ず、そのための製造工程全体の加熱条件を適正なバラン
スのものとするのに手間がかからない半導体装置及びそ
の製造方法を提供する。 【解決手段】 ゲート電極のポリシリコン膜２１とソー
ス、ドレイン領域を構成するｎ＋領域２４の上面にチタ
ン膜を被着し、さらに該チタン膜上面に窒化チタン膜を
被着した後に加熱処理して下地のシリコンとチタンを反
応させてチタンシリサイド膜２７を形成し、続いて１０
０℃〜１４０℃に加熱した硫酸と過酸化水素水の混合液
の酸化雰囲気での処理によって、チタンシリサイド膜２
７上に残存する窒化チタン及び未反応チタンを剥離しな
がら該チタンシリサイド膜２７の上面に凝集防止用の酸
化シリコン膜２８を形成する。
ず、そのための製造工程全体の加熱条件を適正なバラン
スのものとするのに手間がかからない半導体装置及びそ
の製造方法を提供する。 【解決手段】 ゲート電極のポリシリコン膜２１とソー
ス、ドレイン領域を構成するｎ＋領域２４の上面にチタ
ン膜を被着し、さらに該チタン膜上面に窒化チタン膜を
被着した後に加熱処理して下地のシリコンとチタンを反
応させてチタンシリサイド膜２７を形成し、続いて１０
０℃〜１４０℃に加熱した硫酸と過酸化水素水の混合液
の酸化雰囲気での処理によって、チタンシリサイド膜２
７上に残存する窒化チタン及び未反応チタンを剥離しな
がら該チタンシリサイド膜２７の上面に凝集防止用の酸
化シリコン膜２８を形成する。
Description
【０００１】
【発明の属する技術分野】本発明は、例えばチタンシリ
サイド形成工程を経て形成されるＭＯＳＦＥＴ等の半導
体装置及びその製造方法に関する。
サイド形成工程を経て形成されるＭＯＳＦＥＴ等の半導
体装置及びその製造方法に関する。
【０００２】
【従来の技術】従来の技術を、ＭＯＳＦＥＴを製造する
過程途中における図１１の概略構成を示す断面図を参照
して説明する。図１１において、１はｐ−形シリコン基
板、２はｐ−形シリコン基板１の上部に設けられたソー
ス、ドレインとなるｎ＋領域であり、３はゲート酸化
膜、４は多結晶シリコンでなるゲート電極である。ま
た、５はｎ＋領域２及びゲート電極４の上面に設けられ
たチタンシリサイド（ＴｉＳｉ２）膜である。なお、６
はゲート酸化膜３を保護するよう設けられたスペーサの
酸化シリコン膜である。
過程途中における図１１の概略構成を示す断面図を参照
して説明する。図１１において、１はｐ−形シリコン基
板、２はｐ−形シリコン基板１の上部に設けられたソー
ス、ドレインとなるｎ＋領域であり、３はゲート酸化
膜、４は多結晶シリコンでなるゲート電極である。ま
た、５はｎ＋領域２及びゲート電極４の上面に設けられ
たチタンシリサイド（ＴｉＳｉ２）膜である。なお、６
はゲート酸化膜３を保護するよう設けられたスペーサの
酸化シリコン膜である。
【０００３】そして、チタンシリサイド膜５の形成は、
先ずｎ＋領域２及びゲート電極４の上面に蒸着によって
チタン（Ｔｉ）膜を形成する。その後、所定温度で所定
時間加熱してｎ＋領域２及びゲート電極４のシリコン
（Ｓｉ）とチタン膜とを反応させ、この反応によってチ
タンシリサイド膜５とする。しかし、チタンシリサイド
は、形成時やその後の製造工程で加わる温度が高かった
り、加熱の累積時間が長時間になってくると凝集を起こ
してしまう。また、逆にチタンシリサイドを形成する際
の加熱温度が低かったり、加熱時間が短いと、シリコン
とチタンとの反応が進まなかったり、反応が不安定にな
ってしまう。
先ずｎ＋領域２及びゲート電極４の上面に蒸着によって
チタン（Ｔｉ）膜を形成する。その後、所定温度で所定
時間加熱してｎ＋領域２及びゲート電極４のシリコン
（Ｓｉ）とチタン膜とを反応させ、この反応によってチ
タンシリサイド膜５とする。しかし、チタンシリサイド
は、形成時やその後の製造工程で加わる温度が高かった
り、加熱の累積時間が長時間になってくると凝集を起こ
してしまう。また、逆にチタンシリサイドを形成する際
の加熱温度が低かったり、加熱時間が短いと、シリコン
とチタンとの反応が進まなかったり、反応が不安定にな
ってしまう。
【０００４】このため、チタンシリサイド形成工程にお
ける加熱温度が高かったり、あるいは長時間加熱したり
した場合、ｎ＋領域２及びゲート電極４の上面に形成さ
れるチタンシリサイドが凝集を起こし、形成されたチタ
ンシリサイド膜５は不均一なものとなってしまう。さら
に、チタンシリサイド形成工程以後の各後工程において
も、その工程における加熱温度が高かったり、あるいは
長時間加熱となってしまったりした場合、形成されてい
たチタンシリサイド膜５に凝集が起こって不均一な膜と
なってしまう。
ける加熱温度が高かったり、あるいは長時間加熱したり
した場合、ｎ＋領域２及びゲート電極４の上面に形成さ
れるチタンシリサイドが凝集を起こし、形成されたチタ
ンシリサイド膜５は不均一なものとなってしまう。さら
に、チタンシリサイド形成工程以後の各後工程において
も、その工程における加熱温度が高かったり、あるいは
長時間加熱となってしまったりした場合、形成されてい
たチタンシリサイド膜５に凝集が起こって不均一な膜と
なってしまう。
【０００５】そして、こうした状況を回避するために
は、チタンシリサイド形成工程における加熱温度や加熱
時間を適正範囲に保持する必要があると共に、以後の各
後工程においても、その工程での温度をチタンシリサイ
ド膜５に凝集が起こらないよう低温化したり、加熱時間
を調整したりする必要がある。このようにチタンシリサ
イド形成工程や後工程で膜に凝集が生じたりしないよう
にするには、プロセスインテグレーションとして製造工
程全体を変更したりしなければならず、工程のチューニ
ングに時間を要し、手間のかかるものとなっていた。
は、チタンシリサイド形成工程における加熱温度や加熱
時間を適正範囲に保持する必要があると共に、以後の各
後工程においても、その工程での温度をチタンシリサイ
ド膜５に凝集が起こらないよう低温化したり、加熱時間
を調整したりする必要がある。このようにチタンシリサ
イド形成工程や後工程で膜に凝集が生じたりしないよう
にするには、プロセスインテグレーションとして製造工
程全体を変更したりしなければならず、工程のチューニ
ングに時間を要し、手間のかかるものとなっていた。
【０００６】
【発明が解決しようとする課題】上記のような状況に鑑
みて本発明はなされたもので、その目的とするところは
形成されるチタンシリサイド膜が不均一なものとならな
いようにすると共に、そのために製造工程全体の加熱条
件のバランスを適正なものとするのにも手間がかからな
い半導体装置及びその製造方法を提供することにある。
みて本発明はなされたもので、その目的とするところは
形成されるチタンシリサイド膜が不均一なものとならな
いようにすると共に、そのために製造工程全体の加熱条
件のバランスを適正なものとするのにも手間がかからな
い半導体装置及びその製造方法を提供することにある。
【０００７】
【課題を解決するための手段】本発明の半導体装置及び
その製造方法は、導電領域の上面にチタンシリサイド膜
を設けるようにして導電部が形成された半導体装置にお
いて、導電部が、チタンシリサイド膜上に所定厚の該チ
タンシリサイド膜の凝集防止用酸化シリコン膜を備えて
いることを特徴とするものであり、さらに、凝集防止用
酸化シリコン膜の厚さが、５ｎｍ以上であることを特徴
とするものであり、また、導電領域上面にチタン膜を被
着し、さらに該チタン膜上面に窒化チタン膜を被着する
工程と、窒化チタン膜を被着した後に加熱処理して下地
である導電領域のシリコンとチタンを反応させてチタン
シリサイド膜を形成する工程と、チタンシリサイド膜上
に残存する窒化チタン及び未反応チタンを酸化雰囲気で
の処理によって剥離しながら該チタンシリサイド膜の上
面に酸化シリコン膜を形成する工程とを備えていること
を特徴とする方法であり、さらに、酸化雰囲気での処理
が、硫酸と過酸化水素水の混合液を所定温度に加熱して
行うものであることを特徴とする方法であり、さらに、
混合液の加熱温度が、１００℃〜１４０℃であることを
特徴とする方法である。
その製造方法は、導電領域の上面にチタンシリサイド膜
を設けるようにして導電部が形成された半導体装置にお
いて、導電部が、チタンシリサイド膜上に所定厚の該チ
タンシリサイド膜の凝集防止用酸化シリコン膜を備えて
いることを特徴とするものであり、さらに、凝集防止用
酸化シリコン膜の厚さが、５ｎｍ以上であることを特徴
とするものであり、また、導電領域上面にチタン膜を被
着し、さらに該チタン膜上面に窒化チタン膜を被着する
工程と、窒化チタン膜を被着した後に加熱処理して下地
である導電領域のシリコンとチタンを反応させてチタン
シリサイド膜を形成する工程と、チタンシリサイド膜上
に残存する窒化チタン及び未反応チタンを酸化雰囲気で
の処理によって剥離しながら該チタンシリサイド膜の上
面に酸化シリコン膜を形成する工程とを備えていること
を特徴とする方法であり、さらに、酸化雰囲気での処理
が、硫酸と過酸化水素水の混合液を所定温度に加熱して
行うものであることを特徴とする方法であり、さらに、
混合液の加熱温度が、１００℃〜１４０℃であることを
特徴とする方法である。
【０００８】
【発明の実施の形態】以下、本発明の一実施形態である
ＭＯＳＦＥＴを、図１乃至図１０を参照して説明する。
図１乃至図１０は製造の各工程を順に示す断面図であ
る。なお、本実施形態のＭＯＳＦＥＴは、例えば同一基
板内に異なる構成の他の素子と共に形成されるもので、
以下の工程と共にあるいは工程間に実行される他の素子
部分の形成過程については説明を省略する。
ＭＯＳＦＥＴを、図１乃至図１０を参照して説明する。
図１乃至図１０は製造の各工程を順に示す断面図であ
る。なお、本実施形態のＭＯＳＦＥＴは、例えば同一基
板内に異なる構成の他の素子と共に形成されるもので、
以下の工程と共にあるいは工程間に実行される他の素子
部分の形成過程については説明を省略する。
【０００９】先ず、図１に示す第１の工程において、ｐ
＋形シリコンウエハ１１の鏡面研磨等により平坦化され
た上面に、気相成長によりｐ−形エピタキシャル層１２
を積層してシリコン基板１３を形成する。その後、シリ
コン基板１３を高温の酸化雰囲気中にさらしてｐ−形エ
ピタキシャル層１２の上面に酸化シリコン（ＳｉＯ２）
膜１４を形成する。
＋形シリコンウエハ１１の鏡面研磨等により平坦化され
た上面に、気相成長によりｐ−形エピタキシャル層１２
を積層してシリコン基板１３を形成する。その後、シリ
コン基板１３を高温の酸化雰囲気中にさらしてｐ−形エ
ピタキシャル層１２の上面に酸化シリコン（ＳｉＯ２）
膜１４を形成する。
【００１０】次に、図２に示す第２の工程において、酸
化シリコン膜１４の上面全体にＣＶＤ法（化学的気相成
長法）により窒化シリコン膜１５を成膜する。続いて窒
化シリコン（Ｓｉ３Ｎ４）膜１５上にフォトレジスト１
６を塗布し、このフォトレジスト１６によって素子分離
領域形成開孔１７を有する所定パターンのマスクを形成
する。そして、パターニングされたフォトレジスト１６
をマスクにして素子分離領域形成開孔１７内の窒化シリ
コン膜１５のエッチングを行い、窒化シリコン膜１５の
素子分離領域形成部分に開孔１８を形成する。
化シリコン膜１４の上面全体にＣＶＤ法（化学的気相成
長法）により窒化シリコン膜１５を成膜する。続いて窒
化シリコン（Ｓｉ３Ｎ４）膜１５上にフォトレジスト１
６を塗布し、このフォトレジスト１６によって素子分離
領域形成開孔１７を有する所定パターンのマスクを形成
する。そして、パターニングされたフォトレジスト１６
をマスクにして素子分離領域形成開孔１７内の窒化シリ
コン膜１５のエッチングを行い、窒化シリコン膜１５の
素子分離領域形成部分に開孔１８を形成する。
【００１１】次に、図３に示す第３の工程において、フ
ォトレジスト１６を剥離して除去した後、パターニング
された窒化シリコン膜１５を有するシリコン基板１３を
高温の酸化雰囲気におき、パターニングされた窒化シリ
コン膜１５をマスクとして開孔１８内の酸化シリコン膜
１４を選択的に酸化し、厚いフィールド酸化膜１９を形
成する。
ォトレジスト１６を剥離して除去した後、パターニング
された窒化シリコン膜１５を有するシリコン基板１３を
高温の酸化雰囲気におき、パターニングされた窒化シリ
コン膜１５をマスクとして開孔１８内の酸化シリコン膜
１４を選択的に酸化し、厚いフィールド酸化膜１９を形
成する。
【００１２】次に、図４に示す第４の工程において、基
板上の窒化シリコン膜１５をエッチングにより除去し、
さらにフィールド酸化膜１９間の酸化シリコン膜１４を
除去してｐ−形エピタキシャル層１２の上面が露出する
ようにする。その後、露出したｐ−形エピタキシャル層
１２の上面にゲート酸化膜となる薄い酸化シリコン膜２
０を酸化形成する。さらに、形成した薄い酸化シリコン
膜２０の上にＣＶＤ法によりゲート電極となるポリシリ
コン膜２１を成膜する。
板上の窒化シリコン膜１５をエッチングにより除去し、
さらにフィールド酸化膜１９間の酸化シリコン膜１４を
除去してｐ−形エピタキシャル層１２の上面が露出する
ようにする。その後、露出したｐ−形エピタキシャル層
１２の上面にゲート酸化膜となる薄い酸化シリコン膜２
０を酸化形成する。さらに、形成した薄い酸化シリコン
膜２０の上にＣＶＤ法によりゲート電極となるポリシリ
コン膜２１を成膜する。
【００１３】続いてポリシリコン膜２０上に図示しない
がフォトレジストを塗布し、ゲート形成部分のフォトレ
ジストを残し、他の部分のフォトレジストを除去するよ
うにして所定パターンのマスクを形成する。そして、パ
ターニングされたフォトレジストをマスクにしてポリシ
リコン膜２１のエッチングを行い、フォトレジストを除
去する。そして、基板全面にりん（Ｐ）等をイオン注入
してソース、ドレイン領域形成部分にｎ−領域２２を形
成する。
がフォトレジストを塗布し、ゲート形成部分のフォトレ
ジストを残し、他の部分のフォトレジストを除去するよ
うにして所定パターンのマスクを形成する。そして、パ
ターニングされたフォトレジストをマスクにしてポリシ
リコン膜２１のエッチングを行い、フォトレジストを除
去する。そして、基板全面にりん（Ｐ）等をイオン注入
してソース、ドレイン領域形成部分にｎ−領域２２を形
成する。
【００１４】次に、図５に示す第５の工程において、基
板上のゲート部分及びソース、ドレイン領域形成部分を
覆うように酸化シリコン膜２３を形成し、さらにゲート
部分の薄い酸化シリコン膜２０を保護するスペーサを形
成するように酸化シリコン膜２３のパターニングを行
い、ソース、ドレイン領域形成部分にｐ−形エピタキシ
ャル層１２上部のｎ−領域２２上面が露出するようにす
る。その後、基板上にフォトレジストを塗布し、ソー
ス、ドレイン領域形成部分のｎ−領域２２にｎ＋領域形
成開孔を有する所定パターンのマスクをフォトレジスト
により形成する。
板上のゲート部分及びソース、ドレイン領域形成部分を
覆うように酸化シリコン膜２３を形成し、さらにゲート
部分の薄い酸化シリコン膜２０を保護するスペーサを形
成するように酸化シリコン膜２３のパターニングを行
い、ソース、ドレイン領域形成部分にｐ−形エピタキシ
ャル層１２上部のｎ−領域２２上面が露出するようにす
る。その後、基板上にフォトレジストを塗布し、ソー
ス、ドレイン領域形成部分のｎ−領域２２にｎ＋領域形
成開孔を有する所定パターンのマスクをフォトレジスト
により形成する。
【００１５】そして、パターニングされたフォトレジス
トをマスクにしてイオン注入法によりひ素（Ａｓ）の打
ち込みを行う。続いてフォトレジストを基板上から除去
し、さらに基板を加熱雰囲気におき、ソース、ドレイン
領域形成部分のｎ−領域２２内に打ち込まれたひ素の熱
拡散を行いソース、ドレイン領域を構成するｎ＋領域２
４を形成する。
トをマスクにしてイオン注入法によりひ素（Ａｓ）の打
ち込みを行う。続いてフォトレジストを基板上から除去
し、さらに基板を加熱雰囲気におき、ソース、ドレイン
領域形成部分のｎ−領域２２内に打ち込まれたひ素の熱
拡散を行いソース、ドレイン領域を構成するｎ＋領域２
４を形成する。
【００１６】次に、図６に示す第６の工程において、ｎ
＋領域２４が形成された基板の上面全体に蒸着によって
チタン（Ｔｉ）膜２５を形成する。さらに蒸着によって
Ｔｉ膜２５上に窒化チタン（ＴｉＮ）膜２６を形成す
る。
＋領域２４が形成された基板の上面全体に蒸着によって
チタン（Ｔｉ）膜２５を形成する。さらに蒸着によって
Ｔｉ膜２５上に窒化チタン（ＴｉＮ）膜２６を形成す
る。
【００１７】次に、図７に示す第７の工程において、所
定温度で所定時間加熱してチタン膜２５と下地のシリコ
ンとを反応させる。これによりチタン膜２５と下地のシ
リコンとの界面近傍にはシリコンリッチのチタンシリサ
イド（ＴｉＳｉ２）膜２７が形成される。そしてチタン
膜２５内でのチタンとシリコンの化合物は、膜厚方向の
分布として窒化チタン膜２６との界面方向に行くに従い
シリコンリッチのチタンシリサイドからチタンリッチの
組成のもの、例えばチタン：１でシリコン：２の組成か
ら、チタン：１でシリコン：１の組成、チタン：５でシ
リコン：３の組成へと変化したものとなる。
定温度で所定時間加熱してチタン膜２５と下地のシリコ
ンとを反応させる。これによりチタン膜２５と下地のシ
リコンとの界面近傍にはシリコンリッチのチタンシリサ
イド（ＴｉＳｉ２）膜２７が形成される。そしてチタン
膜２５内でのチタンとシリコンの化合物は、膜厚方向の
分布として窒化チタン膜２６との界面方向に行くに従い
シリコンリッチのチタンシリサイドからチタンリッチの
組成のもの、例えばチタン：１でシリコン：２の組成か
ら、チタン：１でシリコン：１の組成、チタン：５でシ
リコン：３の組成へと変化したものとなる。
【００１８】その後、例えば、硫酸と過酸化水素水の混
合比が３：１で液温が１００℃〜１４０℃の混合液中に
浸す酸化雰囲気での処理を行う。この酸化雰囲気の処理
によって、チタンシリサイド膜２７上に残存する窒化チ
タン及び未反応のチタンが剥離し、同時に、ゲート電極
のポリシリコン膜２１と、ソース、ドレイン領域を構成
するｎ＋領域２４上のチタンシリサイド膜２７の上面
に、厚さが５ｎｍ以上である酸化シリコン膜２８が形成
される。なお、酸化シリコン膜２８はチタンシリサイド
膜２７の凝集防止用に設けるものであって、その厚さに
ついては、チタンシリサイド膜２７を上から押さえ付け
ることにより、以後の工程等での加熱処理によって、例
えば次の層間絶縁膜の形成工程前に行われる同一基板内
に形成される他の素子の形成過程等における加熱処理を
含み、チタンシリサイド膜２７に凝集が生じない程度の
ものであればよい。
合比が３：１で液温が１００℃〜１４０℃の混合液中に
浸す酸化雰囲気での処理を行う。この酸化雰囲気の処理
によって、チタンシリサイド膜２７上に残存する窒化チ
タン及び未反応のチタンが剥離し、同時に、ゲート電極
のポリシリコン膜２１と、ソース、ドレイン領域を構成
するｎ＋領域２４上のチタンシリサイド膜２７の上面
に、厚さが５ｎｍ以上である酸化シリコン膜２８が形成
される。なお、酸化シリコン膜２８はチタンシリサイド
膜２７の凝集防止用に設けるものであって、その厚さに
ついては、チタンシリサイド膜２７を上から押さえ付け
ることにより、以後の工程等での加熱処理によって、例
えば次の層間絶縁膜の形成工程前に行われる同一基板内
に形成される他の素子の形成過程等における加熱処理を
含み、チタンシリサイド膜２７に凝集が生じない程度の
ものであればよい。
【００１９】次に、図８に示す第８の工程において、ゲ
ート電極のポリシリコン膜２１とｎ ＋領域２４の上にチ
タンシリサイド膜２７と酸化シリコン膜２８の積層膜が
形成された基板上に、ＣＶＤ法により層間絶縁膜の厚い
酸化シリコン膜２９を成膜する。
ート電極のポリシリコン膜２１とｎ ＋領域２４の上にチ
タンシリサイド膜２７と酸化シリコン膜２８の積層膜が
形成された基板上に、ＣＶＤ法により層間絶縁膜の厚い
酸化シリコン膜２９を成膜する。
【００２０】次に、図９に示す第９の工程において、酸
化シリコン膜２９上に図示しないがフォトレジストを塗
布し、ゲート電極のポリシリコン膜２１と、ソース、ド
レイン領域を構成するｎ＋領域２４上にコンタクトホー
ル形成開孔を有する所定パターンのマスクをフォトレジ
ストにより形成する。そして、パターニングされたフォ
トレジストをマスクにして酸化シリコン膜２９のエッチ
ングを行い、ポリシリコン膜２１とｎ＋領域２４上にコ
ンタクトホール３０を開孔する。
化シリコン膜２９上に図示しないがフォトレジストを塗
布し、ゲート電極のポリシリコン膜２１と、ソース、ド
レイン領域を構成するｎ＋領域２４上にコンタクトホー
ル形成開孔を有する所定パターンのマスクをフォトレジ
ストにより形成する。そして、パターニングされたフォ
トレジストをマスクにして酸化シリコン膜２９のエッチ
ングを行い、ポリシリコン膜２１とｎ＋領域２４上にコ
ンタクトホール３０を開孔する。
【００２１】次に図１０に示す第１０の工程において、
酸化シリコン膜２９にコンタクトホール３０が形成され
た基板の上面上に、真空蒸着によってアルミニウム膜３
１を被着する。この後、アルミニウム膜３１上に図示し
ないがフォトレジストを塗布し、ソース、ドレイン部分
及びゲート部分のフォトレジストを所定形状に残し、他
の部分のフォトレジストを除去するようにしてマスクを
形成する。そして、パターニングされたフォトレジスト
をマスクにしてアルミニウム膜３１のエッチングを行
う。その後、フォトレジストを除去してソース、ドレイ
ン部分及びゲート部分にアルミニウム膜３１によってソ
ース、ドレイン及びゲートに対応する配線を設ける。さ
らに、図示しないがパッシベーションなどを行い装置を
完成する。
酸化シリコン膜２９にコンタクトホール３０が形成され
た基板の上面上に、真空蒸着によってアルミニウム膜３
１を被着する。この後、アルミニウム膜３１上に図示し
ないがフォトレジストを塗布し、ソース、ドレイン部分
及びゲート部分のフォトレジストを所定形状に残し、他
の部分のフォトレジストを除去するようにしてマスクを
形成する。そして、パターニングされたフォトレジスト
をマスクにしてアルミニウム膜３１のエッチングを行
う。その後、フォトレジストを除去してソース、ドレイ
ン部分及びゲート部分にアルミニウム膜３１によってソ
ース、ドレイン及びゲートに対応する配線を設ける。さ
らに、図示しないがパッシベーションなどを行い装置を
完成する。
【００２２】以上の通り構成することによって、ゲート
電極のポリシリコン膜２１の上面やソース、ドレイン領
域を構成するｎ＋領域２４上面に設けられるチタンシリ
サイド膜２７は、その上に設けられた酸化シリコン膜２
８によって押さえ付けられることになる。その結果、チ
タンシリサイド膜２７には凝集が生じず、膜は均一なも
のとなる。また、チタンシリサイド膜２７に凝集が起き
にくくなるため、製造工程での加熱温度や加熱時間の調
整や管理に手間がかからず、さらに適正な温度でのチタ
ンとシリコンを反応させることができ、低温であるため
に反応が不安定になったり、反応が進まないなどといっ
た事態が発生しなくなる。
電極のポリシリコン膜２１の上面やソース、ドレイン領
域を構成するｎ＋領域２４上面に設けられるチタンシリ
サイド膜２７は、その上に設けられた酸化シリコン膜２
８によって押さえ付けられることになる。その結果、チ
タンシリサイド膜２７には凝集が生じず、膜は均一なも
のとなる。また、チタンシリサイド膜２７に凝集が起き
にくくなるため、製造工程での加熱温度や加熱時間の調
整や管理に手間がかからず、さらに適正な温度でのチタ
ンとシリコンを反応させることができ、低温であるため
に反応が不安定になったり、反応が進まないなどといっ
た事態が発生しなくなる。
【００２３】
【発明の効果】以上の説明から明らかなように、本発明
によれば、形成されるチタンシリサイド膜が不均一なも
のとならず、また製造工程全体の加熱条件のバランスを
適正なものとするのにも手間がかからない等の効果を奏
する。
によれば、形成されるチタンシリサイド膜が不均一なも
のとならず、また製造工程全体の加熱条件のバランスを
適正なものとするのにも手間がかからない等の効果を奏
する。
【図１】本発明の一実施形態における第１の工程を示す
断面図である。
断面図である。
【図２】本発明の一実施形態における第２の工程を示す
断面図である。
断面図である。
【図３】本発明の一実施形態における第３の工程を示す
断面図である。
断面図である。
【図４】本発明の一実施形態における第４の工程を示す
断面図である。
断面図である。
【図５】本発明の一実施形態における第５の工程を示す
断面図である。
断面図である。
【図６】本発明の一実施形態における第６の工程を示す
断面図である。
断面図である。
【図７】本発明の一実施形態における第７の工程を示す
断面図である。
断面図である。
【図８】本発明の一実施形態における第８の工程を示す
断面図である。
断面図である。
【図９】本発明の一実施形態における第９の工程を示す
断面図である。
断面図である。
【図１０】本発明の一実施形態における第１０の工程を
示す断面図である。
示す断面図である。
【図１１】従来技術の概略構成を示す断面図である。
２１…ポリシリコン膜 ２４…ｎ＋領域 ２５…チタン膜 ２６…窒化チタン膜 ２７…チタンシリサイド膜 ２８…酸化シリコン膜
───────────────────────────────────────────────────── フロントページの続き Ｆターム(参考） 4M104 AA01 BB01 BB25 CC01 CC05 DD04 DD34 DD64 DD84 FF14 GG09 HH20 5F040 DA00 DA28 DC01 EC01 EC04 EC07 EC13 EF02 EF11 EH02 EJ03 EK01 FA03 FA05 FA19 FB02 FB04 FC00 FC02 FC05 FC19
Claims (5)
- 【請求項１】 導電領域の上面にチタンシリサイド膜を
設けるようにして導電部が形成された半導体装置におい
て、前記導電部が、前記チタンシリサイド膜上に所定厚
の該チタンシリサイド膜の凝集防止用酸化シリコン膜を
備えていることを特徴とする半導体装置。 - 【請求項２】 凝集防止用酸化シリコン膜の厚さが、５
ｎｍ以上であることを特徴とする請求項１記載の半導体
装置。 - 【請求項３】 導電領域上面にチタン膜を被着し、さら
に該チタン膜上面に窒化チタン膜を被着する工程と、前
記窒化チタン膜を被着した後に加熱処理して下地である
前記導電領域のシリコンとチタンを反応させてチタンシ
リサイド膜を形成する工程と、前記チタンシリサイド膜
上に残存する窒化チタン及び未反応チタンを酸化雰囲気
での処理によって剥離しながら該チタンシリサイド膜の
上面に酸化シリコン膜を形成する工程とを備えているこ
とを特徴とする半導体装置の製造方法。 - 【請求項４】 酸化雰囲気での処理が、硫酸と過酸化水
素水の混合液を所定温度に加熱して行うものであること
を特徴とする請求項３記載の半導体装置の製造方法。 - 【請求項５】 混合液の加熱温度が、１００℃〜１４０
℃であることを特徴とする請求項４記載の半導体装置の
製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP11016655A JP2000216383A (ja) | 1999-01-26 | 1999-01-26 | 半導体装置及びその製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP11016655A JP2000216383A (ja) | 1999-01-26 | 1999-01-26 | 半導体装置及びその製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JP2000216383A true JP2000216383A (ja) | 2000-08-04 |
Family
ID=11922372
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP11016655A Pending JP2000216383A (ja) | 1999-01-26 | 1999-01-26 | 半導体装置及びその製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2000216383A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2003074764A1 (en) * | 2002-03-01 | 2003-09-12 | Ngk Insulators, Ltd. | Method for removing titanium based coating film or oxide of titanium |
| KR100591176B1 (ko) | 2004-05-28 | 2006-06-19 | 동부일렉트로닉스 주식회사 | 반도체 소자의 실리사이드 형성 방법 |
| US7538029B2 (en) * | 2005-07-06 | 2009-05-26 | International Business Machines Corporation | Method of room temperature growth of SiOx on silicide as an etch stop layer for metal contact open of semiconductor devices |
-
1999
- 1999-01-26 JP JP11016655A patent/JP2000216383A/ja active Pending
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| Publication number | Priority date | Publication date | Assignee | Title |
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| WO2003074764A1 (en) * | 2002-03-01 | 2003-09-12 | Ngk Insulators, Ltd. | Method for removing titanium based coating film or oxide of titanium |
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| KR100591176B1 (ko) | 2004-05-28 | 2006-06-19 | 동부일렉트로닉스 주식회사 | 반도체 소자의 실리사이드 형성 방법 |
| US7538029B2 (en) * | 2005-07-06 | 2009-05-26 | International Business Machines Corporation | Method of room temperature growth of SiOx on silicide as an etch stop layer for metal contact open of semiconductor devices |
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| A912 | Removal of reconsideration by examiner before appeal (zenchi) |
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