JP2000269482A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
- Publication number
- JP2000269482A JP2000269482A JP11072845A JP7284599A JP2000269482A JP 2000269482 A JP2000269482 A JP 2000269482A JP 11072845 A JP11072845 A JP 11072845A JP 7284599 A JP7284599 A JP 7284599A JP 2000269482 A JP2000269482 A JP 2000269482A
- Authority
- JP
- Japan
- Prior art keywords
- layer
- film
- thickness
- oxide film
- metal
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
Links
- 239000004065 semiconductor Substances 0.000 title claims abstract description 29
- 238000004519 manufacturing process Methods 0.000 title description 12
- 239000000758 substrate Substances 0.000 claims abstract description 40
- 239000002184 metal Substances 0.000 claims abstract description 23
- 229910052751 metal Inorganic materials 0.000 claims abstract description 23
- 229910021332 silicide Inorganic materials 0.000 claims abstract description 23
- FVBUAEGBCNSCDD-UHFFFAOYSA-N silicide(4-) Chemical compound [Si-4] FVBUAEGBCNSCDD-UHFFFAOYSA-N 0.000 claims abstract description 23
- 238000010438 heat treatment Methods 0.000 claims abstract description 18
- 238000009792 diffusion process Methods 0.000 claims description 38
- 238000000151 deposition Methods 0.000 claims description 20
- 238000000034 method Methods 0.000 claims description 15
- 238000002844 melting Methods 0.000 claims description 2
- 230000008018 melting Effects 0.000 claims description 2
- 229910020711 Co—Si Inorganic materials 0.000 abstract description 12
- 238000004544 sputter deposition Methods 0.000 abstract description 11
- 229910018557 Si O Inorganic materials 0.000 abstract description 5
- LIVNPJMFVYWSIS-UHFFFAOYSA-N silicon monoxide Inorganic materials [Si-]#[O+] LIVNPJMFVYWSIS-UHFFFAOYSA-N 0.000 abstract description 5
- 239000000203 mixture Substances 0.000 abstract description 2
- 229910018999 CoSi2 Inorganic materials 0.000 abstract 2
- 239000010410 layer Substances 0.000 description 91
- 229910021420 polycrystalline silicon Inorganic materials 0.000 description 16
- 229920005591 polysilicon Polymers 0.000 description 16
- 230000008021 deposition Effects 0.000 description 15
- 229910019001 CoSi Inorganic materials 0.000 description 9
- QGZKDVFQNNGYKY-UHFFFAOYSA-N Ammonia Chemical compound N QGZKDVFQNNGYKY-UHFFFAOYSA-N 0.000 description 6
- MHAJPDPJQMAIIY-UHFFFAOYSA-N Hydrogen peroxide Chemical compound OO MHAJPDPJQMAIIY-UHFFFAOYSA-N 0.000 description 6
- 238000002955 isolation Methods 0.000 description 5
- 238000007796 conventional method Methods 0.000 description 4
- 239000011259 mixed solution Substances 0.000 description 4
- XLYOFNOQVPJJNP-UHFFFAOYSA-N water Substances O XLYOFNOQVPJJNP-UHFFFAOYSA-N 0.000 description 4
- 229910021529 ammonia Inorganic materials 0.000 description 3
- 238000005229 chemical vapour deposition Methods 0.000 description 3
- 238000007654 immersion Methods 0.000 description 3
- 238000002156 mixing Methods 0.000 description 3
- KRHYYFGTRYWZRS-UHFFFAOYSA-N Fluorane Chemical compound F KRHYYFGTRYWZRS-UHFFFAOYSA-N 0.000 description 2
- 230000007423 decrease Effects 0.000 description 2
- 230000007547 defect Effects 0.000 description 2
- 238000005530 etching Methods 0.000 description 2
- 239000011229 interlayer Substances 0.000 description 2
- 238000001465 metallisation Methods 0.000 description 2
- 230000015572 biosynthetic process Effects 0.000 description 1
- 238000004140 cleaning Methods 0.000 description 1
- 239000013078 crystal Substances 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
- 239000012467 final product Substances 0.000 description 1
- 239000007769 metal material Substances 0.000 description 1
- 229910052750 molybdenum Inorganic materials 0.000 description 1
- 230000000149 penetrating effect Effects 0.000 description 1
- 230000002093 peripheral effect Effects 0.000 description 1
- 230000036632 reaction speed Effects 0.000 description 1
- 239000003870 refractory metal Substances 0.000 description 1
- 229910052710 silicon Inorganic materials 0.000 description 1
- 229910052719 titanium Inorganic materials 0.000 description 1
- 229910052726 zirconium Inorganic materials 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
- H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
- H01L21/28—Manufacture of electrodes on semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/268
- H01L21/283—Deposition of conductive or insulating materials for electrodes conducting electric current
- H01L21/285—Deposition of conductive or insulating materials for electrodes conducting electric current from a gas or vapour, e.g. condensation
- H01L21/28506—Deposition of conductive or insulating materials for electrodes conducting electric current from a gas or vapour, e.g. condensation of conductive layers
- H01L21/28512—Deposition of conductive or insulating materials for electrodes conducting electric current from a gas or vapour, e.g. condensation of conductive layers on semiconductor bodies comprising elements of Group IV of the Periodic Table
- H01L21/28518—Deposition of conductive or insulating materials for electrodes conducting electric current from a gas or vapour, e.g. condensation of conductive layers on semiconductor bodies comprising elements of Group IV of the Periodic Table the conductive layers comprising silicides
Landscapes
- Engineering & Computer Science (AREA)
- Physics & Mathematics (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Manufacturing & Machinery (AREA)
- Computer Hardware Design (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Power Engineering (AREA)
- Insulated Gate Type Field-Effect Transistor (AREA)
- Electrodes Of Semiconductors (AREA)
Abstract
領域でも、カバレージの良い広い領域と同じ膜厚および
シート抵抗を有するシリサイド層を形成する。 【解決手段】 ソース/ドレイン拡散層16、17を形
成した上に薄い酸化膜18を形成する。次にCo膜19
を指向性スパッタ法で基板加熱しながら堆積すると、組
成が熱的に安定ではない中間的なCo−Si層20とC
o−Si−O層21とが形成される。未反応のまま残っ
たCo膜19およびCo−Si−O層21のみを選択的
に除去した後、高温熱処理を行うと、中間的なCo−S
i層20がCoSi2 層22に変わり膜厚が増加する。
酸化膜18を形成することによってCoとSiとの反応
速度が抑制され、微細領域でも広い領域と同じ膜厚のC
o−Si層20を形成でき、結果、均一な膜厚およびシ
ート抵抗のCoSi2 層22を形成できる。
Description
ンジスタのソース、ドレイン拡散層等の上にシリサイド
層が形成される半導体装置の製造方法に関するものであ
る。
Sトランジスタのゲート電極、ソース・ドレイン拡散層
ともに低抵抗な電極とすることができるサリサイド構造
と呼ばれるトランジスタ形成技術の開発が要求されてい
る。例えばCoを用いたCoサリサイド構造では、金属
材料ターゲットと半導体基板とを距離をおいて金属膜を
形成する遠距離スパッタに代表される指向性スパッタ法
(例えばアルバック テクニカル ジャーナル47巻
35頁 1997年)が用いられる。これをCMOSロ
ジックデバイス製造に応用するとゲート電極に挟まれた
微細拡散層領域にも比較的カバレジの良いCo膜堆積を
行うことができ、それと同時に広い領域にも狭い領域に
もほぼ同じ膜厚のCoを堆積することが可能となり、両
領域に同じシート抵抗値を有する低抵抗Coシリサイド
層を形成することが従来から可能であった。
堆積する場合について図2を用いて説明する。図2
(a)に示すように、Si基板1上に素子分離部2によ
って分離されたソース・ドレイン拡散層3が存在し、こ
の拡散層3の間にゲート酸化膜4を介し高さ0.2μm
のポリシリコンゲート電極5、6、7、8が、絶縁膜か
らなるサイドウォール9に挟まれて形成されている。こ
の例ではゲート電極5と6の間の寸法は例えば1.0μ
mであり、ゲート電極7、8の間の寸法は0.5μmで
ある。この構造の上に指向性スパッタ法を用いて厚さ1
0nmのCo膜10を堆積する。この指向性スパッタ法
では、ArプラズマによってCoターゲットからたたき
出したCo原子をSi基板1に対してほぼ垂直に入射さ
せて堆積するのであるが、図2(b)に示すように、ゲ
ート電極7、8に挟まれた狭い領域の中央部Aで9nm
程度、周辺部Bでも8nm程度の厚さのCo膜10が形
成される。なお、図2(b)は、ポリシリコンゲート電
極7、8付近のみを示したものである。
したCo膜10を、後工程で熱処理を行うことによりS
i基板1と反応させ、Si基板1上にCoシリサイド層
を形成する。このシリサイド層は、ゲート電極の間隔が
0.5μm程度であるうちはその間隔寸法に依らず、ほ
ぼ一定の膜厚を有し、少なくともチップ内では均一なシ
ート抵抗値を有したシリサイド層を形成することができ
た。
の方法では、図2で示したポリシリコンゲート電極7、
8の間隔がさらに狭く0.2μm程度となってくると、
すなわち、ゲート電極7、8の間の深さが約0.2μ
m、間隔が0.2μm程度とアスペクト比が大きくなっ
てくると、たとえ指向性スパッタ法を用いて10nmの
膜厚を目標としてCo膜を堆積したとしても、中央部の
厚いところで6nm程度の厚さしか堆積されず、一方、
ゲート電極の間隔の広い部分ではほぼ目標通り10nm
堆積される。このような試料を熱処理を行ってCo膜を
シリサイド化した場合、ポリシリコンゲート電極間隔の
広い部分と狭い部分(すなわち広い領域と微細領域)と
で、Co膜の厚さの違いによって膜厚およびシート抵抗
の大きく異なるシリサイド層が形成されるという問題が
あった。
の大きく異なるCoシリサイド層が形成されると、後工
程でCoシリサイド層上に形成された層間絶縁膜にコン
タクトを開口するコンタクトエッチで、ポリシリコンゲ
ート電極間隔の狭い部分でオーバーエッチングに基づく
Coシリサイド層を突き抜けその下の拡散層まで達する
ことによりコンタクト抵抗が増大してしまう。また、ポ
リシリコンゲート電極間隔の広い部分と狭い部分とで拡
散層抵抗のばらつきによるデバイスの動作スピードのば
らつきが発生する。このように、ポリシリコンゲート電
極間隔の狭い部分におけるコンタクト抵抗の増大や、デ
バイスの動作スピードのばらつきにより、完成した半導
体装置に不良が発生し、製造歩留りが低下することにも
なる。また、ポリシリコンゲート電極間隔の狭い部分で
のCo堆積膜厚を目標の膜厚まで増加させようとする
と、ポリシリコンゲート電極間隔の広い部分のCo堆積
膜厚が目標の膜厚よりも厚くなり、そこで形成されるC
oSi2 膜厚が厚くなることによってこの部分でp−n
接合リークが増加し、完成した半導体装置に不良が発生
し、製造歩留りが低下することにもなる。
カバレージを向上するために、Co膜のCVD法が考え
られるが、今のところ、工業的なCo金属のCVD法は
存在しない。
レージが悪い微細領域でも、カバレージの良い広い領域
と同じ膜厚およびシート抵抗を有するシリサイド層を形
成することが可能な半導体装置の製造方法を提供するこ
とを目的とする。
造方法は、半導体基板上に酸化膜を形成する工程と、酸
化膜上に金属を堆積し、金属が酸化膜を通して半導体基
板の表面部分と反応した中間反応層を形成する工程と、
中間反応層を形成していない金属および酸化膜を除去し
た後、高温熱処理により中間反応層をシリサイド層に変
化させる工程とを含んでいる。
ことによって金属と半導体基板との反応速度が抑制さ
れ、金属のカバレージが悪い微細領域でも、カバレージ
の良い広い領域と同じ膜厚の中間反応層を形成でき、結
果、微細領域と広い領域とで同じ膜厚およびシート抵抗
を有するシリサイド層を形成することができる。金属堆
積時の基板加熱条件などによって中間反応層の厚さを制
御することができ、延いてはシリサイド層の厚さを制御
できる。
てゲート電極が複数形成され、ゲート電極の間に挟まれ
た半導体基板の表面にソース/ドレイン拡散層が形成さ
れ、そのソース/ドレイン拡散層上に酸化膜,中間反応
層およびシリサイド層を形成することにより、ゲート電
極に挟まれた微細領域のソース/ドレイン拡散層であっ
ても、広い領域のソース/ドレイン拡散層であっても、
その上に同じ膜厚およびシート抵抗を有するシリサイド
層を形成することができ、ソース/ドレイン拡散層をそ
の領域の広さに依らず均一に低抵抗化できる。
体基板を加熱しながら金属を堆積することによって行わ
れることが望ましい。
ることが望ましい。
しい。
を参照しながら説明する。図1は本発明の実施の形態に
おける半導体装置の製造方法を示す工程断面図である。
この図1では、MOSトランジスタが複数形成される部
分のうち特にゲート電極間隔が狭い部分を示している。
膜からなる素子分離部12が形成されたSi基板(半導
体基板)11上に、ゲート酸化膜13、ポリシリコンゲ
ート電極14、サイドウォール15を形成した後、ソー
ス/ドレイン拡散層16、17を形成する。ソース/ド
レイン拡散層16は幅0.2μm以下の微細領域となっ
ており、またソース/ドレイン拡散層17は幅0.2μ
mを超える広い領域となっており、Si基板11表面が
露出している。この基板をフッ酸/水の混合液(混合比
1:100)でソース/ドレイン拡散層16、17表面
を清浄化する。その後、80℃のアンモニア/過酸化水
素水/水の混合液(混合比1:1:8)に10分間、浸
漬させることにより、ソース/ドレイン拡散層16、1
7表面上およびポリシリコンゲート電極14表面上に
0.7nm厚の酸化膜18を形成する。
nmのCo膜19を指向性スパッタ法で基板温度200
℃で堆積する。堆積時の基板加熱は、上に述べた清浄化
工程などにおける基板表面の吸着水分などを除去して界
面を清浄にし、CoとSiとの反応が不均一にならない
ようにするためにほとんどの場合必要となるものであ
る。しかし、吸着水分が無視できるのであれば、室温付
近で堆積した後、200℃程度の温度で熱処理すること
も可能であるが、基板加熱しながら堆積するのが望まし
い。
とき、堆積中に約5nmのCoが薄い酸化膜18を突き
抜けてSi基板11のSiと反応し、組成が熱的に安定
ではない中間的なCo−Si層(中間反応層)20が膜
厚約5nm形成される。またそれと同時に酸化膜18が
Co膜19と反応し、Co−Si−O層21を形成す
る。また、ポリシリコンゲート電極14の表面上におい
ても同様な反応が起こっている。一方、素子分離部12
上およびサイドウォール15上に堆積されたCo膜19
は、通常素子分離部12およびサイドウォール15はS
i酸化膜からなるのでCo膜19の堆積中ソース/ドレ
イン拡散層16、17表面上と同じようにCo−Si−
O層21が形成されるが、反応すべきSiは存在しない
ので大部分未反応のCo膜19として残る。なお、Co
を室温付近で堆積した後、200℃程度の温度で熱処理
する場合には、熱処理されるときに上記の反応が起こ
る。
混合液(混合比1:1:8、80℃)を用いて未反応の
まま残ったCo膜19およびCo−Si−O層21のみ
を選択的に除去すると、ソース/ドレイン拡散層16、
17上およびポリシリコンゲート電極14上にCo−S
i層20が残る。これに例えば800℃、30秒間の熱
処理を施し、膜厚約10nmの熱的に安定した最終生成
物であるCoSi2 層(シリサイド層)22を形成する
(図1(c))。ここでこの高温熱処理によって、中間
的なCo−Si層20がCoSi2 層22に変わるとき
に結晶構造が変化し、このために体積が膨張し約5nm
から約10nmに膜厚が増加する。
ドレイン拡散層16、17表面上に例えば0.7nm厚
の薄い酸化膜18を形成し、その上にCo膜19を、堆
積中の反応で消費されるCo膜厚(5nm)よりもかな
り厚く(20nm)堆積している。
ト電極14がCo金属原子のソース/ドレイン拡散層1
6、17上の表面付着を阻害する壁となるが、Co膜1
9を厚く堆積することによって、ポリシリコンゲート電
極14に囲まれたサイズの異なる比較的大きな拡散層1
7だけでなく、非常に小さな狭い拡散層16上にも最終
目標とする厚さのCoSi2 層22を形成できるだけの
Co膜が形成される。
層表面に基板加熱をしながら直接接触するようにCo膜
を堆積する方法では、基板加熱温度が200℃という低
温であってもきわめて速くCo膜とSiが反応するので
堆積したCoはほとんど全部反応する。従ってCo−S
i層の厚さは最初に堆積するCo膜の厚さで制御しなけ
ればならなかった。このような方法では広いソース/ド
レイン拡散層と狭いソース/ドレイン拡散層とではどう
しても異なる膜厚に形成され、結局異なる厚さのCoS
i2 層しか形成できなかった。
薄い酸化膜18を積極的に形成するが、これは基板加熱
堆積中にCo膜とSiとの反応速度を抑制する働きをす
る。これによって形成するCo−Si層20の厚さを、
スパッタ堆積中における基板加熱の時間で制御できるよ
うになる。すなわち、例えば酸化膜18の厚さと形成す
るCo−Si層20の厚さに対応して基板加熱時間を決
めておけばよいのである。このようにしてCo−Si層
20の厚さを制御できるから、最初に形成するCo膜1
9の厚さは充分厚くすることが可能となり、広さの異な
るソース/ドレイン拡散層16、17の両方に同じ厚さ
のCo−Si層20を形成でき、最終的に、広さの異な
るソース/ドレイン拡散層16、17の両方に目標とす
る同じ厚さのCoSi2 層22を形成することができ
る。したがって、全ての領域でばらつきの少ないシート
抵抗値を有した拡散層を形成することができる。
つきによるデバイスの動作スピードのばらつきが発生す
るということを回避できる。また、従来のように、後工
程でCoSi2 層上に形成された層間絶縁膜にコンタク
トを開口する時のオーバーエッチングで、微細な領域で
のCoSi2 層が薄くてCoSi2 層を突き抜けるとい
うこともなくなる。また、従来のように微細な領域での
Co堆積膜厚を増加させる為に、広い領域でのCo堆積
膜厚が厚くなり、そこで形成されるCoSi2膜厚が厚
くなることによってこの部分でp−n接合リークが増加
するという問題も回避できる。
厚として0.7nmを例にとり説明したが、例えばアン
モニア/過酸化水素水/水の混合液への浸漬時間を制御
し、酸化膜18を0.1nm(浸漬時間約30秒)〜1
nm(浸漬時間約20分)にし、Siと反応するCoの
量を調整する事ができる。また0.1から1nmの間で
制御性がある他の方法、例えばCVD法で酸化膜18を
形成しても良い。
とCoの反応量が制御できることは言うまでもない。例
えば上記実施の形態では堆積温度(基板温度)を200
℃として約5nm厚のCo−Si層20を形成したが、
堆積温度を300℃とすると約7nm厚のCo−Si層
20が堆積中に形成される。
が、堆積中の反応で消費されるCo膜厚(堆積温度20
0℃では約5nm)より分厚い量を堆積すればよい。
とり説明したが、Ta、Ni、Mo、Zr、Tiなど、
サリサイドプロセスに用いられる他の高融点金属を用い
ても同じ効果が得られることも言うまでもない。
酸化膜を形成し、その上に金属を堆積するようにしてお
り、酸化膜が存在することによって金属と半導体基板と
の反応速度が抑制され、金属のカバレージが悪い微細領
域でも、カバレージの良い広い領域と同じ膜厚の中間反
応層を形成でき、結果、微細領域と広い領域とで同じ膜
厚およびシート抵抗を有するシリサイド層を形成するこ
とができる。金属堆積時の基板加熱条件などによって中
間反応層の厚さを制御することができ、延いてはシリサ
イド層の厚さを制御できる。
てゲート電極が複数形成され、ゲート電極の間に挟まれ
た半導体基板の表面にソース/ドレイン拡散層が形成さ
れ、そのソース/ドレイン拡散層上に酸化膜,中間反応
層およびシリサイド層を形成することにより、ゲート電
極に挟まれた微細領域のソース/ドレイン拡散層であっ
ても、広い領域のソース/ドレイン拡散層であっても、
その上に同じ膜厚およびシート抵抗を有するシリサイド
層を形成することができ、ソース/ドレイン拡散層をそ
の領域の広さに依らず均一に低抵抗化できる。
細領域でのカバレージ低下による抵抗値の拡散層サイズ
によるばらつき、抵抗値を低くする為に金属を厚く堆積
した場合の接合リークなどを改善することができ、半導
体装置の製造歩留りを向上することが可能である。
方法を示す工程断面図。
図。
Claims (5)
- 【請求項1】 半導体基板上に酸化膜を形成する工程
と、 前記酸化膜上に金属を堆積し、前記金属が前記酸化膜を
通して前記半導体基板の表面部分と反応した中間反応層
を形成する工程と、 前記中間反応層を形成していない前記金属および前記酸
化膜を除去した後、高温熱処理により前記中間反応層を
シリサイド層に変化させる工程とを含む半導体装置の製
造方法。 - 【請求項2】 半導体基板上にゲート絶縁膜を介してゲ
ート電極が複数形成され、前記ゲート電極の間に挟まれ
た前記半導体基板の表面にソース/ドレイン拡散層が形
成され、前記ソース/ドレイン拡散層上に酸化膜,中間
反応層およびシリサイド層を形成することを特徴とする
請求項1記載の半導体装置の製造方法。 - 【請求項3】 中間反応層を形成する工程は、半導体基
板を加熱しながら金属を堆積することによって行われる
ことを特徴とする請求項1または2記載の半導体装置の
製造方法。 - 【請求項4】 酸化膜の厚さは0.1〜1nmであるこ
とを特徴とする請求項1、2または3記載の半導体装置
の製造方法。 - 【請求項5】 金属は高融点金属であることを特徴とす
る請求項1、2、3または4記載の半導体装置の製造方
法。
Priority Applications (4)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP07284599A JP3400737B2 (ja) | 1999-03-18 | 1999-03-18 | 半導体装置の製造方法 |
US09/523,985 US6376373B1 (en) | 1999-03-18 | 2000-03-13 | Method of manufacturing a semiconductor device |
TW089104806A TW447049B (en) | 1999-03-18 | 2000-03-16 | Method of manufacturing a semiconductor device |
KR1020000013789A KR100634222B1 (ko) | 1999-03-18 | 2000-03-18 | 반도체 장치의 제조방법 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP07284599A JP3400737B2 (ja) | 1999-03-18 | 1999-03-18 | 半導体装置の製造方法 |
Publications (2)
Publication Number | Publication Date |
---|---|
JP2000269482A true JP2000269482A (ja) | 2000-09-29 |
JP3400737B2 JP3400737B2 (ja) | 2003-04-28 |
Family
ID=13501143
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP07284599A Expired - Fee Related JP3400737B2 (ja) | 1999-03-18 | 1999-03-18 | 半導体装置の製造方法 |
Country Status (4)
Country | Link |
---|---|
US (1) | US6376373B1 (ja) |
JP (1) | JP3400737B2 (ja) |
KR (1) | KR100634222B1 (ja) |
TW (1) | TW447049B (ja) |
Cited By (3)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US7078758B2 (en) | 2003-02-21 | 2006-07-18 | Renesas Technology Corp. | Semiconductor device having memory and logic devices with reduced resistance and leakage current |
US7723231B2 (en) | 2006-08-21 | 2010-05-25 | Kabushiki Kaisha Toshiba | Semiconductor device and method of fabricating the same |
JP2013243402A (ja) * | 2003-02-21 | 2013-12-05 | Renesas Electronics Corp | 半導体装置の製造方法 |
Families Citing this family (4)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US6743721B2 (en) | 2002-06-10 | 2004-06-01 | United Microelectronics Corp. | Method and system for making cobalt silicide |
US6985222B2 (en) * | 2003-04-25 | 2006-01-10 | Taiwan Semiconductor Manufacturing Company, Ltd. | Chamber leakage detection by measurement of reflectivity of oxidized thin film |
US20070025599A1 (en) * | 2005-07-26 | 2007-02-01 | Garcia Carl N | Sensor array spherical member barrier apparatus and method |
US7485572B2 (en) * | 2006-09-25 | 2009-02-03 | International Business Machines Corporation | Method for improved formation of cobalt silicide contacts in semiconductor devices |
Family Cites Families (3)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPH05166752A (ja) * | 1991-12-19 | 1993-07-02 | Sony Corp | チタンシリサイド層の形成方法 |
JP2692554B2 (ja) * | 1993-12-16 | 1997-12-17 | 日本電気株式会社 | 半導体装置の製造方法 |
FR2742924B1 (fr) * | 1995-12-22 | 1998-03-20 | Jorge Luis Regolini | Procede de depot selectif d'un siliciure de metal refractaire sur du silicium et plaquette de silicium metallisee par ce procede |
-
1999
- 1999-03-18 JP JP07284599A patent/JP3400737B2/ja not_active Expired - Fee Related
-
2000
- 2000-03-13 US US09/523,985 patent/US6376373B1/en not_active Expired - Lifetime
- 2000-03-16 TW TW089104806A patent/TW447049B/zh not_active IP Right Cessation
- 2000-03-18 KR KR1020000013789A patent/KR100634222B1/ko not_active IP Right Cessation
Cited By (9)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US7078758B2 (en) | 2003-02-21 | 2006-07-18 | Renesas Technology Corp. | Semiconductor device having memory and logic devices with reduced resistance and leakage current |
US7329575B2 (en) | 2003-02-21 | 2008-02-12 | Renesas Technology Corp. | Semiconductor device and semiconductor device manufacturing method |
US7586141B2 (en) | 2003-02-21 | 2009-09-08 | Renesas Technology Corp. | High speed memory device with reduced resistance and leakage current |
US7919799B2 (en) | 2003-02-21 | 2011-04-05 | Renesas Electronics Corporation | Semiconductor device and semiconductor device manufacturing method |
US8058679B2 (en) | 2003-02-21 | 2011-11-15 | Renesas Electronics Corporation | Semiconductor device and semiconductor device manufacturing method |
US8492813B2 (en) | 2003-02-21 | 2013-07-23 | Renesas Electronics Corporation | Semiconductor device and semiconductor device manufacturing method |
JP2013243402A (ja) * | 2003-02-21 | 2013-12-05 | Renesas Electronics Corp | 半導体装置の製造方法 |
US8647944B2 (en) | 2003-02-21 | 2014-02-11 | Renesas Electronics Corporation | Semiconductor device and semiconductor device manufacturing method |
US7723231B2 (en) | 2006-08-21 | 2010-05-25 | Kabushiki Kaisha Toshiba | Semiconductor device and method of fabricating the same |
Also Published As
Publication number | Publication date |
---|---|
US6376373B1 (en) | 2002-04-23 |
KR100634222B1 (ko) | 2006-10-16 |
JP3400737B2 (ja) | 2003-04-28 |
KR20000076903A (ko) | 2000-12-26 |
TW447049B (en) | 2001-07-21 |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
US6562718B1 (en) | Process for forming fully silicided gates | |
US6060387A (en) | Transistor fabrication process in which a contact metallization is formed with different silicide thickness over gate interconnect material and transistor source/drain regions | |
US6908849B2 (en) | High aspect ratio contact structure with reduced silicon consumption | |
US6432805B1 (en) | Co-deposition of nitrogen and metal for metal silicide formation | |
JP2000269482A (ja) | 半導体装置の製造方法 | |
JP2000243726A (ja) | 半導体装置の製造方法 | |
JP3208599B2 (ja) | 接続孔埋め込み形成方法 | |
US20020111021A1 (en) | Ozone oxide as a mediating layer in nickel silicide formation | |
JP3873008B2 (ja) | 半導体素子のシリサイド膜の形成方法 | |
JPH1167688A (ja) | シリサイド材料とその薄膜およびシリサイド薄膜の製造方法 | |
US5897373A (en) | Method of manufacturing semiconductor components having a titanium nitride layer | |
JP3258934B2 (ja) | セルフ・アライン・ケイ化物の改良された製造方法 | |
JP2657657B2 (ja) | 半導体装置とその製造方法 | |
JP2000216383A (ja) | 半導体装置及びその製造方法 | |
KR100512059B1 (ko) | 반도체 소자의 제조 방법 | |
JPH05160068A (ja) | 半導体装置の製造方法 | |
JPH11135789A (ja) | 半導体装置およびその製造方法 | |
JPH10335261A (ja) | 半導体装置の製造方法 | |
JP2000036466A (ja) | 半導体薄膜の形成方法、半導体装置およびその製造方法 | |
JPH0443635A (ja) | 半導体装置の製造方法 | |
JPH1187265A (ja) | 半導体集積回路装置の製造方法および製造装置 | |
JPH10144624A (ja) | 半導体装置の製造方法 | |
JPH0242718A (ja) | 半導体装置の製造方法 | |
JP2001210607A (ja) | 半導体装置の製造方法 | |
KR20030049309A (ko) | 반도체 소자의 실리사이드 형성 방법 |
Legal Events
Date | Code | Title | Description |
---|---|---|---|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20080221 Year of fee payment: 5 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20090221 Year of fee payment: 6 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20100221 Year of fee payment: 7 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20100221 Year of fee payment: 7 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20110221 Year of fee payment: 8 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20120221 Year of fee payment: 9 |
|
LAPS | Cancellation because of no payment of annual fees |