KR100591176B1 - 반도체 소자의 실리사이드 형성 방법 - Google Patents
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Abstract
본 발명에 따른 반도체 소자의 실리사이드 형성 방법은 반도체 기판 위에 측벽 스페이서를 갖는 게이트 전극과 소스 및 드레인 영역을 형성하는 단계, 게이트 전극과 소스 및 드레인 영역 위에 티타늄막을 형성하는 단계, 200도 내지 400도의 저온 열공정을 진행하여 게이트 전극과 소스 및 드레인 영역의 그레인 바운더리에 티타늄 실리사이드를 형성하는 단계, 티타늄 실리사이드를 제외한 잔류 티타늄막을 제거하는 단계, 게이트 전극과 소스 및 드레인 영역 위에 코발트 실리사이드를 형성하는 단계를 포함한다. 따라서, 본 발명에 따른 반도체 소자의 실리사이드 형성 방법은 코발트 증착 전 매우 얇은 티타늄을 증착하고, 실리콘 또는 폴리 실리콘의 그레인 바운더리에 TiSi 또는 Ti2Si형태의 티타늄 실리사이드를 형성하여 후속 공정에서 안정한 코발트 실리사이드를 형성할 수 있다.
실리사이드, 코발트, 스파이킹
Description
도 1 내지 도 3, 도 6 내지 도 9는 본 발명의 일 실시예에 따른 반도체 소자의 실리사이드 형성 방법을 공정 단계별로 나타낸 단면도이고,
도 4는 실리콘 또는 폴리 실리콘의 그레인 바운더리에 티타늄 실리사이드가 형성된 상태의 평면도이고,
도 5는 종래의 코발트 실리사이드 형성 시 발생하는 스파이킹 현상을 설명한 도면이다.
본 발명은 반도체 소자의 실리사이드 형성 방법에 관한 것이다.
반도체 소자가 고집적화됨에 소스 및 드레인 영역의 크기 및 게이트의 선폭이 감소하고 있고, 반면에 빠른 속도의 소자를 요구하고 있다. 또한, 소스 및 드레인 영역의 접합 깊이도 줄어들고 있다. 그러나, 소자의 선폭이 감소함에 따라서 소스 , 드레인 영역 및 게이트 영역에서의 저항이 증가하고 소자의 동작 속도는 감소한다.
이러한 문제점을 감소시키기 위하여 반도체 소자에 실리사이드를 형성하여 접촉저항을 감소시키고 있다. 소자의 선폭이 0.25 ㎛급 이상인 경우에는 티타늄을 이용하여 실리사이드를 형성하였으나, 소자의 선폭이 작은 0.18 ㎛급 이하인 경우에는 코발트를 이용하여 실리사이드를 형성하고 있다.
그러나, 실리사이드를 사용하여 저항을 감소시킨다 하더라도 실리사이드가 형성되는 접합 영역의 두께가 두껍게 형성될수록 PN 접합 부위(Junction)가 얇아지므로 접합 면에서의 다이오드 누설 전류(Diode Leakage Current)가 증가하게 되고 , 도판트(dopant)의 재분포를 유발하여 반도체 소자의 전기적 특성을 저하시키게 된다. 특히, 코발트의 경우는 티타늄에 비하여 실리콘으로의 확산 특성이 매우 뛰어나 실리콘 그레인 바운더리를 통하여 코발트의 확산이 집중적으로 발생하여 실리콘으로 파고드는 스파이킹 현상을 유발하여 누설 전류를 증가시킨다. 이러한 스파이킹 현상은 폴리실리콘상에서 코발트 실리사이드를 형성할 경우 더욱 심하게 나타난다.
본 발명의 기술적 과제는 스파이킹 현상의 발생을 방지하는 반도체 소자의 실리사이드 형성 방법을 제공하는 것이다.
본 발명에 따른 반도체 소자의 실리사이드 형성 방법은 반도체 기판 위에 측벽 스페이서를 갖는 게이트 전극과 소스 및 드레인 영역을 형성하는 단계, 상기 게이트 전극과 소스 및 드레인 영역 위에 티타늄막을 형성하는 단계, 200도 내지 400 도의 저온 열공정을 진행하여 상기 게이트 전극과 소스 및 드레인 영역의 그레인 바운더리에 티타늄 실리사이드를 형성하는 단계, 상기 티타늄 실리사이드를 제외한 잔류 티타늄막을 제거하는 단계, 상기 게이트 전극과 소스 및 드레인 영역 위에 코발트 실리사이드를 형성하는 단계를 포함하는 것이 바람직하다.
또한, 본 발명에 따른 반도체 소자의 실리사이드 형성 방법은 반도체 기판 위에 측벽 스페이서를 갖는 게이트 전극과 소스 및 드레인 영역을 형성하는 단계, 상기 게이트 전극과 소스 및 드레인 영역 위에 티타늄막을 형성하고 동시에 상기 게이트 전극과 소스 및 드레인 영역의 그레인 바운더리에 티타늄 실리사이드를 형성하는 단계, 상기 티타늄 실리사이드를 제외한 잔류 티타늄막을 제거하는 단계, 상기 게이트 전극과 소스 및 드레인 영역 위에 코발트 실리사이드를 형성하는 단계를 포함하는 것이 바람직하다.
또한, 상기 티타늄막은 10Å 내지 50Å의 두께로 형성하고, 상기 티타늄막은 1KW 내지 3KW의 DC 파워를 인가하여 증착하는 것이 바람직하다.
또한, 상기 반도체 기판은 실리콘 또는 폴리 실리콘이고, 상기 잔류 티타늄막은 스퍼터링을 이용하여 제거하는 것이 바람직하다.
또한, 상기 코발트 실리사이드를 형성하는 단계는 상기 게이트 전극과 소스 및 드레인 영역 위에 코발트를 증착하는 단계, 상기 반도체 기판을 제1 열처리하여 상기 실리사이트 형성용 금속막과 게이트 전극 및 소스 및 드레인 영역 실리콘의 실리사이드화 반응에 의한 코발트 실리사이드를 형성하는 단계, 상기 반도체 기판 상부에 잔류하는 미반응 코발트를 제거한 후, 상기 반도체 기판을 제2 열처리하여 상기 코발트 실리사이드를 저저항화하는 단계를 포함하는 것이 바람직하다.
그러면, 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자가 용이하게 실시할 수 있도록 본 발명의 실시예에 대하여 첨부한 도면을 참고로 하여 상세히 설명한다. 그러나 본 발명은 여러 가지 상이한 형태로 구현될 수 있으며 여기에서 설명하는 실시예에 한정되지 않는다.
도면에서 여러 층 및 영역을 명확하게 표현하기 위하여 두께를 확대하여 나타내었다. 명세서 전체를 통하여 유사한 부분에 대해서는 동일한 도면 부호를 붙였다. 층, 막, 영역, 판 등의 부분이 다른 부분 "위에" 있다고 할 때, 이는 다른 부분 "바로 위에" 있는 경우뿐 아니라 그 중간에 또 다른 부분이 있는 경우도 포함한다. 반대로 어떤 부분이 다른 부분 "바로 위에" 있다고 할 때에는 중간에 다른 부분이 없는 것을 뜻한다.
이제 본 발명의 실시예에 따른 반도체 소자의 실리사이드 형성 방법에 대하여 도면을 참고로 하여 상세하게 설명한다.
도 1 내지 도 3, 도 6 내지 도 9는 본 발명의 일 실시예에 따른 반도체 소자의 실리사이드 형성 방법을 공정 단계별로 나타낸 단면도이다.
본 발명의 일 실시예에 따른 반도체 소자의 실리사이드 형성 방법은 우선, 도 1에 도시한 바와 같이, 반도체 기판(102) 상에 게이트 절연막 형성용 산화막과 게이트 전극용 다결정 실리콘을 순차 형성한 후 포토리쏘그라피(photolithography) 공정을 이용하여 다결정 실리콘과 산화막을 패터닝(patterning)함으로써 게이트 절연막(104)과 게이트 전극(106)을 형성하고, 게이트 전극(106)과 게이트 절연막(104)의 노출된 측벽 부분에 질화막 등으로 이루어진 측벽 스페이서(108)를 형성한다.
그리고, 이온 주입 마스크를 이용하는 이온 주입 공정을 수행하여 저농도 또는 고농도의 불순물을 반도체 기판(102)의 소스 영역 및 드레인 영역에 주입함으로써, 반도체 소자의 소스(121) 및 드레인(122)을 형성한다.
다음으로, 도 2에 도시한 바와 같이, 티타늄을 스퍼터링, 증착 등의 물리기상 증착 방식(Physical Vapour Deposition, PVD)을 이용하여 1KW 내지 3KW의 낮은 DC 파워에서 증착하여 10Å 내지 50Å 두께의 얇은 티타늄막(109)을 형성한다.
다음으로, 도 3 및 도 4에 도시한 바와 같이, 200도 내지 400도 사이의 저온 열공정을 통하여 티타늄막(109)이 게이트 전극(106)과 소스(121) 및 드레인 영역(122)의 실리콘 또는 폴리 실리콘의 그레인 바운더리(10)에 TiSi 또는 Ti2Si 형태의 티타늄 실리사이드(115)로 형성된다. 도 4에는 실리콘 또는 폴리 실리콘의 그레인 바운더리(10)에 티타늄 실리사이드(115)가 형성된 상태의 평면도가 도시되어 있다. 이와 같이, 실리콘 또는 폴리 실리콘의 그레인 바운더리(10)에 위치한 TiSi 또는 Ti2Si의 영향으로 후속공정에서 코발트를 증착할 경우, 그레인 바운더리(10)에서 코발트의 실리콘 또는 폴리 실리콘으로의 확산이 억제되어 그레인 바운더리(10)에서의 스파이킹 현상을 방지할 수 있다.
도 5에는 종래의 코발트 실리사이드 형성 시 발생하는 스파이킹 현상을 설명한 도면이 도시되어 있다.
즉, 18 ㎛급 이하의 반도체 소자 경우 코발트 실리사이드를 사용하는데 코발트의 경우 실리콘에서의 확산 속도가 빠르다. 특히 폴리 실리콘상에서 코발트 실리사이드를 형성할 경우 폴리 실리콘의 그레인 바운더리(10)에서의 코발트의 확산이 빠르게 발생하여 그레인 바운더리(10)를 통하여 코발트 실리사이드가 파고 들어가는 스파이킹 현상이 발생하게 된다. 이러한 스파이킹 현상은 누설 전류를 증가시켜 디바이스의 실패율을 높이게 된다.
이를 방지하기 위해 본 발명의 일 실시예에서는 실리콘 또는 폴리 실리콘의 그레인 바운더리(10)에 TiSi 또는 Ti2Si의 티타늄 실리사이드(115)를 먼저 형성한 후 후속 공정에서 코발트를 증착함으로써 그레인 바운더리(10)에서 코발트의 실리콘 또는 폴리 실리콘으로의 확산을 억제시킨다.
높은 온도로 열공정을 진행할 경우 그레인 바운더리(10) 뿐만 아니라 바운더리 내부에도 TiSi 또는 Ti2Si 형태의 티타늄 실리사이드(115)가 형성되어 후속 코발트 실리사이드 형성에 영향을 미치게 되므로, 저온 열공정을 진행하는 것이 바람직하다.
다음으로, 도 6에 도시한 바와 같이, 아르곤(Ar) 플라즈마를 이용하여 실리콘 또는 폴리 실리콘의 그레인 바운더리에 형성된 TiSi 또는 Ti2Si 형태의 티타늄 실리사이드(115)를 제외한 잔류 티타늄막을 제거한다.
이 때, 티타늄막이 완전히 제거되지 않을 경우 후속 코발트 실리사이드의 형성에 영향을 미치므로 완전히 잔류 티타늄막을 제거하는 것이 바람직하다.
다음으로, 도 7에 도시한 바와 같이, 반도체 기판(102)을 HF 세정하고, 반도체 기판(102)의 게이트 전극(106)과 소스(121) 및 드레인 영역(122) 위에 코발트(110)를 증착한다.
다음으로, 코발트 실리사이드를 형성하기 위한 열공정을 진행한다.
즉, 도 8에 도시된 바와 같이, 급속 제1 열처리 공정, 예를 들면 650℃ 내지 850℃의 온도 조건과 질소 분위기에서 대략 10초 내지 60초 동안(보다 바람직하게는, 750℃의 온도 조건에서 30초 동안) 급속 제1 열처리 공정을 수행함으로써, 코발트(110)를 실리사이드화, 즉 코발트와 실리콘을 화학 반응시켜 실리사이드화시킨다.
상기와 같은 공정을 진행하여 코발트 실리사이드를 형성하는 경우, 실리콘 또는 폴리 실리콘의 그레인 바운더리에 위치한 TiSi 또는 Ti2Si의 영향으로 그레인 바운더리에서 코발트의 실리콘 또는 폴리 실리콘으로의 확산이 억제되어 그레인 바운더리에서의 스파이킹 현상을 방지할 수 있다. 따라서, 스파이킹 현상 없는 균일한 코발트 실리사이드를 형성하게 된다.
이때, 반도체 기판(102)의 상부, 보다 상세하게는 소스 및 드레인 영역의 상부와 다결정 실리콘인 게이트 전극(106)의 상부에 존재하는 코발트(110)는 코발트와 실리콘의 화학 반응에 의해 실리사이드화(즉, 실리사이드 화합물)되는 반면에 질화막인 측벽 스페이서(108) 상부에 존재하는 코발트(110)는 실리사이드화되지 않는다.
다음에, 도 9에 도시한 바와 같이, 식각 공정 등을 통해 반도체 기판(102) 상부에 잔류하는 실리사이드화 되지 않은 미반응 코발트를 제거한다.
즉, 코발트가 증착되어 있는 반도체 기판을 20℃ 내지 60℃의 용액에 담가서 20분 내지 40분 동안 진행함으로써 코발트를 제거한다.
그러면, 게이트 전극(106)의 상부와 반도체 기판(102)내 소스 및 드레인 영역의 상부에만 코발트 실리사이드(110a, 110b)가 남게 된다. 그리고, 이때 형성된 게이트 전극(106)과 소스 및 드레인 영역의 반도체 기판(102)에 형성된 코발트 실리사이드(110a. 110b)는 저항이 높으므로 850℃ 내지 920℃의 온도 조건과 질소 분위기에서 대략 10초 내지 30초 동안(보다 바람직하게는, 900℃에서 10초 동안) 제2 열처리 공정을 수행하여 낮은 저항을 갖는 코발트 실리사이드(110a, 110b)로 상(phase) 변이되도록 한다.
이상에서 본 발명의 바람직한 실시예에 대하여 상세하게 설명하였지만, 당해 기술 분야에서 통상의 지식을 가진 자라면 이로부터 다양한 변형 및 균등한 타 실시예가 가능하다는 점을 이해할 수 있을 것이다. 따라서, 본 발명의 권리 범위는 이에 한정되는 것은 아니고 다음의 청구범위에서 정의하고 있는 본 발명의 기본 개념을 이용한 당업자의 여러 변형 및 개량 형태 또한 본 발명의 권리범위에 속하는 것이다.
본 발명에 따른 반도체 소자의 실리사이드 형성 방법은 코발트 증착 전 매우 얇은 티타늄을 증착하고, 실리콘 또는 폴리 실리콘의 그레인 바운더리에 TiSi 또는 Ti2Si형태의 티타늄 실리사이드를 형성하여 후속 공정에서 안정한 코발트 실리사이드를 형성할 수 있다.
Claims (7)
- 반도체 기판 위에 측벽 스페이서를 갖는 게이트 전극을 형성하는 단계,상기 반도체 기판에 소스 및 드레인 영역을 형성하는 단계,상기 게이트 전극과 소스 및 드레인 영역 위에 티타늄막을 형성하는 단계,200도 내지 400도의 저온 열공정을 진행하여 상기 게이트 전극과 소스 및 드레인 영역의 그레인 바운더리에 티타늄 실리사이드를 형성하는 단계,상기 티타늄 실리사이드를 제외한 잔류 티타늄막을 제거하는 단계,상기 게이트 전극과 소스 및 드레인 영역 위에 코발트 실리사이드를 형성하는 단계를 포함하는 반도체 소자의 실리사이드 형성 방법.
- 반도체 기판 위에 측벽 스페이서를 갖는 게이트 전극을 형성하는 단계,상기 반도체 기파나에 소스 및 드레인 영역을 형성하는 단계,상기 게이트 전극과 소스 및 드레인 영역 위에 티타늄막을 형성하고 동시에 상기 게이트 전극과 소스 및 드레인 영역의 그레인 바운더리에 티타늄 실리사이드를 형성하는 단계,상기 티타늄 실리사이드를 제외한 잔류 티타늄막을 제거하는 단계,상기 게이트 전극과 소스 및 드레인 영역 위에 코발트 실리사이드를 형성하는 단계를 포함하는 반도체 소자의 실리사이드 형성 방법.
- 제1항 또는 제2항에서,상기 티타늄막은 10Å 내지 50Å의 두께로 형성하는 반도체 소자의 실리사이드 형성 방법.
- 제1항 또는 제2항에서,상기 티타늄막은 1KW 내지 3KW의 DC 파워를 인가하여 증착하는 반도체 소자의 실리사이드 형성 방법.
- 제1항 또는 제2항에서,상기 반도체 기판은 실리콘 또는 폴리 실리콘인 반도체 소자의 실리사이드 형성 방법.
- 제1항 또는 제2항에서,상기 잔류 티타늄막은 스퍼터링을 이용하여 제거하는 반도체 소자의 실리사이드 형성 방법.
- 제1항 또는 제2항에서,상기 코발트 실리사이드를 형성하는 단계는상기 게이트 전극과 소스 및 드레인 영역 위에 코발트를 증착하는 단계,상기 반도체 기판을 제1 열처리하여 상기 실리사이트 형성용 금속막과 게이트 전극 및 소스 및 드레인 영역 실리콘의 실리사이드화 반응에 의한 코발트 실리사이드를 형성하는 단계,상기 반도체 기판 상부에 잔류하는 미반응 코발트를 제거한 후, 상기 반도체 기판을 제2 열처리하여 상기 코발트 실리사이드를 저저항화하는 단계를 포함하는 반도체 소자의 실리사이드 형성 방법.
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KR19990073857A (ko) * | 1998-03-04 | 1999-10-05 | 김규현 | 낮은 접촉 저항의 실리사이드를 갖는 반도체소자 및 그 제조방법 |
JP2000216383A (ja) | 1999-01-26 | 2000-08-04 | Toshiba Corp | 半導体装置及びその製造方法 |
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KR20030049309A (ko) * | 2001-12-14 | 2003-06-25 | 아남반도체 주식회사 | 반도체 소자의 실리사이드 형성 방법 |
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