KR100443793B1 - 반도체 소자의 제조 방법 - Google Patents
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Abstract
본 발명은 반도체 소자의 제조 방법에 관한 것으로, 소자의 저항 특성을 개선하기 위해 적용되는 실리사이드층을 형성할 때, 먼저 비정질 실리콘층을 선택적으로 형성하고, 비정질 실리콘층이 형성된 전체구조상에 실리사이드용 금속층을 증착한 후, 1차 열처리 공정, 선택적 식각 공정 및 2차 열처리 공정을 통해 금속-실리사이드층을 형성하므로, 금속-실리사이드층의 저항 특성이 개선되어, 폴리실리콘 게이트 전극의 면저항 특성 및 소오스/드레인 접합부의 누설 전류 특성을 개선시킬 수 있는 반도체 소자의 제조 방법에 관하여 기술된다.
Description
본 발명은 반도체 소자의 제조 방법에 관한 것으로, 특히 실리사이드층의 저항 특성을 개선시켜, 폴리실리콘 게이트 전극의 면저항 특성 및 소오스/드레인 접합부의 누설 전류 특성을 개선시킬 수 있는 반도체 소자의 제조 방법에 관한 것이다.
일반적으로, 반도체 소자가 고집적화, 소형화, 고속화되어 감에 따라 트랜지스터의 게이트 전극으로 더욱 낮은 저항을 갖는 도전성 물질을 필요로 하고 있으며, 또한 소오스/드레인 접합부에서의 낮은 콘택 저항을 요구하고 있다. 게이트 전극의 저항 및 소오스/드레인 접합부의 콘택 저항을 낮추기 위한 하나의 방안으로 게이트 전극의 표면 및 소오스/드레인 접합부의 표면에 실리사이드층을 형성시키고 있다.
도 1a 내지 도 1d는 종래 반도체 소자의 제조 방법을 설명하기 위한 소자의 단면도이다.
도 1a를 참조하면, 실리콘 기판(11)에 소자 분리층(12)을 형성하여 액티브 영역을 정의(define)한다. NMOS 소자 혹은 PMOS 소자를 형성시키기 위한 웰 이온 주입 공정을 실시한 후, 산화층 형성 공정, 폴리실리콘층 형성 공정 및 게이트 패터닝 공정을 실시하여 액티브 영역의 실리콘 기판(11)상에 게이트 산화층(13) 및 폴리실리콘 게이트 전극(14)을 형성한다.
도 1b를 참조하면, LDD 이온 주입 공정 및 헤일로(halo) 이온 주입 공정을실시하여 폴리실리콘 게이트 전극(14) 양측의 실리콘 기판(11)에 LDD 이온 주입층(15) 및 헤일로 이온 주입층(16)을 형성한다.
도 1c를 참조하면, 게이트 폴리 산화공정, 스페이서용 절연층 형성 공정 및 스페이서 식각 공정을 실시하여, 폴리실리콘 게이트 전극(14) 양측벽에 버퍼 산화층(17) 및 절연 스페이서층(18)을 형성한다. 이후, 소오스/드레인 이온 주입 공정을 실시하여 소오스/드레인 접합부(19)를 형성한다.
도 1d를 참조하면, 폴리실리콘 게이트 전극(14) 및 소오스/드레인 접합부(19)가 형성된 전체구조상에 실리사이드용 금속층을 증착한 후, 1차 열처리 공정, 선택적 식각 공정 및 2차 열처리 공정을 통해 폴리실리콘 게이트 전극(14)의 표면 및 소오스/드레인 접합부(19)의 표면 각각에 금속-실리사이드층(100)을 형성한다.
최근, 0.25㎛ CMOS 테크날리지(technology)에서는 저 전력 및 고속의 소자 구현이 중요한데, 금속-실리사이드층이 적용된 게이트의 면저항은 게이트 선폭이 감소할 수록 증가되며, 0.2㎛ 이하의 선폭에서부터는 지수 함수적으로 급격히 증가한다. 0.2㎛ 이하의 선폭을 가지는 소자에서는 주로 실리사이드용 금속으로 코발트(Co)를 사용하여 코발트-실리사이드층을 적용하고 있으나, 소오스/드레인 접합부와 같이 단결정 실리콘 기판에 형성되는 코발트-실리사이드층의 경우에는 열안정성이 850℃ 이상의 온도에서도 보장이 되나, 게이트 전극과 같이 폴리실리콘에 형성되는 코발트-실리사이드층의 경우에는 700℃ 이상의 열 공정을 받는 경우 게이트 전극의 선폭에 따라 코발트-실리사이드층의 비저항(Rs) 및 실리콘 웨이퍼의 각 사이트(site)별 비저항의 균일도가 증가하게 된다. 이러한 문제는 코발트-실리사이드층의 그레인 사이즈(grain size)보다 게이트 선폭이 같거나 작아지게 되면 코발트-실리사이드층에 응집 작용(agglomeration)이 일어나면서 게이트의 면저항이 급격히 증가하게 되며, 폴리실리콘의 그레인이 작을 경우 더 크게 발생하게 된다.
따라서, 본 발명은 실리사이드층의 저항 특성을 개선시켜, 폴리실리콘 게이트 전극의 면저항 특성 및 소오스/드레인 접합부의 누설 전류 특성을 개선시킬 수 있는 반도체 소자의 제조 방법을 제공함에 그 목적이 있다.
이러한 목적을 달성하기 위한 본 발명의 실시예에 따른 반도체 소자의 제조 방법은 실리콘 기판에 게이트 산화층 및 폴리실리콘 게이트 전극을 형성하는 단계; 상기 게이트 전극 양측의 상기 실리콘 기판에 LDD 이온 주입층 및 헤이로 이오 주입층을 형성하는 단계; 상기 게이트 전극의 양측벽에 절연 스페이서층을 형성한 후, 소오스/드레인 접합부를 형성하는 단계; 상기 게이트 전극 및 상기 접합부의 표면에 비정질 실리콘층을 형성하는 단계: 및 상기 비정질 실리콘층이 형성된 전체구조상에 실리사이드용 금속층을 증착한 후, 1차 열처리 공정, 선택적 식각 공정 및 2차 열처리 공정을 통해 상기 게이트 전극의 표면 및 상기 접합부의 표면 각각에 금속-실리사이드층을 형성하는 단계를 포함하여 이루어지는 것을 특징으로 한다.
도 1a 내지 도 1d는 종래 반도체 소자의 제조 방법을 설명하기 위한 소자의 단면도.
도 2a 내지 도 2e는 본 발명의 실시예에 따른 반도체 소자의 제조 방법을 설명하기 위한 소자의 단면도.
<도면의 주요 부분에 대한 부호의 설명>
11, 21: 실리콘 기판 12, 22: 소자 분리층
13, 23: 게이트 산화층 14, 24: 폴리실리콘 게이트 전극
15, 25: LDD 이온 주입층 16, 26: 헤일로 이온 주입층
17, 27: 버퍼 산화층 18, 28: 절연 스페이서층
19, 29: 소오스/드레인 접합부 100, 200s: 금속-실리사이드층
200: 비정질 실리콘층
이하, 본 발명을 첨부된 도면을 참조하여 상세히 설명하기로 한다.
도 2a 내지 도 2e는 본 발명의 실시예에 따른 반도체 소자의 제조 방법을 설명하기 위한 소자의 단면도이다.
도 2a를 참조하면, 실리콘 기판(21)에 소자 분리층(22)을 형성하여 액티브 영역을 정의(define)한다. NMOS 소자 혹은 PMOS 소자를 형성시키기 위한 웰 이온 주입 공정을 실시한 후, 산화층 형성 공정, 폴리실리콘층 형성 공정 및 게이트 패터닝 공정을 실시하여 액티브 영역의 실리콘 기판(21)상에 게이트 산화층(23) 및 폴리실리콘 게이트 전극(24)을 형성한다.
도 2b를 참조하면, LDD 이온 주입 공정 및 헤일로(halo) 이온 주입 공정을 실시하여 폴리실리콘 게이트 전극(24) 양측의 실리콘 기판(21)에 LDD 이온 주입층(25) 및 헤일로 이온 주입층(26)을 형성한다.
도 2c를 참조하면, 게이트 폴리 산화공정, 스페이서용 절연층 형성 공정 및 스페이서 식각 공정을 실시하여, 폴리실리콘 게이트 전극(24) 양측벽에 버퍼 산화층(27) 및 절연 스페이서층(28)을 형성한다. 이후, 소오스/드레인 이온 주입 공정을 실시하여 소오스/드레인 접합부(29)를 형성한다.
도 2d를 참조하면, 선택적 비정질 실리콘 성장 공정을 실시하여, 폴리실리콘 게이트 전극(24) 및 소오스/드레인 접합부(29)의 표면에만 비정질 실리콘층(200)을형성한다.
상기에서, 선택적 비정질 실리콘 성장 공정은 폴리실리콘 게이트 전극(24)이나 소오스/드레인 접합부(29) 표면에 존재하는 산화물 HF 계열의 화학제(chemical)를 이용하여 제거한 후, 증착 장치는 낱장씩 진행하는 고진공 장치를 사용하며, 공정 온도는 650℃ ~ 750℃로 하며, 압력은 0.01mtorr ~ 1mtorr로 하며, 이러한 조건에서 실리콘 소오스 가스로 SiH4가스를 5cc/min ~ 20cc/min으로 60초 ~ 180초간 흘려주어 비정질 실리콘층(200)을 250Å ~ 550Å의 두께로 선택적으로 증착하며, 이후 N2가스나 Ar 가스 분위기에서 1분 ~ 5분간 어닐링(annealing) 한다.
한편, 실리콘 소오스 가스로 SiH4가스 뿐만 아니라 Si2H6가스, SiH2Cl2가스 및 SiCl4가스중 적어도 어느 하나를 사용할 수 있으며, 선택적 성장률을 높이기 위하여 HCl 가스나 Cl2가스를 추가할 수 있다.
도 2e를 참조하면, 비정질 실리콘층(200)이 형성된 전체구조상에 실리사이드용 금속층을 증착한 후, 1차 열처리 공정, 선택적 식각 공정 및 2차 열처리 공정을 통해 폴리실리콘 게이트 전극(24)의 표면 및 소오스/드레인 접합부(29)의 표면 각각에 금속-실리사이드층(200s)을 형성한다.
상기에서, 금속-실리사이드층(200s)은 코발트(Co)를 50Å ~ 150Å의 두께로 증착한 후, 급속 열처리(RTP) 장비를 이용하여 350℃ ~ 600℃의 온도 범위에서 30초 ~ 90초간 1차 열처리 공정을 진행하고, 1차 열처리 공정 후에 미반응된 물질을제거하기 위하여 SC-1과 SC-2 화학제로 선택적 식각 공정을 진행하고, 급속 열처리(RTP) 장비를 이용하여 700℃ ~ 850℃의 온도 범위에서 20초 ~ 40초간 2차 열처리 공정을 진행하여 형성한다. SC-1 화학제는 NH4OH, H2O2및 DI의 혼합 용액이고, SC-2 화학제는 HCl, H2O2및 DI의 혼합 용액이다.
한편, 실리사이드용 금속층을 증착한 후에 캡핑층(capping layer)으로 Ti 또는 TiN을 증착할 수 있다. Ti는 80Å ~ 150Å의 두께로, TiN는 150Å ~ 300Å의 두께로 증착한다.
상기한 본 발명의 방법으로 형성되는 금속-실리사이드층(200s)은 폴리실리콘 게이트 전극(24) 상의 비정질 실리콘층(200)에 형성되기 때문에 금속-실리사이드층(200s)의 열적 안정성이 확보되어 금속-실리사이드층(200s)의 저항 특성이 좋아지며, 후속 열 공정에 대한 온도 선택의 폭이 넓어진다. 또한, 소오스/드레인 접합부(29) 상에 형성된 비정질 실리콘층(200)은 소오스/드레인 접합부(29)의 실리콘(Si)의 손실을 막아주므로 누설 전류 특성이 개선된다. 후속 열 공정이 최대 850℃이고, 0.18㎛ 이하의 선폭을 갖는 게이트 전극에서, 비정질 실리콘층(200)에 형성되는 금속-실리사이드층(200s)은 그 면저항이 최대 7 Ω/□였으며, 일반적인 방법으로 형성되는 금속-실리사이드층은 그 면저항이 최대 20 Ω/□였다.
상술한 바와 같이, 본 발명은 비정질 실리콘층을 적용하여 실리사이드층의 저항 특성을 개선시키므로, 폴리실리콘 게이트 전극의 면저항 특성 및 소오스/드레인 접합부의 누설 전류 특성을 개선시킬 수 있다.
Claims (11)
- 실리콘 기판에 게이트 산화층 및 폴리실리콘 게이트 전극을 형성하는 단계;상기 게이트 전극 양측의 상기 실리콘 기판에 LDD 이온 주입층 및 헤이로 이오 주입층을 형성하는 단계;상기 게이트 전극의 양측벽에 절연 스페이서층을 형성한 후, 소오스/드레인 접합부를 형성하는 단계;HCl가스나 Cl2가스가 첨가된 실리콘 소오스 가스를 이용하여 상기 게이트 전극 및 상기 접합부의 표면에 비정질 실리콘층을 형성하는 단계: 및상기 비정질 실리콘층이 형성된 전체구조상에 실리사이드용 금속층을 증착한 후, 1차 열처리 공정, 선택적 식각 공정 및 2차 열처리 공정을 통해 상기 게이트 전극의 표면 및 상기 접합부의 표면 각각에 금속-실리사이드층을 형성하는 단계를 포함하여 이루어지는 것을 특징으로 하는 반도체 소자의 제조 방법.
- 제 1 항에 있어서,상기 비정질 실리콘층은 선택적 비정질 실리콘 성장 공정으로 250Å ~ 550Å의 두께로 선택적으로 증착한 후, N2가스나 Ar 가스 분위기에서 1분 ~ 5분간 어닐링하여 형성하는 것을 특징으로 하는 반도체 소자의 제조 방법.
- 제 2 항에 있어서,상기 선택적 비정질 실리콘 성장 공정은 상기 게이트 전극이나 상기 접합부 표면에 존재하는 산화물 HF 계열의 화학제를 이용하여 제거한 후, 증착 장치는 낱장씩 진행하는 고진공 장치를 사용하며, 공정 온도는 650℃ ~ 750℃로 하며, 압력은 0.01mtorr ~ 1mtorr로 하며, 이러한 조건에서 상기 실리콘 소오스 가스로 SiH4가스를 5cc/min ~ 20cc/min로 60초 ~ 180초간 흘려주는 것을 특징으로 하는 반도체 소자의 제조 방법.
- 제 3 항에 있어서, 상기 실리콘 소오스 가스는 상기 SiH4가스 뿐만 아니라 Si2H6가스, SiH2Cl2가스 및 SiCl4가스중 적어도 어느 하나를 사용하는 것을 특징으로 하는 반도체 소자의 제조 방법.
- 삭제
- 제 1 항에 있어서,상기 금속-실리사이드층은 코발트를 50Å ~ 150Å의 두께로 증착하여 형성하는 것을 특징으로 하는 반도체 소자의 제조 방법.
- 제 1 항에 있어서,상기 1차 열처리 공정은 급속 열처리 장비를 이용하여 350℃ ~ 600℃의 온도 범위에서 30초 ~ 90초간 실시하는 것을 특징으로 하는 반도체 소자의 제조 방법.
- 제 1 항에 있어서,상기 선택적 식각 공정은 상기 1차 열처리 공정 후에 미반응된 물질을 제거하기 위하여 SC-1과 SC-2 화학제를 사용하여 실시하는 것을 특징으로 하는 반도체 소자의 제조 방법.
- 제 1 항에 있어서,상기 2차 열처리 공정은 급속 열처리 장비를 이용하여 700℃ ~ 850℃의 온도범위에서 20초 ~ 40초간 실시하는 것을 특징으로 하는 반도체 소자의 제조 방법.
- 제 1 항에 있어서,상기 실리사이드용 금속층 증착 후에 캡핑층으로 Ti 또는 TiN을 증착하는 단계를 더 추가하는 것을 특징으로 하는 반도체 소자의 제조 방법.
- 제 10 항에 있어서,상기 Ti는 80Å ~ 150Å의 두께로 증착하고, 상기 TiN는 150Å ~ 300Å의 두께로 증착하는 것을 특징으로 하는 반도체 소자의 제조 방법.
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| KR (1) | KR100443793B1 (ko) |
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|---|---|---|---|---|
| KR102349420B1 (ko) * | 2015-02-17 | 2022-01-10 | 삼성전자 주식회사 | 메탈 실리사이드층 형성방법 및 그 방법을 이용한 반도체 소자의 제조방법 |
Citations (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH07106280A (ja) * | 1993-10-07 | 1995-04-21 | Nec Corp | 半導体装置の製造方法 |
| KR0175010B1 (ko) * | 1995-08-24 | 1999-04-01 | 김광호 | 모스 트랜지스터의 샐리사이드 형성방법 |
| KR0175419B1 (ko) * | 1994-02-17 | 1999-04-01 | 가네꼬 히사시 | 자기-정렬 금속 실리사이드 막 형성 단계를 포함한 반도체 집적회로 소자 제조방법 |
| US5994191A (en) * | 1998-07-09 | 1999-11-30 | Advanced Micro Devices, Inc. | Elevated source/drain salicide CMOS technology |
| KR20000051687A (ko) * | 1999-01-25 | 2000-08-16 | 김규현 | 반도체 소자의 얕은 접합 및 실리사이드 형성 방법 |
| KR100361533B1 (en) * | 2001-03-29 | 2002-11-23 | Hynix Semiconductor Inc | Method for fabricating semiconductor device |
-
2001
- 2001-12-11 KR KR10-2001-0078257A patent/KR100443793B1/ko active IP Right Grant
Patent Citations (7)
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Also Published As
| Publication number | Publication date |
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