KR20030066998A - 도펀트 외확산 방지 및 콘택 저항 감소를 위한 반도체소자의 제조 방법 - Google Patents

도펀트 외확산 방지 및 콘택 저항 감소를 위한 반도체소자의 제조 방법 Download PDF

Info

Publication number
KR20030066998A
KR20030066998A KR1020020006786A KR20020006786A KR20030066998A KR 20030066998 A KR20030066998 A KR 20030066998A KR 1020020006786 A KR1020020006786 A KR 1020020006786A KR 20020006786 A KR20020006786 A KR 20020006786A KR 20030066998 A KR20030066998 A KR 20030066998A
Authority
KR
South Korea
Prior art keywords
annealing process
layer
semiconductor device
manufacturing
contact resistance
Prior art date
Application number
KR1020020006786A
Other languages
English (en)
Inventor
사승훈
Original Assignee
주식회사 하이닉스반도체
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 주식회사 하이닉스반도체 filed Critical 주식회사 하이닉스반도체
Priority to KR1020020006786A priority Critical patent/KR20030066998A/ko
Publication of KR20030066998A publication Critical patent/KR20030066998A/ko

Links

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76801—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing
    • H01L21/76822—Modification of the material of dielectric layers, e.g. grading, after-treatment to improve the stability of the layers, to increase their density etc.
    • H01L21/76828—Modification of the material of dielectric layers, e.g. grading, after-treatment to improve the stability of the layers, to increase their density etc. thermal treatment
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76801—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing
    • H01L21/76802—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing by forming openings in dielectrics
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409—Unipolar field-effect transistors
    • H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
    • H01L29/665—Unipolar field-effect transistors with an insulated gate, i.e. MISFET using self aligned silicidation, i.e. salicide
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409—Unipolar field-effect transistors
    • H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
    • H01L29/66568—Lateral single gate silicon transistors
    • H01L29/66575—Lateral single gate silicon transistors where the source and drain or source and drain extensions are self-aligned to the sides of the gate
    • H01L29/6659—Lateral single gate silicon transistors where the source and drain or source and drain extensions are self-aligned to the sides of the gate with both lightly doped source and drain extensions and source and drain self-aligned to the sides of the gate, e.g. lightly doped drain [LDD] MOSFET, double diffused drain [DDD] MOSFET

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Manufacturing & Machinery (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Ceramic Engineering (AREA)
  • Electrodes Of Semiconductors (AREA)

Abstract

본 발명은 반도체 소자의 제조 방법에 관한 것으로, ILD 후에 열처리함으로써 도펀트의 외확산 및 비활성화를 방지하고, 콘택 식각후 실리사이드를 형성하여 메탈과의 콘택 저항을 감소시킨 기술에 관한 것이다. 이를 위한 본 발명에 의한 반도체 소자의 제조 방법은, 샬로우 트렌치 분리(STI)층 또는 필드 산화막층이 형성된 실리콘 기판 위에 게이트 전극을 형성하는 단계와, 상기 게이트 전극의 양옆의 상기 실리콘 기판 위에 LDD 이온주입층을 형성하는 단계와, 상기 게이트 전극의 양측벽에 버퍼 산화막층 및 스페이서를 형성한 후 소오스/드레인 영역에 고농도 이온주입을 실시하는 단계와, 상기 결과물 위에 일정 두께의 ILD막증착층 및 BPSG막증착층을 순차적으로 형성한 후에 제 1 어닐 공정을 실시하는 단계와, 상기 BPSG막증착층을 화학적기계적연마 공정으로 평탄화 한 후에 메탈 콘택을 형성하기 위해 상기 게이트 전극 및 소오스/드레인 접합층의 상부가 드러나도록 상기 BPSG막증착층 및 상기 ILD막증착층을 선택적으로 콘택 식각하는 단계와, 상기 전체 결과물 위에 코발트막을 형성한 후 제 2 어닐 공정을 수행한 후 콘택에 의해 노출된 상기 게이트층과 상기 소오스/드레인 접합층만이 실리콘과 반응하도록 유도하는 단계와, 상기 게이트층과 상기 소오스/드레인 접합층을 제외한 영역의 미반응된 잔유물을 제거하고 난후 제 3 어닐 공정을 실시하여 상기 게이트층과 상기 소오스/드레인 접합층 위에 상기 코발트 실리사이드층을 형성하는 단계를 구비한 것을 특징으로 한다.

Description

도펀트 외확산 방지 및 콘택 저항 감소를 위한 반도체 소자의 제조 방법{METHOD OF MANUFACTURING SEMICONDUCTOR DEVICE FOR THWARTING OUTDIFFUSION OF DOPANT AND REDUCING RESISTANCE CONTACT}
본 발명은 반도체 소자의 제조 방법에 관한 것으로, 특히 도펀트(dopant)의 외확산(outdiffusion) 및 비활성화(deactivation)를 방지하고, 콘택 저항을 감소시킨 반도체 소자의 제조 방법에 관한 것이다.
도 1 내지 도 6은 종래 기술에 따른 반도체 소자의 제조 공정을 나타낸 공정 단면도로서, 종래의 디램(DRAM) 및 로직(LOGIC) 디바이스를 제조하는 공정 중 소오스/드레인 접합 및 코발트 실리사이드(cobalt silicide) 형성 공정을 나타낸 것이다.
먼저, 도 1에 도시된 바와 같이, 웰(Well) 이온이 주입된 실리콘 기판(1) 위에 샬로우 트렌치 분리(Shallow Trench Isolation: STI)층(2) 또는 필드 산화막(Field oxide)층(2)을 형성한다. 그 후, 상기 실리콘 기판(1) 위에 게이트 산화막(3)을 형성한 후 그 위에 폴리실리콘(Polysilicon) 또는 게이트층(4)을 형성한 다음 게이트 전극을 패터닝한다. 그 다음, 상기 게이트 전극의 양옆에 형성된 상기 실리콘 기판(1) 위에 LDD 이온을 주입하여 LDD 이온주입층(5)을 형성한다. 그 다음, 상기 게이트 전극의 양측벽에 버퍼 산화막층(6)을 형성한 후 스페이서(7)을 형성한다.
그 다음, 도 2에 도시된 바와 같이, 도 1의 결과물 위에 소오스/드레인 영역 및 게이트 영역에 접합 이온주입을 실시한 후 어닐 공정을 실시한다.
그 결과, 도 3에 도시된 바와 같이, 게이트 스페이서(7)의 양옆에 있는 실리콘 기판(1) 위에 소오스/드레인 접합층(8)이 형성되고, 도펀트가 활성화된다.
그 다음, 도 4에 도시된 바와 같이, 상기 실리콘 기판(1) 위의 소오스/드레인 접합층(8) 위와 게이트 전극(4) 위에 코발트 실리사이드(Cobalt silicide)층(9)을 각각 형성한다.
그 다음, 도 5에 도시된 바와 같이, 도 4의 결과물 위에 일정 두께의 ILD막증착층(10)을 형성하고, 상기 ILD막증착층(10) 위에 BPSG막증착층(11)을 형성한 후에 RTP 어닐 공정을 실시한다.
그 다음, 도 6에 도시된 바와 같이, 화학적기계적연마(CMP) 공정으로 평탄화 한 후에 메탈 콘택을 형성하기 위한 콘택 식각을 형성한다.
도 7a는 도 2의 소오스/드레인 접합 형성을 위한 이온주입 후 도 3의 활성화용 소오스/드레인 RTP 어닐(anneal) 공정 후에 나타나는 저항값의 변화를 나타낸 그래프이다.
이 결과는 열처리 시 표면의 스크린 산화막(Screen oxide)의 존재하지 않을 경우 도펀트(Dopant)의 외확산(outdiffusion) 현상에 따라 크게 저항값이 높아짐을 나타내는 것이다.
또한, 도 7b에 나타낸 것과 같이, 계속적인 열 공정의 추가에 따라 도펀트(dopant)의 활성화와 비활성화 현상이 발생하는 것으로 그 경향성은 다음과같다.
도 2의 공정 진행후 발생되는 데미지(damage)를 감소시키기 위해 도 3의 고온의 어닐 공정이 필요하다. 이때 도펀트의 활성화가 발생하여 위의 그래프에서 가장 낮은 저항값을 갖는다.
그러나, 도 4와 도 5의 공정을 진행하면서 어닐 공정의 추가로 활성화 되어 있던 도펀트들이 다시 비활성화되어 이온주입된 영역의 저항이 증가하거나 게이트로 이용되는 폴리의 불안정으로 소자 특성에 치명적인 결점을 줄 수 있는 문제점을 갖게 된다.
이러한 문제점을 해결하기 위해 종래의 기술에서는 도펀트의 비활성화를 감소하기 위하여 ILD 및 BPSG막 증착 이후에 진행하는 어닐 공정은 소자의 특성에 영향을 줄 수 있어 앞서 진행된 어닐 온도보다 낮은 온도한도 내에서 어닐 단계를 한번 더 진행을 수행하게 된다.
그러나, 이와 같이 어닐 공정을 한번 더 진행하더라도 위의 그래프(도 7a, 도 7b)의 최종 저항값은 최초의 저항값보다는 높게 나타난다.
따라서, 종래 기술을 이용시 소오스/드레인 이온주입 후 열처리에 의한 도펀트의 외확산 현상과 비활성화 현상을 필연적으로 야기시키게 되며, 이를 방지하기 위해서 이온주입전 공정에서 스크린 산화막을 존재하게 하는 공정 기술이 필요하며 이럴 경우 이후 실리사이드 형성 공정을 진행하기 위해서는 다시 완전히 제거해야하는 문제점을 안게 된다. 또한, 소오스/드레인 열처리 진행후 ILD 및 BPSG막 증착을 진행함에 따른 도펀트의 비활성화 현상을 피할 수 없기에 이를 최소화하기 위해 ILD 및 BPSG막 증착 후 또 다른 어닐링 단계가 필요하게 된다. 뿐만 아니라 메탈과의 콘택 저항(Rs)을 낮추기 위해 형성된 실리사이드가 콘택 식각(etch)시 오버식각(overetch)에 따른 일부 손실에 따라 메탈과의 접촉저항이 기대보다 커지는 문제점을 안고 있었다.
따라서, 본 발명은 상기 문제점을 해결하기 위하여 이루어진 것으로, 본 발명의 목적은 ILD(Inter Metallic Layer) 후에 열처리함으로써 도펀트(dopant)의 외확산(outdiffusion) 및 비활성화(deactivation)를 방지하고, 콘택 식각(contact etch)후 실리사이드(silicide)를 형성하여 메탈(metal)과의 콘택 저항을 감소시킨 반도체 소자의 제조 방법을 제공하는데 있다.
도 1 내지 도 6은 종래 기술에 따른 반도체 소자의 제조 공정을 나타낸 공정 단면도
도 7a 및 도 7b는 도 2의 소오스/드레인 접합 형성을 위한 이온주입 후 도 3의 활성화용 소오스/드레인 RTP 어닐 공정 후에 나타나는 저항값의 변화를 나타낸 그래프도
도 8 내지 도 11은 본 발명에 의한 반도체 소자의 제조 공정을 나타낸 공정 단면도
* 도면의 주요부분에 대한 부호의 설명 *
21 : 실리콘 기판
22 : 샬로우 트렌치 분리층 또는 필드 산화막층
23 : 게이트 산화막층24 : 게이트층
25 : LDD 이온주입층26 : 버퍼 산화막층
27 : 스페이서층
28 : 소오스/드레인 접합층30 : ILD막증착층
31 : BPSG막증착층32 : 코발트 실리사이드층
상기 목적을 달성하기 위하여, 본 발명에 의한 반도체 소자의 제조 방법은,
샬로우 트렌치 분리(STI)층 또는 필드 산화막층이 형성된 실리콘 기판 위에 게이트 전극을 형성하는 단계와,
상기 게이트 전극의 양옆의 상기 실리콘 기판 위에 LDD 이온주입층을 형성하는 단계와,
상기 게이트 전극의 양측벽에 버퍼 산화막층 및 스페이서를 형성한 후 소오스/드레인 영역에 고농도 이온주입을 실시하는 단계와,
상기 결과물 위에 일정 두께의 ILD막증착층 및 BPSG막증착층을 순차적으로 형성한 후에 어닐 공정을 실시하는 단계를 구비한 것을 특징으로 한다.
상기 제 1 어닐 공정은 RTP 어닐 공정과 듀브(Tube)를 이용한 노(Furnace) 어닐 공정 중 어느 하나를 사용하는 것을 특징으로 한다.
상기 노 어닐 공정을 사용하는 경우 소오스/드레인 어닐 온도 및 시간은 각각 800∼1000℃, 10∼30분의 범위로 진행하는 것을 특징으로 한다.
상기 노 어닐 공정시 온도 증가를 위한 속도는 30∼150℃/sec 이하의 범위를 사용하는 것을 특징으로 한다.
상기 노 어닐 공정시 온도 감소를 위한 속도는 10∼100℃/sec 이하의 범위를 사용하는 것을 특징으로 한다.
상기 RTP 어닐 공정을 사용하는 경우 소오스/드레인 어닐 온도 및 시간은 각각 800∼1100℃, 10∼60초의 범위로 진행하는 것을 특징으로 한다.
상기 RTP 어닐 공정시 온도 증가를 위한 속도는 30∼150℃/sec 이하의 범위를 사용하는 것을 특징으로 한다.
상기 RTP 어닐 공정시 온도 감소를 위한 속도는 10∼100℃/sec 이하의 범위를 사용하는 것을 특징으로 한다.
상기 목적을 달성하기 위하여, 본 발명에 의한 다른 반도체 소자의 제조 방법은,
샬로우 트렌치 분리(STI)층 또는 필드 산화막층이 형성된 실리콘 기판 위에 게이트 전극을 형성하는 단계와,
상기 게이트 전극의 양옆의 상기 실리콘 기판 위에 LDD 이온주입층을 형성하는 단계와,
상기 게이트 전극의 양측벽에 버퍼 산화막층 및 스페이서를 형성한 후 소오스/드레인 영역에 고농도 이온주입을 실시하는 단계와,
상기 결과물 위에 일정 두께의 ILD막증착층 및 BPSG막증착층을 순차적으로 형성한 후에 제 1 어닐 공정을 실시하는 단계와,
상기 BPSG막증착층을 화학적기계적연마 공정으로 평탄화 한 후에 메탈 콘택을 형성하기 위해 상기 게이트 전극 및 소오스/드레인 접합층의 상부가 드러나도록 상기 BPSG막증착층 및 상기 ILD막증착층을 선택적으로 콘택 식각하는 단계와,
상기 전체 결과물 위에 코발트막을 형성한 후 제 2 어닐 공정을 수행한 후 콘택에 의해 노출된 상기 게이트층과 상기 소오스/드레인 접합층만이 실리콘과 반응하도록 유도하는 단계와,
상기 게이트층과 상기 소오스/드레인 접합층을 제외한 영역의 미반응된 잔유물을 제거하고 난후 제 3 어닐 공정을 실시하여 상기 게이트층과 상기 소오스/드레인 접합층 위에 상기 코발트 실리사이드층을 형성하는 단계를 구비한 것을 특징으로 한다.
상기 제 1 어닐 공정은 RTP 어닐 공정과 듀브(Tube)를 이용한 노(Furnace) 어닐 공정 중 어느 하나를 사용하는 것을 특징으로 한다.
상기 노 어닐 공정을 사용하는 경우 소오스/드레인 어닐 온도 및 시간은 각각 800∼1000℃, 10∼30분의 범위로 진행하는 것을 특징으로 한다.
상기 노 어닐 공정시 온도 증가를 위한 속도는 30∼150℃/sec 이하의 범위를 사용하는 것을 특징으로 한다.
상기 노 어닐 공정시 온도 감소를 위한 속도는 10∼100℃/sec 이하의 범위를 사용하는 것을 특징으로 한다.
상기 RTP 어닐 공정을 사용하는 경우 소오스/드레인 어닐 온도 및 시간은 각각 800∼1100℃, 10∼60초의 범위로 진행하는 것을 특징으로 한다.
상기 RTP 어닐 공정시 온도 증가를 위한 속도는 30∼150℃/sec 이하의 범위를 사용하는 것을 특징으로 한다.
상기 RTP 어닐 공정시 온도 감소를 위한 속도는 10∼100℃/sec 이하의 범위를 사용하는 것을 특징으로 한다.
상기 코발트막의 증착 두께는 80∼150Å 범위의 두께로 증착하는 것을 특징으로 한다.
상기 코발트막의 증착후 캡핑층으로 티타늄(Ti) 또는 티타늄나이라이트(TiN)를 증착하는 것을 특징으로 한다.
상기 티타늄(Ti)의 경우에는 80∼150Å 의 두께로, 상기 티타늄나이라이트(TiN)의 경우는 200∼300Å 의 두께로 증착하는 것을 특징으로 한다.
상기 제 2 어닐 공정 및 제 3 어닐 공정은 RTP 장비를 사용하는 것을 특징으로 한다.
상기 제 2 어닐 공정의 온도와 시간은 250∼550℃, 30∼60초의 범위로 진행하는 것을 특징으로 한다.
상기 제 1 및 제 2 어닐 공정시 챔버 분위기는 100% N2 분위기를 유지하는것을 특징으로 한다.
상기 제 1 어닐 공정후 진행하는 미반응 물질의 제거 공정은 습식 공정을 이용하는 것을 특징으로 한다.
상기 습식 공정은 먼저 SC-1 솔루션(NH4OH:H2O2:H2O=0.2:1:10)을 이용하여 50±5℃로 10∼15분 진행한 후 SC-2 솔루션(HCl:H2O2:H2O=1:1:5)을 이용하여 50±5℃로 5∼10분 진행하는 것을 특징으로 한다.
상기 제 2 어닐 공정의 온도와 시간은 750∼800℃, 20∼40초의 범위로 진행하는 것을 특징으로 한다.
이하, 본 발명의 실시예에 관하여 첨부도면을 참조하면서 상세히 설명한다.
또, 실시예를 설명하기 위한 모든 도면에서 동일한 기능을 갖는 것은 동일한 부호를 사용하고 그 반복적인 설명은 생략한다.
도 8 내지 도 11은 본 발명에 의한 반도체 소자의 제조 공정을 나타낸 공정 단면도이다.
먼저, 도 8에 도시된 바와 같이, 웰(Well) 이온이 주입된 실리콘 기판(21) 위에 샬로우 트렌치 분리(Shallow Trench Isolation: STI)층(22) 또는 필드 산화막(Field oxide)층(22)을 형성한다. 그 후, 상기 실리콘 기판(21) 위에 게이트 산화막(23)을 형성한 후 그 위에 폴리실리콘(Polysilicon) 또는 게이트층(24)을 형성한 다음 게이트 전극을 패터닝한다. 그 다음, 상기 게이트 전극의 양옆에 형성된 상기 실리콘 기판(21) 위에 LDD 이온을 주입하여 LDD 이온주입층(25)을 형성한다. 그 다음, 상기 게이트 전극의 양측벽에 버퍼 산화막층(26)을 형성한 후 스페이서(27)을 형성한다.
상기 게이트층(24)과 상기 소오스/드레인 접합층(28)은 이후 메탈과 접촉함으로써 동작 전압이 걸리며, 이로 인해 캐리어들의 흐름을 선택적으로 조절하는 역할을 하게 된다. 따라서, 이 지역은 매우 고농도의 균일한 도펀트가 존재하도록 도펀트의 외확산 현상으로 인한 도펀트의 손실 및 도펀트의 비활성화 현상으로 인한 고농도의 캐리어가 유지되지 못하는 문제점들을 최소화시키는 작업이 필요하다.
그 다음, 소오스/드레인 접합층을 형성하기 위해 접합이온주입을 실시한 후 어닐 공정을 실시한다.
그 다음, 도 9에 도시된 바와 같이, 게이트 스페이서(27)의 양옆에 있는 실리콘 기판(21) 위에 소오스/드레인 접합층(28)이 형성되고, 도펀트가 활성화된다.
그 다음, 상기 결과물 위에 일정 두께의 ILD막증착층(30)을 형성하고, 상기 ILD막증착층(30) 위에 BPSG막증착층(31)을 형성한 후에 RTP 어닐 공정을 실시한다.
상기 ILD막증착층(30)과 BPSG막증착층(31)은 제작된 소자를 보호하며 이후 메탈과의 선택적 접촉하는 역할을 하게 된다. 또한, 이후 소오스/드레인 RTP 어닐 공정을 통하여 도펀트들을 활성화시키는 작업을 수행한다. 이때, 이미 증착된 ILD막증착층(30)과 BPSG막증착층(31)은 이온주입된 도펀트의 외확산되는 것을 방지하는 역할까지 수행하게 된다.
따라서, 종래의 기술처럼 이온주입 전에 스크린 산화막 부재에 따른 도펀트의 외확산이나 스크린 산화막의 존재에 따라 이후 코발트 실리사이드 형성을 위해 다시 완전히 제거시켜야 하는 문제점들을 해결할 수 있다.
그 다음, 도 10에 도시된 바와 같이, 상기 BPSG막증착층(31)을 화학적기계적연마(CMP) 공정으로 평탄화 한 후에 메탈 콘택을 형성하기 위해 상기 게이트 전극 및 소오스/드레인 접합층(28)이 드러나도록 상기 BPSG막증착층(31) 및 상기 ILD막증착층(30)을 선택적으로 콘택 식각한다.
그 다음, 도 11에 도시된 바와 같이, 소오스/드레인 접합층(28)과 폴리실리콘 또는 게이트층(24) 위에 코발트 실리사이드층(32)을 형성하여 금속막층과의 접촉할 때의 저항을 감소시키는 공정을 진행하게 된다. 코발트 실리사이드 형성하기 위한 내부순서는 도 10의 전체 결과물 위에 코발트를 증착한 후 첫번째 어닐 공정을 수행한 후 콘택에 의해 노출된 상기 게이트층(24)과 상기 소오스/드레인 접합층(28)만이 실리콘과의 반응을 유도한다. 그 다음, 상기 게이트층(24)과 상기 소오스/드레인 접합층(28)을 제외한 지역의 미반응된 잔유물을 제거하고 난후 두번째 어닐 공정을 실시하여 상기 게이트층(24)과 상기 소오스/드레인 접합층(28) 위에 안정화된 상기 코발트 실리사이드(Cobalt silicide)층(32)을 형성한다.
이상에서 설명한 바와 같이, 본 발명에 의한 반도체 소자의 제조 방법은 다음과 같은 효과가 있다.
먼저, 종래기술을 이용시 소오스/드레인 이온주입 후 열처리에 의한 도펀트의 외확산 현상과 비활성화 현상을 필연적으로 야기시키게 되며, 이를 방지하기 위해서 이온주입전 공정에서 스크린 산화막을 존재하게 하는 공정기술이 필요하다. 이럴 경우 이후 실리사이드 형성공정을 진행하기 위해서는 다시 완전히 제거해야하는 문제점을 안게된다. 또한, 소오스/드레인 열처리 진행후 ILD 및 BPSG막 증착을 진행함에 따른 도펀트의 비활성화 현상을 피할 수 없기에 이를 최소화하기 위해 ILD 및 BPSG막을 증착한 후 또 다른 어닐링 단계가 필요하게 된다. 또하나의 문제점은 메탈과의 콘택 저항(Rs)을 낮추기위해 형성된 실리사이드가 콘택 식각시 오버식각에 따른 일부 손실되는 문제점을 안고 있었다.
그러나, 본 발명의 기술을 이용시 선택적인 메탈 콘택을 위해서 진행하는 ILD 및 BPSG 막을 스크린 산화막으로 사용하며 한번의 어닐 단계를 통하여 샬로우(shallow)한 접합 형성, 도펀트의 외확산 방지, 도펀트의 비활성화 방지를 이룰 수 있어 공정 단계의 단순화를 통한 경제적 원가 감소가 기대되며, 콘택 식각후 실리사이드 형성 공정을 진행함으로써 식각에 의한 실리사이드의 손실을 방지할 수 있고, 바로 메탈 형성공정을 진행에 따른 콘택 저항(Rs)을 획기적으로 낮출 수 있어 공정 컨트롤이 쉬워지며 수율을 향상시킬 수 있는 효과가 있다.
아울러 본 발명의 바람직한 실시예들은 예시의 목적을 위해 개시된 것이며, 당업자라면 본 발명의 사상과 범위 안에서 다양한 수정, 변경, 부가등이 가능할 것이며, 이러한 수정 변경등은 이하의 특허청구범위에 속하는 것으로 보아야 할 것이다.

Claims (25)

  1. 반도체 소자의 제조 방법에 있어서,
    샬로우 트렌치 분리(STI)층 또는 필드 산화막층이 형성된 실리콘 기판 위에 게이트 전극을 형성하는 단계와,
    상기 게이트 전극의 양옆의 상기 실리콘 기판 위에 LDD 이온주입층을 형성하는 단계와,
    상기 게이트 전극의 양측벽에 버퍼 산화막층 및 스페이서를 형성한 후 소오스/드레인 영역에 고농도 이온주입을 실시하는 단계와,
    상기 결과물 위에 일정 두께의 ILD막증착층 및 BPSG막증착층을 순차적으로 형성한 후에 어닐 공정을 실시하는 단계를 구비한 것을 특징으로 하는 도펀트 외확산 방지 및 콘택 저항 감소를 위한 반도체 소자의 제조 방법.
  2. 제 1 항에 있어서,
    상기 제 1 어닐 공정은 RTP 어닐 공정과 듀브(Tube)를 이용한 노(Furnace) 어닐 공정 중 어느 하나를 사용하는 것을 특징으로 하는 도펀트 외확산 방지 및 콘택 저항 감소를 위한 반도체 소자의 제조 방법.
  3. 제 2 항에 있어서,
    상기 노 어닐 공정을 사용하는 경우 소오스/드레인 어닐 온도 및 시간은 각각 800∼1000℃, 10∼30분의 범위로 진행하는 것을 특징으로 하는 도펀트 외확산 방지 및 콘택 저항 감소를 위한 반도체 소자의 제조 방법.
  4. 제 3 항에 있어서,
    상기 노 어닐 공정시 온도 증가를 위한 속도는 30∼150℃/sec 이하의 범위를 사용하는 것을 특징으로 하는 도펀트 외확산 방지 및 콘택 저항 감소를 위한 반도체 소자의 제조 방법.
  5. 제 3 항에 있어서,
    상기 노 어닐 공정시 온도 감소를 위한 속도는 10∼100℃/sec 이하의 범위를 사용하는 것을 특징으로 하는 도펀트 외확산 방지 및 콘택 저항 감소를 위한 반도체 소자의 제조 방법.
  6. 제 2 항에 있어서,
    상기 RTP 어닐 공정을 사용하는 경우 소오스/드레인 어닐 온도 및 시간은 각각 800∼1100℃, 10∼60초의 범위로 진행하는 것을 특징으로 하는 도펀트 외확산 방지 및 콘택 저항 감소를 위한 반도체 소자의 제조 방법.
  7. 제 6 항에 있어서,
    상기 RTP 어닐 공정시 온도 증가를 위한 속도는 30∼150℃/sec 이하의 범위를 사용하는 것을 특징으로 하는 도펀트 외확산 방지 및 콘택 저항 감소를 위한 반도체 소자의 제조 방법.
  8. 제 6 항에 있어서,
    상기 RTP 어닐 공정시 온도 감소를 위한 속도는 10∼100℃/sec 이하의 범위를 사용하는 것을 특징으로 하는 도펀트 외확산 방지 및 콘택 저항 감소를 위한 반도체 소자의 제조 방법.
  9. 반도체 소자의 제조 방법에 있어서,
    샬로우 트렌치 분리(STI)층 또는 필드 산화막층이 형성된 실리콘 기판 위에 게이트 전극을 형성하는 단계와,
    상기 게이트 전극의 양옆의 상기 실리콘 기판 위에 LDD 이온주입층을 형성하는 단계와,
    상기 게이트 전극의 양측벽에 버퍼 산화막층 및 스페이서를 형성한 후 소오스/드레인 영역에 고농도 이온주입을 실시하는 단계와,
    상기 결과물 위에 일정 두께의 ILD막증착층 및 BPSG막증착층을 순차적으로 형성한 후에 제 1 어닐 공정을 실시하는 단계와,
    상기 BPSG막증착층을 화학적기계적연마 공정으로 평탄화 한 후에 메탈 콘택을 형성하기 위해 상기 게이트 전극 및 소오스/드레인 접합층의 상부가 드러나도록 상기 BPSG막증착층 및 상기 ILD막증착층을 선택적으로 콘택 식각하는 단계와,
    상기 전체 결과물 위에 코발트막을 형성한 후 제 2 어닐 공정을 수행한 후 콘택에 의해 노출된 상기 게이트층과 상기 소오스/드레인 접합층만이 실리콘과 반응하도록 유도하는 단계와,
    상기 게이트층과 상기 소오스/드레인 접합층을 제외한 영역의 미반응된 잔유물을 제거하고 난후 제 3 어닐 공정을 실시하여 상기 게이트층과 상기 소오스/드레인 접합층 위에 상기 코발트 실리사이드층을 형성하는 단계를 구비한 것을 특징으로 하는 도펀트 외확산 방지 및 콘택 저항 감소를 위한 반도체 소자의 제조 방법.
  10. 제 9 항에 있어서,
    상기 제 1 어닐 공정은 RTP 어닐 공정과 듀브(Tube)를 이용한 노(Furnace) 어닐 공정 중 어느 하나를 사용하는 것을 특징으로 하는 도펀트 외확산 방지 및 콘택 저항 감소를 위한 반도체 소자의 제조 방법.
  11. 제 10 항에 있어서,
    상기 노 어닐 공정을 사용하는 경우 소오스/드레인 어닐 온도 및 시간은 각각 800∼1000℃, 10∼30분의 범위로 진행하는 것을 특징으로 하는 도펀트 외확산 방지 및 콘택 저항 감소를 위한 반도체 소자의 제조 방법.
  12. 제 11 항에 있어서,
    상기 노 어닐 공정시 온도 증가를 위한 속도는 30∼150℃/sec 이하의 범위를사용하는 것을 특징으로 하는 도펀트 외확산 방지 및 콘택 저항 감소를 위한 반도체 소자의 제조 방법.
  13. 제 11 항에 있어서,
    상기 노 어닐 공정시 온도 감소를 위한 속도는 10∼100℃/sec 이하의 범위를 사용하는 것을 특징으로 하는 도펀트 외확산 방지 및 콘택 저항 감소를 위한 반도체 소자의 제조 방법.
  14. 제 10 항에 있어서,
    상기 RTP 어닐 공정을 사용하는 경우 소오스/드레인 어닐 온도 및 시간은 각각 800∼1100℃, 10∼60초의 범위로 진행하는 것을 특징으로 하는 도펀트 외확산 방지 및 콘택 저항 감소를 위한 반도체 소자의 제조 방법.
  15. 제 14 항에 있어서,
    상기 RTP 어닐 공정시 온도 증가를 위한 속도는 30∼150℃/sec 이하의 범위를 사용하는 것을 특징으로 하는 도펀트 외확산 방지 및 콘택 저항 감소를 위한 반도체 소자의 제조 방법.
  16. 제 14 항에 있어서,
    상기 RTP 어닐 공정시 온도 감소를 위한 속도는 10∼100℃/sec 이하의 범위를 사용하는 것을 특징으로 하는 도펀트 외확산 방지 및 콘택 저항 감소를 위한 반도체 소자의 제조 방법.
  17. 제 9 항에 있어서,
    상기 코발트막의 증착 두께는 80∼150Å 범위의 두께로 증착하는 것을 특징으로 하는 도펀트 외확산 방지 및 콘택 저항 감소를 위한 반도체 소자의 제조 방법.
  18. 제 9 항에 있어서,
    상기 코발트막의 증착후 캡핑층으로 티타늄(Ti) 또는 티타늄나이라이트(TiN)를 증착하는 것을 특징으로 하는 도펀트 외확산 방지 및 콘택 저항 감소를 위한 반도체 소자의 제조 방법.
  19. 제 18 항에 있어서,
    상기 티타늄(Ti)의 경우에는 80∼150Å 의 두께로,
    상기 티타늄나이라이트(TiN)의 경우는 200∼300Å 의 두께로 증착하는 것을 특징으로 하는 도펀트 외확산 방지 및 콘택 저항 감소를 위한 반도체 소자의 제조 방법.
  20. 제 9 항에 있어서,
    상기 제 2 어닐 공정 및 제 3 어닐 공정은 RTP 장비를 사용하는 것을 특징으로 하는 도펀트 외확산 방지 및 콘택 저항 감소를 위한 반도체 소자의 제조 방법.
  21. 제 9 항에 있어서,
    상기 제 2 어닐 공정의 온도와 시간은 250∼550℃, 30∼60초의 범위로 진행하는 것을 특징으로 하는 도펀트 외확산 방지 및 콘택 저항 감소를 위한 반도체 소자의 제조 방법.
  22. 제 9 항에 있어서,
    상기 제 1 및 제 2 어닐 공정시 챔버 분위기는 100% N2 분위기를 유지하는 것을 특징으로 하는 도펀트 외확산 방지 및 콘택 저항 감소를 위한 반도체 소자의 제조 방법.
  23. 제 9 항에 있어서,
    상기 제 1 어닐 공정후 진행하는 미반응 물질의 제거 공정은 습식 공정을 이용하는 것을 특징으로 하는 도펀트 외확산 방지 및 콘택 저항 감소를 위한 반도체 소자의 제조 방법.
  24. 제 23 항에 있어서,
    상기 습식 공정은 먼저 SC-1 솔루션(NH4OH:H2O2:H2O=0.2:1:10)을 이용하여50±5℃로 10∼15분 진행한 후 SC-2 솔루션(HCl:H2O2:H2O=1:1:5)을 이용하여 50±5℃로 5∼10분 진행하는 것을 특징으로 하는 도펀트 외확산 방지 및 콘택 저항 감소를 위한 반도체 소자의 제조 방법.
  25. 제 9 항에 있어서,
    상기 제 2 어닐 공정의 온도와 시간은 750∼800℃, 20∼40초의 범위로 진행하는 것을 특징으로 하는 도펀트 외확산 방지 및 콘택 저항 감소를 위한 반도체 소자의 제조 방법.
KR1020020006786A 2002-02-06 2002-02-06 도펀트 외확산 방지 및 콘택 저항 감소를 위한 반도체소자의 제조 방법 KR20030066998A (ko)

Priority Applications (1)

Application Number Priority Date Filing Date Title
KR1020020006786A KR20030066998A (ko) 2002-02-06 2002-02-06 도펀트 외확산 방지 및 콘택 저항 감소를 위한 반도체소자의 제조 방법

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1020020006786A KR20030066998A (ko) 2002-02-06 2002-02-06 도펀트 외확산 방지 및 콘택 저항 감소를 위한 반도체소자의 제조 방법

Publications (1)

Publication Number Publication Date
KR20030066998A true KR20030066998A (ko) 2003-08-14

Family

ID=32220722

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020020006786A KR20030066998A (ko) 2002-02-06 2002-02-06 도펀트 외확산 방지 및 콘택 저항 감소를 위한 반도체소자의 제조 방법

Country Status (1)

Country Link
KR (1) KR20030066998A (ko)

Similar Documents

Publication Publication Date Title
KR100304962B1 (ko) 텅스텐비트라인형성방법
KR20040029119A (ko) 니켈 규화물을 사용하여 개선된 ｋ 값이 높은 유전체
KR100423904B1 (ko) 모스 트랜지스터에 접속되는 콘택을 가진 반도체 장치의제조방법
JP2000252366A (ja) Ｃｍｏｓデバイスのデュアル・ゲート構造を製造するプロセス
KR100628225B1 (ko) 반도체 소자의 제조방법
KR20030066998A (ko) 도펀트 외확산 방지 및 콘택 저항 감소를 위한 반도체소자의 제조 방법
JP2001119021A (ja) 半導体装置の製造方法
KR20060129841A (ko) 샐리사이드 공정 및 이를 사용한 반도체 소자의 제조 방법
KR20040007949A (ko) 반도체 소자의 제조 방법
KR100504192B1 (ko) 반도체 소자의 제조 방법
US20060118887A1 (en) Semiconductor device and manufacturing method thereof
KR20000004742A (ko) 반도체소자의 제조방법
KR100443793B1 (ko) 반도체 소자의 제조 방법
US6313032B1 (en) Method for manufacturing a salicide transistor, semiconductor storage, and semiconductor device
KR100419068B1 (ko) 모스 트랜지스터 제조 방법
KR19990073857A (ko) 낮은 접촉 저항의 실리사이드를 갖는 반도체소자 및 그 제조방법
KR100214846B1 (ko) 반도체 소자의 실리사이드 형성방법
KR100609035B1 (ko) 반도체 장치의 모스트랜지스터 게이트 제조방법
KR100437620B1 (ko) 반도체소자의폴리사이드구조의형성방법
KR100451768B1 (ko) 반도체 소자의 게이트 절연막 형성 방법
KR100604916B1 (ko) 물리기상증착 코발트 샐리사이드막의 형성방법 및 그형성방법을 이용한 반도체 소자의 제조방법
KR100235962B1 (ko) 초저접합을 갖는 반도체소자 제조방법
KR100546059B1 (ko) 반도체 제조 방법
KR101102962B1 (ko) 반도체 소자의 금속 실리사이드막 형성방법
KR100905777B1 (ko) 모스펫 소자의 제조방법

Legal Events

Date Code Title Description
N231 Notification of change of applicant
WITN Withdrawal due to no request for examination