KR100235962B1 - 초저접합을 갖는 반도체소자 제조방법 - Google Patents

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Abstract

본 발명은 초저접합을 갖는 반도체소자 제조방법에 관한 것으로, 소오스/드레인 이온주입후 잔류 산화막을 제거하고, 제1층간 절연막을 780∼810℃의 온도에서 증착하여 이온 주입시 기판에 발생되는 결함을 외확산(Out Diffusion)시켜서 잔류하는 결함 밀도를 줄여서 후속의 열처리 공정으로 소오스/드레인 접합을 형성할 때 접합 깊이를 최소화하는 동시에 낮은 접합 누설전류를 보이는 초저접합을 형성하는 기술이다.

Description

초저접합을 갖는 반도체소자 제조방법
본 발명은 초저접합구조를 갖는 반도체소자 제조 방법에 관한 것으로, 특히 소오스/드레인 이온주입후 층간 절연막을 특정 조건에서 증착하여 잔류 결함 밀도를 크게 줄이고, 도펀트의 확산을 억제함과 동시에 낮은 접합 누설전류를 보이는 초저접합 형성 방법에 관한 것이다.
반도체 소자의 집적도가 증가함에 따라 소오스/드레인의 접합깊이는 점점 더 줄어들게 되어 초저접합 형성의 중요성이 증대되고 있다.
종래기술의 일 예로서 도1을 참조하면 다음과 같다.
도1은 반도체기판에 트랜지스터를 형성하고, 그 상부에 층간절연막을 형성한 것으로, n-웰(22)이 구비된 실리콘 기판(21)을 형성하고, 소자분리영역의 실리콘 기판(21)에 필드산화막(23)을 형성하고, 상기 실리콘 기판(21) 상부에 게이트산화막 (24), 게이트 전극(25), 스페이서 산화막(26)을 순차적으로 형성한다.
이 때 예정된 접합영역인 실리콘 기판(21) 상부에는 게이트전극 패턴 공정시 발생되는 손상을 회복하기 위해 형성하는 열산화막과 스페이서 산화막 형성을 위한 식각 공정시 일정 두께의 잔류 산화막(27)이 남게 된다.
이후에 P형 불순물, 예를 들어 BF2이온주입을 실시하는 경우 상기 잔류산화막 (27)을 거쳐서 상기 실리콘 기판(21)으로 이온주입 된다. 그 이후에 제1층절연막으로 LPCVD(low pressure chemical vapor deposition) 방법을 이용하여 TEOS(tetra ethyl ortho silicate)산화막(30)을 전체적으로 증착하고, 그 상부에 제2층간절연막으로 BPSG 막(31)을 형성하고, 평탄화 공정을 고온에서 실시하면 상기 이온 주입된 이온이 기판으로 내확산되어 p형 소오스(28)와 드레인(29)접합이 형성됨을 도시한 것이다.
상기 TEOS 산화막(30)은 TEOS 액체 소스를 이용하며, 650∼710℃의 온도와 0.8-1.6Torr의 압력에서 증착하는데 증착속도가 약 70Å/분 정도이다
그러나, 상기와 같은 방법으로는 초고집적 소자의 디자인 룰을 만족시키는 소오스/드레인의 P+-N 접합을 초저접합 구조로 형성하기는 매우 어렵다.
그 이유는 접합 깊이를 작게 하기 위해서는 이온 주입 에너지를 낮추어야 될 뿐아니라 이온 주입후 후속 열처리 온도 및 시간을 감소시켜야 한다. 그러나, 이방법은 접합 깊이 감소 측면에서 유리하나 BPSG막과 같은 층간 절연막의 평탄화를 위한 임계 조건이 존재하기 때문에 열처리 온도 및 시간의 감소에 한계가 있고 도펀트 활성화 및 결함제거 정도가 감소되어 면저항 및 접합 누설전류의 증가를 막을수 없다.
특히 BF2이온주입은 함께 주입되는 플루오린이 실리콘 기판을 비정질화 시킴으로써 기존의 TEOS 산화막과 BPSG 평탄화를 위한 열처리후 결함이 초기 비정질 / 결정질 경계면 하단에 폭넓게 분포하고 있어 B의 확산을 억제하기 힘들다. 그리고, 상기 결함들은 접합의 공핍층에 위치할 가능성이 커 접합누설전류가 증가한다.
상기와 같은 이유로 하여 종래기술은 반도체소자의 특성 및 신뢰성을 저하시키고 그에 따른 반도체소자의 고집적화를 어렵게 하는 문제점이 있다.
따라서 본 발명의 목적은 상기한 종래의 문제점을 해결하기 위하여 초저접합을 형성하는 동시에 결함을 외확산시켜 접합 누설전류를 최소화 할 수 있는 초저접합 구조를 갖는 반도체 소자 제조방법을 제공하는데 그 목적이 있다.
제1도는 종래기술에 의해 초저접합을 갖는 트랜지스터를 제조한 것을 도시한 단면도이다.
제2도 내지 제4도는 본 발명의 실시예에 의해 초저접합을 갖는 트랜지스터를 제조하는 단계를 도시한 단면도이다.
제5도는 실리콘 기판으로 불순물을 주입한다음, 종래 기술에 의해 TEOS 산화막을 증착한 것과, 본 발명에 의해 중온 산화막을 증착한 것에서 접합 깊이에 대한 보론 농도를 도시한 그래프도이다.
제6도는 종래기술과 본 발명에 의한 공정으로 소오스/드레인 접합을 형성한다음, 실리콘 기판의 면저항을 측정한 것을 도시한 도표이다.
제7도는 실리콘 기판으로 불순물을 주입한다음, 종래 기술과 본 발명에 의해 각각 TEOS 산화막과 중온 산화막을 증착하고, 그 상부에 BPSG막을 증착하고, 평탄화 공정을 실시한 경우 접합 깊이에 대한 보론 농도를 도시한 그래프도이다.
* 도면의 주요부분에 대한 부호의 설명
1, 21 : 실리콘 기판 2, 22 : n-웰
3, 23 : 필드산화막 4, 24 : 게이트 산화막
5, 25 : 게이트 전극 6, 26 : 스페이서 산화막
7, 27 : 잔류 산화막 8, 28 : 소오스
9, 29 : 드레인 10 : 중온 산화막
11, 31 : BPSG 막 30 : TEOS 산화막
상기한 목적을 달성하기 위한 본 발명의 반도체소자 제조방법에 있어서, 반도체 기판에 게이트 산화막 및 게이트 전극을 형성하는 단계와, 노출된 반도체 기판에 형성된 잔류 산화막을 통하여 상기 기판과 다른 타입의 불순물 이온을 주입하는 단계와, 상기 잔류 산화막을 제거하는 단계와, 제1층간절연막으로 중온 산화막을 형성하되, 상기 불순물 이온 주입공정에서 발생된 결함이 기판의 외부 또는 상부면으로 충분히 외확산이 일어날 수 있도록 760-810℃의 온도, 0.8-16Torr의 압력과 1 : 50-100 의 비율로 혼합된 SiH4와 N2O의 가스에서 형성하는 단계와, 제2층간절연막으로 BPSG 막을 증착한다음, 평탄화 공정을 실시하는 단계로 이루어져 초저접합을 갖는 반도체소자를 제조하는 것이다.
한편, 본 발명의 기본적인 사상은 제1층간 절연막의 증착공정이 소오스/드레인 형성을 위한 이온주입 공정 직후에 실시되므로 어떤 형태로든 제1층간 절연막 공정 조건에 따라 이온주입에 의한 결함들이 달리 영향을 받아 결국 제1층간 절연막 공정에 따라 초저접합의 특성이 달라진다는 내용에 기초한다.
종래에는 소오스/드레인 이온주입전 일정 두께의 잔류 산화막을 형성한 다음, 다시 이온주입하고 잔류 산화막을 제거하거나 제거하지 않은 상태에서 제1층간 절연막으로 LPCVD TEOS 산화막을 형성한다.
한편, 실리콘 상부에 형성된 막의 밀도에 의해 실리콘 표면에 위치한 결함에 미치는 영향은 크게 달라지는데 막의 밀도가 크면 클수록 실리콘 내의 결함이나 도펀트의 외확산(out diffusion)을 막는 베리어의 기능이 증대된다. 그러나, 막의 밀도 이외의 막을 증착하는 온도 또한 결함 이동에 중요한 역할을 하는데 이는 도펀트나 결함을 이동시키기 위한 온도는 적어도 750℃이상은 되어야 한다.
막의 밀도는 일반적으로 1%의 불산 용액에서 습식 식각율로 추산이 가능하다. 이러한 방법으로 식각율을 측정하면 잔류 산화막으로 이용되는 열산화막은 1.14Å/sec, LPCVD TEOS 산화막은 7.64Å/sec, 중온 LPCVD 산화막은 3.02Åsec로 측정된다.
상기 실험 결과를 통해 열산화막, 중온 LPCVD 산화막, LPCVD TEOS 산화막의 순으로 밀도가 점점 작아짐을 알 수 있다.
따라서, 스페이서 산화막 형성시 남게 되는 잔류 산화막을 통해 기판으로 이온주입후 이막을 제거하지 않고 제1층간 절연막을 증착하면 제1층간 절연막의 종류에 관계없이 열산화막의 도펀트나 결함의 외확산을 막는 베리어 역할을 하게 되어 결함은 항상 BF2이온주입에의해 생성된 초기 비정질/결정질 하단에 존재하며 도펀트인 보론이 여기에 게더링된다.
한편, 잔류 산화막을 제거하고 종래의 기술과 같이 LPCVD TEOS 산화막을 증착하는 경우 TEOS막이 약 2 X 108dyne/cm2의 인장응력(tensile stress)을 가지고 있어 실리콘 기판에 압축응력(compressive stress) 이 미세하게 걸릴뿐만 아니라, 650-710℃의 낮은 증착온도에서는 결함이나 도펀트가 외확산되거나 내확산이 일어나지 않는다.
따라서 소오스/드레인 이온주입후 잔류 산화막의 유무에 상관없이 LPCVD TEOS 산화막을 증착하는 경우 결함은 항상 BF2이온주입에 의해 생성된 초기 비정질 /결정질 하단에 존재하며 도펀트인 보론이 여기에 게더링 된다.
그런, 본 발명에서와 같이 잔류 산화막을 통해 이온주입한 다음, 잔류 산화막을 제거하고 750℃이상의 온도에서 증착하는 중온 산화막을 증착하는 경우 TEOS 산화막 보다는 밀도는 크지만 열산화막보다는 밀도가 충분히 작아 초기 비정질 / 결정질 하단에 존재하는 결함과 도펀트가 기판의 표면으로 외학산이 일어난다.
이러한 외확산이 일어나는 요인은 정확하게 밝혀져 있지는 않으나 상기의 중온산화막은 1.53 × 109dyne/cm2의 압축응력을 가지고 있어 실리콘 표면에는 인장응력이 걸리게 되고, 증착공정을 780℃에서 진행함으로써 결함들이 표면으로 이동하는 것으로 보여진다.
참고로, 잔류 산화막을 제거하지 않고 중온 산화막을 증착하는 경우에는 증착온도가 750℃보다 높아도 열산화막이 실리콘과 중온 산화막 사이에 존재하므로 외확산을 막는 베리어 역할을 하여 도펀트 결함의 외확산이 억제된다.
그러나, 중온 산화막의 증착온도가 너무 높으면 이온주입된 도펀트가 실리콘 기판 내부로 내확산되어 얕은 접합을 얻기가 어렵다. 이를 위해서는 막의 증착온도가 810℃를 넘지 말아야 한다.
결론적으로 본 발명은 잔류 산화막을 제거한다음, 중온 산화막을 750-810℃의 온도에서 증착하면 실리콘 기판내로 불순물이 주입된 영역 근처에있는 결함이 실리콘 표면 쪽으로 이동하거나 외확산 현상이 발생되어 실리콘내에 결함농도가 줄어들게 되어 작은 크기의 확장결함이 실리콘 표면에 위치하게 된다. 그로인해 제2층간절연막으로 BPSG막을 증착하고, 평탄화 공정 진행하여도 실리콘 기판내로 도펀트의 확산이 종래 기술보다 상대적으로 줄어들어 저접합을 형성할 수가 있다.
이하, 첨부된 도면을 참조하여 본 발명을 보다 상세하게 설명하기로 한다.
도2 내지 도4는 본 발명의 실시예에 의해 트랜지스터를 제조하는 단계를 도시한 단면도이다.
도2는 n-웰(2)이 구비된 실리콘 기판(1)을 형성하고, 소자분리영역의 실리콘 기판(1)에 필드산화막(3)을 형성하고, 상기 실리콘 기판(1) 상부에 게이트산화막(4), 게이트 전극(5), 스페이서 산화막(6)을 순차적으로 형성한다. 상기 스페이서 산화막(6)을 형성하는 공정에서 게이트 전극(5)의 측면에 위치하는 실리콘 기판(1)의 상부면에 잔류 산화막(7)이 남도록 한다. 이후 공정으로 불화 붕소(BF2)이온을 10-20KeV의 에너지와 1×1015-3×1015/cm2으 도즈량으로 상기 잔류 산화막(7)을 통해 n-웰(2)로 이온 주입한 것이다.
도 3 은 상기 잔류 산화막(7)을 예를 들어 HF용액으로 실리콘 기판(1)의 표면을 손상시키지 않고 제거한다음, 제1층간절연막으로 사용되는 중온 산화막(20)을 형성한 것이다.
상기 중온 산화막(10)은 상기 불화 붕소 이온을 실리콘 기판으로 이온주입하여 발생되는 결함이 실리콘 표면 쪽으로 이동하거나 외확산 현상이 일어나도록 한번의 증착 과정을 거쳐 형성할 수 있고, 또는 1000-4000Å의 두께로 증착한다음, 소자에서 원하는 두께인 300-500Å 정도로 남기기 위해 에치백 공정을 진행 할수도 있다.
상기 중온 산화막(10)은 예를들어 760-801℃의 온도와, 0.8-1.6Torr의 압력과, 1 : 50-100 의 비율로 혼합된 SiH4와 N2O의 가스의 조건에서 LPCVD 방법으로 증착한다.
상기 조건에서 중온 산화막(20)의 증착속도는 약 20Å/분 정도이다.
참고로, 도5에 도시된 바와같이 이온주입을 실시하고 중온 산화막을 증착하는 경우 보론이 실리콘 기판 내부로 더 확산되지 않고 오히려 실리콘 기판의 표면쪽으로 이동됨을 알수가 있다.
도4는 상기 중온 산화막(10)상부에 제2층간절연막으로 사용되는 BPSG막(11)을 증착한다음, 평탄화 공정을 하기 위해 820-850℃의 온도에서 약 30분정도 열처리하는 경우 붕소이온이 실리콘 기판(1)으로 내확산되어 소오스(8)와 드레인(9)접합이 형성된 것을 도시한다.
여기서 주지할점은 제2 층간절연막인 BPSG 막(11)을 증착하고, 평탄화 하는 공정에서 실리콘 기판(1)에 이온주입된 붕소이온이 충분히 실리콘 기판(1)으로 내확산이 일어나는데 중온 산화막을 증착함으로 인하여 실리콘 기판내에 결함과 함께 붕소이온이 외확산되거나 실리콘 표면으로 이동하여 종래기술보다 소오스/드레인 접합의 깊이가 얕아진다는 점이다.
이하, 첨부된 도면을 참조하여 본 발명을 상세하게 설명하기로 한다.
도2 내지 도4는 본발명의 실시예에 의해 트랜지스터를 제조하는 단계를 도시한 단면도이다.
도2는 n-웰(2)이 구비된 실리콘 기판(1)을 형성하고, 소자분리영역의 실리콘 기판(1)에 필드산화막(3)을 형성하고, 상기 실리콘 기판(1) 상부에 게이트산화막(4), 게이트 전극(5), 스페이서 산화막(6)을 순차적으로 형성한다. 상기 스페이서 산화막(6)을 형성하는 공정에서 게이트 전극(5)의 측면에 위치하는 실리콘 기판(1)의 상부면에 잔류 산화막(7)이 남도록 한다. 이후 공정으로 불화 붕소(BF2)이온을 10-20KeV의 에너지와 1×1015-3×1015/cm2의 도즈량으로 상기 잔류 산화막(7)을 통해 n-웰(2)로 이온 주입한 것이다.
도3은 상기 잔류 산화막(7)을 예를 들어 HF용액으로 실리콘 기판(1)의 표면을 손상시키지 않고 제거한다음, 제1층간절연막으로 사용되는 중온 산화막(20)을 형성한 것이다.
상기 중온 산화막(10)은 상기 불화 붕소 이온을 실리콘 기판으로 이온주입하여 발생되는 결함이 실리콘 표면 쪽으로 이동하거나 외확산 현상이 일어나도록 한번의 증착 과정을 거쳐 형성할수 있고, 또는 1000-4000Å의 두께로 증착한다음, 소자에서 원하는 두께인 300-500Å정도로 남기기 위해 에치백 공정을 진행 할수도 있다.
상기 중온 산화막(10)은 예를 들어 760-810℃의 온도와, 0.8-1.6Torr의 압력과, 1 : 50-100 의 비율로 혼합된 SiH4와 N2O의 가스의 조건에서 LPCVD 방법으로 증착한다.
상기 조건에서 중온 산화막(20)의 증착속도는 약20Å/분 정도이다.
참고로, 도5에 도시된 바와같이 이온주입을 실시하고 중온 산화막을 증착하는 경우 보론이 실리콘 기판 내부로 더 확산되지 않고 오히려 실리콘 기판의 표면쪽으로 이동됨을 알수가 있다.
도4는 상기 중온 산화막(10) 상부에 제2층간절연막으로 사용되는 BPSG 막(11)을 증착한다음, 평탄화 공정을 하기 위해 820-850℃의 온도에서 약 30분 정도 열처리하는 경우 붕소이온이 실리콘 기판(1)으로 내확산되어 소오스(8)와 드레인(9)접합이 형성된 것을 도시한다.
여기서 주지할점은 제2층간절연막인 BPSG 막(11)을 증착하고, 평탄화하는 공정에서 실리콘 기판(1)에 이온주입된 붕소이온이 충분히 실리콘 기판(1)으로 내확산이 일어나는데 중온 산화막을 증착함으로 인하여 실리콘 기판내에 결함과 함께 붕소이온이 외확산되거나 실리콘 표면으로 이동하여 종래기술보다 소오스/드레인 접합의 깊이가 얕아진다는 점이다.
도5는 실리콘 기판으로 3×1015이온/cm2의 농도를 갖는 BF2를 20KeV의 에너지로 이온 주입한것과, 상기 이온주입후 종래기술에 의해 TEOS막을 증착한 것과, 상기 이온 주입후 본 발명에 의해 중온 산화막을 증착한 것에 대하여 실리콘 기판의 접합 깊이에 대한 보론 농도를 도시한 그래프도로서, 본 발명에 의해 중간 산화막을 형성한 것이 이온 주입만 행한 것보다 오히려 접합 깊이가 얕아짐을 알수 있다.
도6은 실리콘 기판으로 BF2를 주입하고, 종래기술에 의해 실리콘 기판상부에 LPCVD TEOS 산화막을 증착하고, BPSG막을 증착하고, 평탄화 공정을 850℃에서 약 30분 정도 실시하는 경우 면저항이 270Ω/□ 이고, 본 발명의 실시예에 의해 실리콘 기판에 중온 산화막을 증착하고, 그 상부에 BPSG막을 증착하고, 평탄화 공정을 850℃에서 약 30분 정도 실시하는 경우 면저항이 259Ω/□ 임을 알수 있다
이러한 측정치는 본 발명에 의해 중온 산화막을 증착하고, BPSG막을 증착하고, 플로우 열처리 공정을 실시하는 경우 실리콘 기판내에 잔류 결함이 거의 없고 게더링되는 붕소가 거의 없어 실리콘 내에 존재하는 붕소가 거의 활성화되며 이것이 좋은 산화막 증착동안 외확산에 의한 면저항 증가를 충분히 보상하는 것으로 판단된다.
도7은 실리콘 기판으로 BF2를 주입하고, 종래기술에 의해 실리콘 기판상부에 LPCVD TEOS 산화막을 증착하고, BPSG막을 증착하고, 평탄화 공정을 850℃에서 약 30분 정도 실시하는 경우와, 본 발명의 실시예에 의해 실리콘 기판에 중온 산화막을 증착하고, 그 상부에 BPSG막을 증착하고, 상기한 평탄화 공정을 실시하는 경우에 대하여 실리콘 기판의 접합 깊이에 대한 보론 농도를 도시한 그래프이다.
참고로, 다음 실시예 1에의해 실리콘 기판으로 BF2를 주입하고, 잔류산화막을 제거하지 않은 상태에서 중온 산화막을 증착하고, 그 상부에 BPSG막을 증착하고, 상기한 평탄화 공정을 실시하는 경우와, 실시예 2에의해 실리콘 기판으로 BF2를 주입하고, 중온 산화막을 증착하고, 그 상부에 BPSG막을 증착하고, 상기한 평탄화 공정을 실시한다음, 급속 열처리 공정을 1000℃에서 약 10초 정도 실시하는 경우에 대하여 실리콘 기판의 접합 깊이에 대한 보론 농도를 도시하였다.
도7에서 알수 있듯이 본 발명이나 종래기술에서 BPSG 막을 증착하고, 평탄화하는 공정에서 실리콘 기판으로 붕소이온이 내확산이 일어나는 것을 알수 있고, 본 발명에 의한 것이 종래기술보다 접합 깊이가 얕은 것을 알수 있다.
상기한 본 발명에 의해 이온 주입후 잔류 산화막을 제거하고 제1층간절연막을 기존에 사용해온 LPCVD 방법으로 TEOS 산화막을 형성하는 대신에 760-810℃의 온도 조건에서 증착되는 중온 산화막으로 대체 함으로써 이온 주입시 발생된 결함을 외확산시킴으로써 후속의 고온 공정에서 도펀트가 실리콘기판으로 깊게 확산되는 것을 최소화할수 있다. 그 결과 종래기술과 동일한 이온주입 조건과 BPSG막의 평탄화 공정을 동일하게 사용하더라도 더 얕은 접합의 소오스/드레인의 형성이 가능하고, 결함 농도가 더욱 줄어들어 낮은 접합 누설 전류 특성을 얻을수 있다.
상기한 본 발명이 상기 실시예에서 한정되지 않으며 많은 변형이 본 발명의 기술적 사상내에서 당분야에서 통상의 지식을 가진자에 의하여 가능함은 명백하다.

Claims (6)

  1. 반도체소자 제조방법에 있어서, 반도체 기판에 게이트 산화막 및 게이트 전극을 형성하는 단계와, 노출된 반도체 기판에 형성된 잔류 산화막을 통하여 상기 기판과 다른 타입의 불순물 이온을 주입하는 단계와, 상기 잔류 산화막을 제거하는 단계와, 제1층간절연막으로 중온 산화막을 형성하되, 상기 불순물 이온 주입공정에서 발생된 결함이 기판의 외부 또는 상부면으로 충분히 외확산이 일어날 수 있도록 760-810℃의 온도, 0.8-1.6Torr의 압력과 1 : 50-100 의 비율로 혼합된 SiH4N2O 가스에서 형성하는 단계와, 제2층간절연막으로 BPSG막을 증착한다음, 평탄화 공정을 실시하는 단계로 이루어져 초저접합을 갖는 소오스와 드레인을 형성하는 단계를 포함하는 초저접합을 갖는 반도체소자 제조방법.
  2. 제1항에 있어서, 상기 반도체 기판에 n-웰을 형성하고, 소오스/드레인으로 형성하는 불순물은 P형인 것을 특징으로 하는 초저접합을 갖는 반도체소자 제조방법.
  3. 제1항 또는 제2항에 있어서, 상기 소오스/드레인용 불순물은 BF2를 이용하고, 10-20KeV의 에너지와1×1015-3×1015/cm2의 도즈량으로 이온 주입하는 것을 특징으로 하는 초저접합을 갖는 반도체소자 제조방법.
  4. 제1항에 있어서, 상기 중온 산화막을 1000-4000Å의 두께로 증착하고, 에치백하여 300-500Å의 두께로 남도록 하는 것을 특징으로 하는 초저접합을 갖는 반도체 소자 제조방법.
  5. 제1항에 있어서, 상기 제2층간 절연막으로 BPSG막을 증착하고, 820-850℃의 온도에서 평탄화 공정을 실시하는 것을 특징으로 하는 초저접합을 갖는 반도체소자 제조방법.
  6. 제1항에 있어서, 상기 잔류 산화막을 HF 용액에서 제거하는 것을 특징으로 하는 초저접합을 갖는 반도체소자 제조방법.
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