KR100256822B1 - 반도체 소자의 제조방법 - Google Patents
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Abstract
본 발명은 반도체 소자의 제조방법에 관한 것으로, 게이트가 형성될 부위 하단에 일정깊이의 트랜치를 형성한 후 게이트를 형성하고, 소오스/드레인 이온주입을 실시한 후 열처리하여 유효 접합깊이를 최대한 줄여 단채널 효과를 개선함과 동시에, 소오스/드레인 접합 영역을 더 넓게 확보하여 면저항을 낮춤과 동시에 접촉저항을 낮춰 소자의 고집적화에 기여할 수 있다. 또한 게이트 부근의 소오스/드레인 농도가 기존 방법으로 진행했을 때보다 낮아 핫 캐리어 이펙트를 방지하기 위한 LDD 형성이 불필요하므로 반도체 소자의 제조수율 및 신뢰성을 향상시킬 수 있다.
Description
본 발명은 반도체 소자의 제조 방법에 관한 것으로, 특히 케이트가 형성될 부위의 하단에 소정 깊이의 트랜치를 형성한 후 게이티를 형성하고, 소오스/드레인 접합영역을 최대한으로 확보하여 면저항을 낮춤과 동시에 접촉저항을 낮춰 반도체 소자의 고집적화를 기할 수 있는 반도체 소자의 제조 방법에 관한 것이다.
일반적으로 반도체 소자의 집적도가 증가함에 따라 소오스/드레인의 접합깊이는 점점 더 줄어들게 되어 초저접합 형성의 중요성이 점점 더 증대되고 있다.
종래에 기술에 따라 반도체 소자에서 n+및 p+소오스/드레인 영역을 형성하는 방법의 일예를 제1도에 도시하였다.
상기 도면을 참조하면, 반도체 기판(11)상에 p-웰(13) 및 n-웰(14)과 소자분리막(12), 게이트산화막(15), 게이트 전극(16) 및 n-LDD 영역(17) 그리고 상기 게이트 전극(16)의 측벽에 위치한 스페이서 산화막(18)을 연차적으로 형성한다.
그 후 n 형 소오스/드레인(19) 이온주입을 위해 비소를 10kev∼40kev 의 에너지와 2E15/cm2∼6E15/cm2의 주입량으로 주입한다. 다음, p+형 소오스/드레인(20)을 형성하기 위해 불화붕소(BF2)를 5kev∼40kev 의 에너지와 2E15/cm2∼5E15/cm2의 주입량으로 주입한다.
그 후 제1층간 절연막들인 저압방식의 TEOS (Tetra-ethyl-Ortho-Silicate) 산화막과 BPSG (Boro-Phospho-Silicate-Glass)막을 연차적으로 증착한후 노내에서 열처리(Furnace annealing)를 실시한다.
상기와 같은 종래의 방법에 있어서는 우수한 전기적 특성을 갖는 초저접합을 형성하기가 매우 힘든데, 이는 상기 p+형 소오스/드레인(20)을 형성하기 위해 불화붕소를 이온주입할 시, 함께 주입되는 불소로 인해 실리콘 표면을 비정질화 시켜 초기비정질/결정질 경계면 하단에 이온주입에 의한 점결함(point defect)이 광범위하게 존재하여 후속 열처리시 이들 결함에 의해 붕소의 확산이 가속화 될 뿐만 아니라, 이로인해 단채널에서 문턱전압이 감소하거나, 소오스/드레인간 펀치스루 전압이 감소하는 등 단 채널 효과가 심각하게 나타난다.
또한 초기 비정질/결정질 경계면 하단에 이차결함 혹은 확장결함(secondary defect 혹은 extended defect)이 생성되어 붕소의 전기적 활성화를 저해하고 접합누설전류가 증가한다.
한편, 저온 열처리를 사용하여 접합깊이를 최대한으로 낮추어도 면저항이 너무 높고, 또한 저온 열처리로 인해 결함제거가 어려울 뿐만 아니라, 콘택 형성 식각 공정이 접합에 영향을 미쳐 역시 접합누설전류가 증가함으로 반도체 소자의 제조수율 및 신뢰성을 저하시키는 문제점이 있다.
따라서 본 발명은 상기의 문제점을 해결하기 위해 게이트가 형성될 부위의 하단에 일정깊이의 트랜치를 형성한후 게이트를 형성하고, 소오스/드레인 이온주입을 실시한 후 열처리하여 유효 접합깊이를 최대한 줄여 단채널 효과를 개선함과 동시에, 소오스/드레인 접합 영역을 최대한 확보하여 면저항을 낮춤과 동시에 접촉저항을 낮춰 소자의 고집적화에 기여할 수 있는 반도체 소자의 제조방법을 제공함에 그 목적이 있다.
제1도는 종래의 기술에 따라 반도체 기판상에 소오스/드레인 접합부 및 게이트 전극을 형성한 상태의 단면도.
제2(a)도 내지 제2(e)도는 본 발명의 방법에 따른 반도체 소자의 제조공정단계를 도시한 단면도.
* 도면의 주요부분에 대한 부호의 설명
11,31 : 실리콘 기판 13,32 : 소자 분리막
13,33 : p 웰 14,34 : n 웰
15,38 : 게이트 산화막 16,39 : 게이트 전극
17 : n-LDD 영역 18,44 : 스페이서 산화막
19,42 : n+소오스/드레인 영역 20,43 : p+소오스/드레인
21,22,45,46 : 절연 산화막 36 : 패드 질화막
37 : 감광막 40 : As 이온주입영역
41 : BF2이온주입영역 47 : 유효접합깊이
48 : 소오스/드레인 도핑영역깊이
상기 목적을 달성하기 위한 본 발명의 방법은, 반도체 기판상에 소자 분리막을 형성하는 단계와, 에너지 이온주입 및 열처리를 통해 웰을 형성하는 단계와, 기판의 상부에 패드 산화막과 질화막을 소정 두께로 각각 형성하는 단계와, 상기 질화막과 패드 산화막 및 반도체 기판을 식각하여 게이트 전극이 형성되어질 위치에 트랜치를 형성하는 단계와, 문턱전압 조절용 이온주입을 실시한 후 게이트 산화막을 형성하는 단계와, 전체구조 상부에 게이트 전극 형성을 위한 도전물질을 증착하는 단계와, 상기 도전물질을 화학 기계적 연마를 실시하여 하부의 질화막이 노출되기 까지 연마하는 단계와, 상기 노출된 질화막을 제거하는 단계와, 소오스/드레인 이온주입을 실시하는 단계와, 상기 게이트 전극 양측벽에 스페이서 산화막을 형성하는 단계와, 전체구조 상부에 층간절연막을 형성하는 단계와, 상기 층간 절연막 상부에 평탄화 산화막을 형성하는 단계로 구성되는 것을 특징으로 한다.
이하 첨부된 도면을 참조하여 본 발명의 적합한 실시예에 대한 상세한 설명을 하기로 한다.
제2(a)도 내지 제2(e)도는 본 발명의 방법에 따른 반도체 소자의 제조 공정단계를 도시한 단면도이다.
먼저, 제2(a)도를 참조하면, 반도체 기판(31)상에 소자 분리막(32)을 형성한다. 이때 상기 소자 분리막(32)은 열산화 방식에 의한 방법이나 또는 트렌치를 이용한 소자 분리막 형성방법 중 어느 것을 사용하여도 무방하다.
다음, 고에너지 이온주입 및 열처리를 통해 각각 p웰(33) 및 n웰(34)을 형성하고, 50Å∼100Å 두께로 패드 산화막(35)을 형성한다.
그 후 연차적으로 1000Å∼2000Å의 두께로 질화막(36)을 형성하고, 전체구조 상부에 감광막 패턴(37)을 형성한 다음, 상기 감광막 패턴(37)을 이용하여 하부의 질화막(35)과 패드 질화막(35) 및 반도체 기판(31)을 식각하여 깊이가 1000Å∼2000Å이 되는 트랜치를 형성한 후 상부의 감광막(37)을 제거한다.
제2(b)도를 참조하면, 다음 감광막(미도시)을 형성하여 각각 n 채널 문턱전압조절용 이온주입을 실시한다. 다음 게이트 산화막(38)을 30Å∼100Å의 두께로 형성한 다음, n 형으로 도핑된 폴리 실리콘(39)을 3000Å∼7000Å의 두께로 증착한다.
제2(c)도를 참조하면, 상기 폴리실리콘층(39)을 화학 기계적 연마(Chemical Mechanical Polishing ; 이하 CMP 라 칭함.)를 실시하여 하부의 질화막(36)이 노출되기 까지 연마한다.
제2(d)도를 참조하면, 인산용액을 이용하여 노출된 질화막(36)을 제거하고, 감광막(미도시)을 이용하여 As 및 BF2 이온주입을 실시하여 As 이온주입영역(40)과 BF2 이온주입영역(41)을 형성한다.
이때 상기 이온주입시의 조건은 초기 침투깊이가 트렌치 깊이보다는 적도록 As는 10kev∼40kev 의 에너지와 1E15/cm2∼5E15/cm2의 주입량으로, BF2는 5kev ∼30kev 의 에너지와 1E15/cm2∼5E15/cm2의 주입량으로 주입한다.
제2(e)도를 참조하면, 상기 형성된 게이트 전극(39)의 양측벽에 스페이서 산화막(44)을 형성한 후 제1층간절연막(45)으로 저압방식으로 증착되는 TEOS 산화막이나 중온 산화막 (Medium temperature CVD oxide)를 300Å∼700Å 두께로 증착한 후, 그 상부에 BPSG 막(46)을 1500Å∼2500Å 두께로 증착한다.
다음, 유효 접합깊이(47)는 약 500Å∼1000Å 범위가 되도록 열처리 조건을 설정한다. 이를 위해서는 노 어닐링(Furnace annealing)을 850℃에서 30분 이상 열처리로 충분히 얻을 수 있다. 이때 상기 도면부호(48)은 소오스/드레인 도핑 영역의 깊이를 나타낸다.
한편, 상기 실시예와는 달리, 상기 스페이서 산화막(44) 형성 후 단시간 급속 열처리를 1000℃∼1100℃에서 5초∼20초간 실시한 후 화학기상증착(CVD)방식으로 도핑되지 않은 산화막을 증착한 후 CMP를 실시하여도 무방하다. 상기 두 열처리 조건은 기존의 방법보다 더 높은 온도의 열처리 조건이나 유효 접합깊이(47)는 종래의 방법을 실시하였을 때보다 훨씬 작아 단채널 효과를 충분히 억제할 수 있다. 또한 소오스/드레인 영역의 도핑깊이(48)가 1500Å∼3,000Å 으로 기존의 방법보다 크고 열처리 온도가 높아 도펀트가 충분히 활성화가 되어 면저항을 낮출 수 있으며, 이온주입에 의한 결함을 충분히 제거하여 접합누설전류를 낮출 수 있다.
한편, 실리콘 표면으로부터 접합길이(소오스/드레인 접합 도핑깊이)(48)까지의 거리가 멀어 콘택식각에 의한 손상이 접합에 미치는 영향이 기존 방법보다 상대적으로 약해 콘택식각에 의한 접합누설전류를 최소화할 수 있다.
이상 상술한 바와 같이, 본 발명의 방법에 따라 게이트가 형성될 부위 하단에 일정깊이의 트랜치를 형성한후 게이트를 형성하고, 소오스/드레인 이온주입을 실시한 후 열처리하여 유효 접합깊이를 최대한 줄여 단채널 효과를 개선함과 동시에, 소오스/드레인 접합 영역을 최대한으로 확보하여 면저항을 낮춤과 동시에 접촉저항을 낮춰 소자의 고집적화에 기여할 수 있다. 또한 게이트 부근의 소오스/드레인 농도가 기존 방법으로 진행했을 때보다 낮아 핫 캐리어 이펙트(Hot carrier effect)를 방지하기 위한 LDD 형성이 불필요하므로 반도체 소자의 제조수율 및 신뢰성을 향상시킬 수 있다.
Claims (11)
- 반도체 기판상에 소자 분리막을 형성하는 단계와, 에너지 이온주입 및 열처리를 통해 웰을 형성하는 단계와, 기판의 상부에 패드 산화막과 질화막을 소정 두께로 각각 형성하는 단계와, 상기 질화막과 패드 산화막 및 반도체 기판을 식각하여 게이트 전극이 형성되어질 위치에 트랜치를 형성하는 단계와, 문턱전압 조절용 이온주입을 실시한 후 게이트 산화막을 형성하는 단계와, 전체구조 상부에 게이트 전극 형성을 위한 도전물질을 증착하는 단계와, 상기 도전물질을 화학 기계적 연마를 실시하여 하부의 질화막이 노출되기 까지 연마하는 단계와, 상기 노출된 질화막을 제거하는 단계와, 소오스/드레인 이온주입을 실시하는 단계와, 상기 게이트 전극 양측벽에 스페이서 산화막을 형성하는 단계와, 전체구조 상부에 층간절연막을 형성하는 단계와, 상기 층간 절연막 상부에 평탄화 산화막을 형성하는 단계로 구성되는 것을 특징으로 하는 반도체 소자의 제조방법.
- 제1항에 있어서, 상기 트랜치의 깊이는 1000Å∼2000Å인 것을 특징으로 하는 반도체 소자의 제조방법.
- 제1항에 있어서, 상기 패드 산화막과 질화막의 두께는 각각 50Å∼100Å 및 1000Å∼2000Å로 하는 것을 특징으로 하는 반도체 소자의 제조방법.
- 제1항에 있어서, 상기 게이트 전극 형성용 도전물질로 n 형으로 도핑된 폴리실리콘을 3,000Å∼7,000Å로 증착하는 것을 특징으로 하는 반도체 소자의 제조방법.
- 제1항에 있어서, 상기 게이트 전극의 두께가 2,000Å∼4,000Å이 되도록 CMP 연마하는 것을 특징으로 하는 반도체 소자의 제조방법.
- 제1항에 있어서, 상기 소오스/드레인 이온주입시 As 와 BF2이온을 주입하는 것을 특징으로 하는 것을 특징으로 하는 반도체 소자의 제조방법.
- 제6항에 있어서, 상기 As 이온주입주건은 10kev∼40kev 의 에너지와 1E15/cm2∼5E15/cm2의 주입량으로 하는 것을 특징으로 하는 반도체 소자의 제조방법.
- 제6항에 있어서, 상기 BF2 는 5kev∼30kev 의 에너지와 1E15/cm2∼5E15/cm2의 주입량으로 하는 것을 특징으로 하는 반도체 소자의 제조방법.
- 제1항에 있어서, 상기 층간 절연막으로 TEOS 산화막이나 중온 산화막을 사용하는 것을 특징으로 하는 반도체 소자의 제조방법.
- 제1항 또는 제9항에 있어서, 상기 층간 절연막의 두께는 300Å∼700Å로 하는 것을 특징으로 하는 반도체 소자의 제조방법.
- 제1항에 있어서, 상기 평탄화 산화막으로 BPSG 막을 사용하며, 그 두께는 1500Å∼2500Å로 증착하는 것을 특징으로 하는 반도체 소자의 제조방법.
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