KR100245092B1 - 초저접합을 갖는 반도체소자 제조방법 - Google Patents

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Abstract

본 발명은 반도체 소자 제조방법에 관한 것으로, 전기적 특성이 우수한 초조접합을 갖는 반도체소자를 제조하기 위하여 게이트 전극을 형성한다음, 붕소를 2단계로 주입하되 이온주입 에너지와 이온 주입량도 서로 다르게 하여 결함의 밀도를 최소화시키고 접합 깊이와 누설전류를 최소화할수 있는 반도체소자 제조방법이다.

Description

초저접합을 갖는 반도체소자 제조방법
본 발명은 초저접합을 반도체 소자 제조방법에 관한 것으로, 특히 소오스/드레인의 초저접합 형성시 붕소 이온을 이온주입량과 깊이를 달리한 두차례의 이온주입 공정으로 실시하여 결함 밀도를 감소시킨 반도체소자 제조방법에 관한 것이다.
반도체소자의 집적도가 증대됨에 따라 소오스/드레인의 접합깊이는 점점 더 줄게 되어 초저접합의 중요성이 점점 더 증대되고 있다.
종래기술로 저접합을 갖는 P형 반도체 소자를 제조하는 것을 제1도를 참조하여 설명하기로 한다.
먼저, 반도체 기판(21)에 n-웰(22)을 형성하고, 반도체 기판(21)의 필드영역에 LOCOS 공정 방법으로 소자분리막(23)을 형성한다음, 게이트 산화막(24), 게이트 전극(25)과 절연막 스페이서(26)를 형성하고, P+형 소오스/드레인을 형성하기 위해 불화붕소(BF2)를 15 keV ∼ 40 keV의 에너지와 2E15/㎠ ∼ 5E15/㎠의 주입량으로 상기 필드영역에 의해 한정되는 액티브 영역에 주입하여 소오스/드레인(27)을 형성한다. 그 후 층간절연막(28)으로 예를 들어 저압방식의 TEOS(Tetra ethyl Ortho Silicate Glass)막을 증착하고, 그 상부에 평탄화용 절연막(29)을 형성한 단면도이다.
그러나 P+형 소오스/드레인(27)을 형성하기 위해 불화붕소를 이온주입할 때 함께 주입되는 불소로 인해 실리콘 기판 표면이 비정질화되어 초기의 비정질/결정질의 경계면 하단에 이온주입에 의한 점결함(point defect)이 광범위하게 존재하게 되고, 후속 열처리시 이들 결함에 의해 붕소의 내확산이 가속화되어 접합의 깊이가 확장될 뿐만아니라, 이차결함 혹은 확장결함(secondary defect 혹은 extended defect)이 생성되어 붕소의 전기적 활성화를 저해하고 접합누설전류가 증가하는 문제가 있다.
따라서, 종래기술로는 우수한 전기적 특성을 갖는 초저접합을 형성하기가 매우 어려운 문제점이 있다.
본 발명은 전기적 특성이 우수한 초저접합을 갖는 반도체소자를 제조하기 위하여 게이트 전극을 형성한다음, 붕소를 2단계로 주입하되 이온주입 에너지와 이온주입량도 서로 다르게 하여 결함의 밀도를 최소화시키고 접합 깊이와 누설전류를 최소화할수 있는 반도체소자 제조방법을 제공하는데 그 목적이 있다.
제1도는 종래기술로 PMOS 반도체소자를 형성한 것을 도시한 단면도.
제2도 내지 제5도는 본 발명의 실시예에 의해 CMOS 반도체소자를 제조하는 공정 단계를 도시한 단면도.
제6도는 본 발명에 붕소를 1차 및 2차 이온주입한후 이온투사범위(Rp)와 인터스티셜 점결함과 베이커시 점결함의 공존영역을 도시한 그래프도.
제7도는 열처리후 실리콘 기판에 따라 붕소의 농도를 도시한 그래프도.
* 도면의 주요부분에 대한 부호의 설명
1, 21 : 실리콘 기판 2 : n 웰
3 : p 웰 4, 22 : 소자분리막
5 : 게이트 산화막 6 : 게이트 전극
7, 10, 13 : 감광막 8 : LDD 영역
9 : 절연막 스페이서 11 : 1차 이온주입영역
12 : 2차 이온주입영역 14, 14' : 소오스/드레인
15 : 층간 절연막 16 : 평탄화용 절연막
상기한 목적을 달성하기 위한 본 발명은 초저접합을 갖는 반도체소자 제조바업의 특징은, n형 실리콘 기판상에 게이트 산화막과 게이트 전극을 형성하는 단계와, 게이트전극 양측의 반도체기판에 붕소 이온주입 공정을 2단계로 실시하되, 1차 붕소이온주입에 의해 생긴 인터스티셜 점결함이 2차 붕소이온주입에 의해 생긴 베이컨시 점결함 영역이 겹치도록 이온 주입하며, 상기 1차 봉소이온주입에너지는 2차 봉수 이온주입에너지 보다 작고, 1차 붕소 이온량은 2차 붕소 이온량보다 크거나 같게 실시하는 단계와, 후속 열공정으로 상기 붕소를 활성화시켜 소오스/드레인을 형성하는 단계를 포함함에 있다.
본발명의 기본원리를 설명하면 다음과 같다.
기존에 p+형 소오드/드레인 형성을 위해 사용해 오던 불화붕소에서 문제시되는 불소를 원천적으로 배제하기 위해 불화붕소 이온을 붕소이온으로 대체함으로써 실리콘 기판의 표면에 비정질층을 형성시키지 않고, 또한 붕소를 2단계로 각 주입에너지를 달리하여 주입하고, 주입량도 서로 달리하여 나누어 주입하되, 1차 붕소 주입에너지가 2차 주입에너지보다 작게하여 1차 붕소이온주입에 의해 생긴 인터스티셜(Interstitials) 점결함영여과 2차 붕소이온주이비에 의해 생기 베이컨시(vacancy) 점결함 영역이 겹치도록 하고, 1차 붕소의 주입량을 2차 붕소의 주입량보다 같거나 크게 하여 후속 열처리시 1, 2차 붕소의 확산을 억제하고 이차결함의 밀도를 줄인다. 그로인해 1차 붕소의 전기적 활성화를 증가시켜 콘택저항 감소에 기여하고, 2차 붕소의 주입량이 적으므로 접합영역의 결함또한 크게 줄어들어 접합누설 전류를 낮출 수 있어 접합누설전류를 줄여 초저접합을 형성하면서 소자의 신뢰성을 증진시킬 수 있다.
상술한 목적 및 특징들, 장점은 첨부된 도면과 다음의 상세한 설명을 통하여 보다 분명해 질 것이다.
이하 본 발명의 실시예를 상세히 설명하면 다음과 같다.
일반적 이온주입 에너지에 따라 이온투사범위 (Projected range, 이하 Rp라함)가 결정되며 이온주입에의해 인터스티셜 (Interstitials)과 베이컨시 (Vancy)와 같은 점결함이 실리콘기판내에 생긴다. 이들 점결함의 생성위치를 살펴보면 베이컨시 점결함은 실리콘 표면으로 부터 0.8 Rp의 위치까지 생성되고 인터스티셜 점결함은 그 보다 깊은 Rp ∼ 2 Rp의 위치에 생성된다.
본 발명은 p+ 소오드/드레인을 형성하기 위해 p형 도펀트를 불화붕소에서 붕소로 대체하고, 붕소 이온주입에 의한 실리콘 기판의 손상 정도를 줄이기 위해 붕소를 2단계로 각 주입에너지를 달리하여 주입한다.
즉, 1차 붕소이온 주입량은 2차 붕소이온 주입량보다 같거나 크게 주입하되, 1차 붕소 주입에너지를 2차 주입에너지보다 작게하여 1차 붕소이온주입에 의해 생긴 인터스티셜 점결함이 2차 붕소이온주입에 의해 생긴 베이컨시 점결함 영역이 겹치도록 하여 후속 열처리 초기 단계에서 베이컨시와 인터스티셜이 서로 결합하여 결함을 소멸시킬 수 있다.
참고로, 1차 붕소 이온주입의 에너지를 1 keV라할 때 인터스티셜은 72Å ∼ 144Å영역에 생기고 2차 붕소주입에너지를 3keV로 하면 베이컨시가 실리콘 기판표면부터 136Å 깊이까지 생성되어 베이컨시와 인터스티셜이 공존하는영역이 생겨, 후속 열처리 초기 단계에 결함이 소멸하여 열처리후 이차결함의 밀도를 크게 줄일 수 있는 것이다.
한편 1차 붕소의 주입량을 2차 붕소의 주입량보다 같거나 크게 하여 표면쪽의 붕소농도를 증가시키고 상기의 원리로 열처리시 이차결함의 농도가 줄어들어 여기에 게더링(gettering)되는 붕소의 양을 크게 줄여 붕소의 전기적 활성화를 증가시켜 콘택저항 감소에 기여하도록 한다. 한편 2차붕소의 주입량을 줄였으므로 접합영역의 결함이 적어 얕은접합을 만들면서 접합누설전류의 감소가 이루어진다.
상기와 같은 원리를 이용한 본발명의 일실시예를 CMOS 구조를 갖는 반도체 소자 제조공정을 제2도 내지 제5도를 참고하여 설명하기로 한다. 참고로, NMOS 트랜지스터를 제조하는 공정에 본 발명을 적용할 수 있음은 자명하다.
제2도와 같이 실리콘기판(1)에 n웰(2) 및 p웰(3)을 각각 형성하고, 소자분리막(4), 게이트산화막(5) 및 게이트전극(6)을 순차적으로 형성한다. 그후 감광막(7)을 n웰(2)지역상에 도포한 후, 비소(As)나 인(p)을 p웰(3) 지역에 10 keV ∼ 30 keV의 에어지로, 주입량은 1E13/㎠ ∼ 5E13/㎠의 주입량으로 주입하여 n-LDD 영역을 형성한다.
그리고, 상기 감광막(7)을 제거한 후, 제3도와 같이 절연막 스페이서(9)를 게이트전극(6)의 측벽에 형성하고, 상기 p웰(3)의 상부에 감광막(10)을 도포한다. 그 후 붕소를 1차 이온주입으로 예를들어 1 keV ∼ 3 keV의 에너지와, 1E15/㎠ ∼ 3E15/㎠ 의 주입량으로 주입하여 1차 이온주입영역(11)을 형성하고, 바로 다음 2차 이온주입으로 붕소이온을 3keV ∼ 9keV의 에너지와 1E15/㎠ ∼ 2E15/㎠으로 주입양으로 주입 하여 2차 이온주입영역(12)을 형성한다.
참고로, 상기 2차 붕소의 주입량은 제1차 붕소 주입량보다 작거나 같도록 주입하며, 상기 붕소를 1차이온주입하기전에 실리콘기판(1) 표면에 얇은 (약 50Å) 희생산화막을 형성한 다음, 이온 주입을 실시한다.
상기 제3도 공정후, 실리콘 기판의 깊이 따른 붕소의 농도를 제6도와 같이 얻는다. 제6도에서 a는 1차 붕소이온주입에 의한 Rp이고, b는 2차 붕소이온주입에 의한 Rp이다. 또한, c는 본 발명의 기술적 원리에 의거하여 제1차 붕소이온주입에 의한 인터스티셜 점결함과 제2차 붕소이온주입에 의한 베이컨시 점결함이 공존하는 위치로서 후속 열처리시 두 점결함들이 결합하여 격가결함이 크게 줄어들 영역이다.
한편 1차 붕소의 주입량을 2차 붕소의 주입량보다 같거나 크게하여 실리콘기판 표면쪽에 붕소의 양을 증가시키도록 한다. 따라서 후속 열처리시 제6도의 c영역에서의 이차 결함의 밀도가 줄어들어 1차로 주입된 붕소의 활성화가 증대된다. 한편 2차로 주입된 붕소의 주입량을 줄였으므로 2차 붕소에 의한 결함이 줄어들어 제2차 붕소의 확산이 줄어듬과 동시에 접합누설전류 또한 줄어들게 된다.
다음오로 제3도에 도시된 감광막(10)을 제거한 후 제4도와 같이 상기 p웰(2)상에 감광막(13)을 도포한다.
그리고, 제4도와 같이 비소(As)를 20keV ∼ 40keV의 에너지와 3E15/㎠ ∼ 6E15/㎠의 주입량으로 주입하여 n+ 소오스/드레인(14)을 형성한다. 다음으로 제5도와 같이 상기 감광막(13)을 제거한 후, 층간절연막(15)을 증착하고, 그 상부에 평탄화용 절연막(16)을 증착한다. 상기 층간 절연막(15)와 평탄화용 절연막(16)을 증착하고 열처리하는 과정에서 상기 이온주입원자들이 실리콘 기판(1)으로 확산되어 소오스/드레인(14, 14') 접합영역이 확장된다.
참고로, 상기 층간절연막(15)은 저압방식으로 증착하는 TEOS 산화막이나, 증온산화막(Medium temperature CVD oxide)이 될 수 있으며, 두께는 약 300Å ∼ 800Å 정도이다. 또한, 평탄화용 절연막(16)은 상압방식이나, 플라즈막방식의 BPSG막으로 형성하고, 그 두께는 2500Å ∼ 4000Å정도이다. 이 BPSG막을 평탄화하기 위해서 열처리를 800℃ ∼ 850℃의 온도에서 10분 ∼ 30분간 실시한다.
또 다른 실시예로서 층간절연막(15)을 증착하기 전에 단시간 고온열처리(Rapid Thermal Annealing)를 850℃ ∼ 1000℃ 온도에서 2초 ∼ 30초간 실시한 후, 층간절연막(15)을 상기 조건으로 증착하고, 평탄화용 절연막(16)을 증착하되 이 막의 증착방식은 모두 종류의 화학기상증착 방식중의 하나가 될 수 있으며, 씨엔피(CMP, Chemical Mechenical Polishing)로 평탄화용 절연막(16)의 두께가 2500Å ∼ 4000Å 정도 남도록 연마해도 무방하다.
이상과 같은 본 발명에 의해 기존에 p+형 소오스/드레인 형성을 위해 사용해 오던 불화붕소를 문제시되는 불소를 원천적으로 배제하기 위해 붕송이온으로 대체하여 비정질층을 형성시키지 않고 붕소를 2단계로 각 주입에너지를 달리하여 주입하고 주입량도 서로 달리하여 나우어 주입하되, 1차 붕소 주입에너지가 2차 주입에너지보다 작게하여 1차 붕소이오주입에 의해 생긴 인터스티셜(Interstitials)점결함이 2차 붕소이온주입에 의해 생긴 베이컨시(vacancy)점결함 영역이 겹치도록 하고, 제1차 붕소의 주입량을 제2차 붕소의 주입량보다 같거나 크게 하여 제1차 붕소의 전기적 활성화를 증가시켜 콘택저항 감소에 기여하고, 2차 붕소의 주입량이 적으므로 접합영역의 결함또한 크게 줄어들어 접합깊이 및 접합누설 전류를 낮출 수 있다.
본 발명은 기존에 p+형 소오스/드레인 형성을 위해 사용해 오던 불화붕소를 문제시되는 불소를 원천적으로 배제하기 위해 붕소이온으로 대체하여 비정질층을 형성시키지 않고 붕소를 2단계로 각 주입에너지를 달리하여 주입하고 주입량도 서로 달리하여 나누어 주입하되, 1차 붕소 주입에너지가 2차 주입에너지보다 작게하여 1차 붕소이온주입에 의해 생긴 인터스티셜 점결함이 2차 붕소이온주입에 의해 생긴 베이컨시 점결함 영역이 겹치도록 하고, 1차 붕소의 주입량을 2차 붕소의 주입량보다 같거나 크게 하여 이차결함의 밀도를 줄여 1차 붕소의 전기적 활성화를 증가시켜 콘택저항 감소에 기여하고, 2차 붕소의 주입량이 적으므로 접합영역의 결함또한 크게 줄어들어 접합깊이 및 접합누설 전류를 낮출 수 있다. 따라서 초고집적 소자에 유리한 우수한 전기적 성질을 지닌 얕은접합을 형성하여 소자의 신뢰성을 증가시킬 수 있다.
아울러 본 발명의 바람직한 실시예들은 예시의 목적을 위해 개시된 것이며, 당업자라면 본 발명의 사상과 범위안에서 다양한 수정, 변경, 부가등이 가능할 것이며, 이러한 수정 변경 등은 이하의 특허 청구의 범위에 속하는 것으로 보아야 할 것이다.

Claims (10)

  1. n형 실리콘 기판상에 게이트 산화막과 게이트 전극을 형성하는 단계와, 게이트전극 양측의 반도체기판에 붕소 이온주입 공정을 2단계로 실시하되, 1차 붕소이온주입에 의해 생긴 인터스티셜 점결함이 2차 붕소이온주입에 의해 생긴 베이컨시 점결함 영역이 겹치도록 이온 주입하며, 상기 1차 붕소이온주입에너지는 2차 붕소 이온주입에너지 보다 작고, 1차 붕소 이온량은 2차 붕소 이온량보다 크거나 같게 실시하는 단계와, 후속 열공정으로 상기 붕소를 활성화시켜 소오스/드레인을 형성하는 단계를 포함하는 초저접합을 갖는 반도체소자 제조방법.
  2. 제1항에 있어서, 상기 1차 붕소 이온주입에너지는 1-3 KeV이고, 이온주입량은 1-3E15/㎠인 것을 특징으로 하는 초저접합을 갖는 반도체소자 제조방법.
  3. 제1항에 있어서, 상기 2차 붕소이온주입에너지는 3keV ∼ 9keV이고, 이온주입량은 1E15/㎠ ∼ 2E15/㎠인 것을 특징으로 하는 초저접합을 갖는 반도체소자 제조방법.
  4. 제1항에 있어서, 상기 1차 및 2차 붕소이온을 주입하기전에 실리콘기판에 표면에 얇은 희생산화막을 형성하는 것을 특징으로 하는 초저접합을 갖는 반도체소자 제조방법.
  5. 제1항에 있어서, 상기 소오스/드레인영역 형성후에 전표면에 층간 절연막과 평탄화용 절연막을 형성하는 단계를 포함하는 초저접합을 갖는 반도체소자 제조방법.
  6. 제5항에 있어서, 상기 층간절연막은 저압방식으로 증착하는 TEOS 산화막이나, 증온산화막으로 두께는 300Å ∼ 800Å로 형성하는 초저접합을 갖는 반도체소자 제조방법.
  7. 제5항에 있어서, 상기 평탄화용 절연막은 상압방식이나, 플라즈마방식의 BPSG 막으로 형성하고, 그 두께는 2500Å ∼ 4000Å인 것을 특징으로 하는 초저접합을 갖는 반도체소자 제조방법.
  8. 제5항 또는 제7항에 있어서, 상기 평탄화용 절연막을 평탄화하기 위해서 열처리를 800℃ ∼ 850℃의 온도에서 10분 ∼ 30분간 실시하는 것을 특징으로 하는 초저접합을 갖는 반도체소자 제조방법.
  9. 제5항에 있어서, 상기 층간절연막은 증착전 단시간 고온열처리를 850℃ ∼ 1000℃온도에서 2초 ∼ 30초간 실시하는 것을 특징으로 하는 초저접합을 갖는 반도체소자 제조방법.
  10. 제8항에 있어서, 상기 평탄화용 절연막 열처리 공정은 질소 분위기에서 실시하는 것을 특징으로 하는 초저접합을 갖는 반도체소자 제조방법.
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