KR20010056085A - 반도체소자 제조방법 - Google Patents

반도체소자 제조방법 Download PDF

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이봉재
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박종섭
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Abstract

본 발명은 반도체소자 제조방법에 관한 것으로, 종래 반도체소자 제조방법은 그 공정이 복잡할뿐만 아니라 이온이 주입될 반도체기판이 드러나도록 질화막을 제거하므로 웨이퍼의 평탄도가 나빠져 후속공정 진행이 난해해지는 문제점이 있었다. 따라서, 본 발명은 반도체기판 상에 절연막을 형성하고, 그 웨이퍼에 이온을 주입하여 상기 반도체기판의 내부에 채널도핑영역을 형성하는 제 1공정과; 상기 형성한 구조물을 활성영역과 비활성영역으로 구분하여 비활성영역 부분의 절연막 및 반도체기판의 일부를 사진식각공정으로 식각하여 트랜치를 형성하는 제 2공정과; 상기 형성한 구조물 상부전면에 산화막을 상기 절연막 상부이상 증착하고, 상기 웨이퍼를 화학기계적연마를 통해 상기 채널도핑영역이 드러나도록 평탄화하는 제 3공정으로 이루어지는 반도체소자 제조방법을 통해 단차없는 평탄한 결과물을 단순한 공정으로 얻을 수 있어 생산성을 향상시킬 수 있는 효과가 있다.

Description

반도체소자 제조방법{SEMICONDUCTOR DEVICE FORMING METHOD}
본 발명은 반도체소자 제조방법에 관한 것으로, 특히 에스티아이(Shallow Trench Isolation;STI)공정을 적용하는 모스 전계효과 트랜지스터(MOS Field Effect Transistor;MOSFET)를 제조함에 있어서 그 공정을 단순화 하여 생산성을 향상시키기에 적당하도록 한 반도체소자 제조방법에 관한 것이다.
종래 반도체소자 제조방법을 도 1a 내지 도 1d의 수순단면도를 참고하여 설명하면 다음과 같다.
반도체기판(1) 상에 차례로 제 1산화막(2), 질화막(3)을 형성하는 제 1공정과; 상기 형성한 구조물을 활성영역과 비활성영역으로 구분하여 비활성영역 부분의 질화막(3), 제 1산화막(2) 및 반도체기판(1)의 일부를 사진식각공정으로 식각하여 트랜치를 형성하는 제 2공정과; 상기 형성한 구조물 상부전면에 제 2산화막(4)을 상기 질화막(3) 상부이상 증착하고, 상기 웨이퍼를 화학기계적연마를 통해 상기 질화막(3)의 하부일부만 남을정도까지 평탄화하는 제 3공정과; 상기 질화막(3)을 제거한 후 상기 과정으로 드러난 제 1산화막(2)의 하부 반도체기판(1) 표면에 이온을 주입하여 채널도핑영역(5)을 형성하는 제 4공정으로 이루어진다.
먼저, 도 1a에 도시한 바와 같이 반도체기판(1) 상에 차례로 제 1산화막(2), 질화막(3)을 형성한다.
이때, 상기 제 1산화막(2)은 열산화공정을 이용하여 형성하고, 질화막(3)은화학기상증착방식(Chemical Vapor Deposition;CVD)으로 증착한다.
상기 질화막(3)은 후속공정에서 제거되는 희생막의 역할을 한다.
그 다음, 도 1b에 도시한 바와 같이 상기 형성한 구조물을 활성영역(Active region)과 비활성영역(Field region)으로 구분하여 비활성영역 부분의 질화막(3), 제 1산화막(2) 및 반도체기판(1)의 일부를 사진식각공정으로 식각하여 트랜치를 형성한다.
이때, 상기와 같이 트랜치를 형성하여 전기적으로 절연되는 지역을 만드는 방법을 에스티아이라 한다.
그 다음, 도 1c에 도시한 바와 같이 상기 형성한 구조물 상부전면에 제 2산화막(4)을 상기 질화막(3) 상부이상 증착하고, 상기 웨이퍼를 화학기계적연마(Chemical Mechanical Polishing;CMP)를 통해 상기 질화막(3)의 하부일부만 남을정도까지 평탄화한다.
이때, 상기 제 2산화막(4)은 화학기상증측방식 또는 고밀도 플라즈마(High Density Plasma;HDP)방식으로 증착한다.
그 다음, 도 1d에 도시한 바와 같이 상기 질화막(3)을 제거한 후 상기 과정으로 드러난 제 1산화막(2)의 하부 반도체기판(1) 표면에 이온을 주입하여 채널도핑영역(5)을 형성한다.
이때, 상기 질화막(3)을 제거하면 제 1산화막(2)이 덮인 반도체기판(1)이 드러나는데, 이부분이 활성영역이며, 그 상부표면에 이온을 주입하여 모스 전계효과 트랜지스터의 채널도핑영역(5)을 형성한 후 열처리하여 이온주입시 손상을 입은 제1산화막(2) 및 반도체기판(1)의 표면을 복구한다.
상기한 바와 같은 종래 반도체소자 제조방법은 그 공정이 복잡할뿐만 아니라 이온이 주입될 반도체기판이 드러나도록 질화막을 제거하므로 웨이퍼의 평탄도가 나빠져 후속공정 진행이 난해해지는 문제점이 있었다.
본 발명은 상기한 바와 같은 종래의 문제점을 해결하기 위하여 창안한 것으로, 본 발명의 목적은 이온주입의 순서를 바꿈으로써 평탄한 결과물을 얻을 수 있음과 아울러 공정을 단순화 할 수 있어 생산성을 향상시킬 수 있는 반도체소자 제조방법을 제공하는데 있다.
도 1은 종래 반도체소자 제조방법을 보인 수순단면도.
도 2는 본 발명의 수순단면도.
*** 도면의 주요부분에 대한 부호의 설명 ***
21 : 반도체기판 22 : 절연막
23 : 채널도핑영역 24 : 산화막
상기한 바와같은 본 발명의 목적을 달성하기 위한 반도체소자 제조방법은 반도체기판 상에 절연막을 형성하고, 그 웨이퍼에 이온을 주입하여 상기 반도체기판의 내부에 채널도핑영역을 형성하는 제 1공정과; 상기 형성한 구조물을 활성영역과 비활성영역으로 구분하여 비활성영역 부분의 절연막 및 반도체기판의 일부를 사진식각공정으로 식각하여 트랜치를 형성하는 제 2공정과; 상기 형성한 구조물 상부전면에 산화막을 상기 절연막 상부이상 증착하고, 상기 웨이퍼를 화학기계적연마를 통해 상기 채널도핑영역이 드러나도록 평탄화하는 제 3공정으로 이루어지는 것을 특징으로 한다.
상기한 바와 같은 본 발명에의한 반도체소자 제조방법을 도 2a 내지 도 2c에 도시한 수순단면도를 일 실시예로하여 상세히 설명하면 다음과 같다.
먼저, 도 2a에 도시한 바와 같이 반도체기판(21) 상에 절연막(22)을 형성하고, 그 웨이퍼에 이온을 주입하여 상기 반도체기판의 내부에 채널도핑영역(23)을 형성한다.
이때, 상기 절연막(22)은 산화막 또는 질화막으로 형성하고, 웨이퍼에 이온을 주입하는 경우 발생하는 충격을 완화하기 위한 버퍼막의 역할을 한다.
상기 이온주입시 주입 에너지를 조절함으로써 불순물 이온의 침투깊이를 조절할 수 있고, 침투과정에서 생긴 손상은 열처리를 통해 복구하며, 그 열처리에 의해 불순물농도를 정확하게 얻을 수 있다.
그 다음, 도 2b에 도시한 바와 같이 상기 형성한 구조물을 활성영역과 비활성영역으로 구분하여 비활성영역 부분의 절연막(22) 및 반도체기판(21)의 일부를 사진식각공정으로 식각하여 트랜치를 형성한다.
이때, 상기 트랜치는 상기 채널도핑영역(23) 보다 깊이 형성한다.
그 다음, 도 2c에 도시한 바와 같이 상기 형성한 구조물 상부전면에 산화막(24)을 상기 절연막(22) 상부이상 증착하고, 상기 웨이퍼를 화학기계적연마를 통해 상기 채널도핑영역(23)이 드러나도록 평탄화한다.
이때, 상기 산화막(24)은 화학기상증착방식 또는 고밀도 플라즈마방식으로 증착한다.
상기한 바와 같은 본 발명 반도체소자 제조방법은 산화막과 질화막을 이용한 이중의 버퍼막 및 희생막 대신 단일 절연막으로 이루어진 버퍼막 만을 이용하고, 트랜치형성 전에 이온주입을 완료한 후 한번의 평탄화 공정을 통해 이루어지므로 단차없는 평탄한 결과물을 단순한 공정을 통해 얻을 수 있어 생산성을 향상시킬 수 있는 효과가 있다.

Claims (1)

  1. 반도체기판 상에 절연막을 형성하고, 그 웨이퍼에 이온을 주입하여 상기 반도체기판의 내부에 채널도핑영역을 형성하는 제 1공정과; 상기 형성한 구조물을 활성영역과 비활성영역으로 구분하여 비활성영역 부분의 절연막 및 반도체기판의 일부를 사진식각공정으로 식각하여 트랜치를 형성하는 제 2공정과; 상기 형성한 구조물 상부전면에 산화막을 상기 절연막 상부이상 증착하고, 상기 웨이퍼를 화학기계적연마를 통해 상기 채널도핑영역이 드러나도록 평탄화하는 제 3공정으로 이루어지는 것을 특징으로 하는 반도체소자 제조방법.
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