KR100571412B1 - 반도체 소자의 제조 방법 - Google Patents

반도체 소자의 제조 방법 Download PDF

Info

Publication number
KR100571412B1
KR100571412B1 KR1020030097920A KR20030097920A KR100571412B1 KR 100571412 B1 KR100571412 B1 KR 100571412B1 KR 1020030097920 A KR1020030097920 A KR 1020030097920A KR 20030097920 A KR20030097920 A KR 20030097920A KR 100571412 B1 KR100571412 B1 KR 100571412B1
Authority
KR
South Korea
Prior art keywords
film
sti
semiconductor substrate
nitride film
field region
Prior art date
Application number
KR1020030097920A
Other languages
English (en)
Other versions
KR20050066612A (ko
Inventor
정진효
Original Assignee
동부아남반도체 주식회사
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 동부아남반도체 주식회사 filed Critical 동부아남반도체 주식회사
Priority to KR1020030097920A priority Critical patent/KR100571412B1/ko
Priority to US11/023,109 priority patent/US20050142798A1/en
Publication of KR20050066612A publication Critical patent/KR20050066612A/ko
Application granted granted Critical
Publication of KR100571412B1 publication Critical patent/KR100571412B1/ko

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/76—Making of isolation regions between components
    • H01L21/762—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/76—Making of isolation regions between components
    • H01L21/762—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers
    • H01L21/76224—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers using trench refilling with dielectric materials
    • H01L21/76227—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers using trench refilling with dielectric materials the dielectric materials being obtained by full chemical transformation of non-dielectric materials, such as polycristalline silicon, metals

Abstract

반도체 기판 위에 패드 산화을 증착하는 단계, 상기 패드 산화막 위에 질화막을 1000Å 내지 10000Å의 두께로 증착하는 단계, 상기 질화막을 패터닝하여 상기 반도체 기판의 필드 영역 상부를 노출하는 단계, 상기 노출된 필드 영역 상부에 산소 이온을 1×1020 내지 1×1022[ions/cm3] 의 농도로 주입하여 상기 반도체 기판의 필드 영역의 1000Å 내지 5000Å 깊이로 산소 이온이 주입되도록 하는 단계, 및 열처리 공정을 진행하여 상기 반도체 기판의 필드 영역에 주입된 산소 이온을 산화막으로 형성하여 STI 막을 완성하는 단계를 포함하는 반도체 소자의 제조 방법.
STI, hump, MOS

Description

반도체 소자의 제조 방법{MANUFACTURING METHOD OF SEMICONDUCTOR DEVICE}
도 1 내지 도 5는 본 발명의 일 실시예에 따른 반도체 소자의 STI의 제조 방법을 도시한 도면이다.
본 발명은 반도체 소자의 제조 방법에 관한 것으로서, 특히 반도체 소자의 쉘로우 트렌치 분리(Shallow Trench Isolation, STI)의 제조 방법에 관한 것이다.
최근 MOS(Metal Oxide Semiconductor) 트랜지스터의 집적도가 향상되면서 필드 절연막을 형성하는 LOCOS(local oxidation of silicon) 공정을 대신하여 STI(shallow trench isolation) 공정이 채택되어지고 있다.
종래의 STI 공정은 실리콘 기판 위에 형성된 패터닝된 실리콘 질화막을 마스크로 하여 실리콘 기판을 식각하여 트렌치를 형성한다. 그리고, 절연막을 트렌치 및 패턴닝된 실리콘 질화막 위에 형성하고, CMP(chemical mechanical polishing) 공정을 진행하여 패터닝된 실리콘 질화막을 노출시킨다. 그리고, 패터닝된 실리콘 질화막을 제거하여 실리콘 기판을 노출시킴으로써 필드 절연막 즉, STI 막을 형성한다.
그러나, 이 경우 실리콘 기판과 STI 막 사이의 경계부인 모트(moat)는 움푹 파인 형상이므로 스트레스 및 전기장이 집중되는 현상이 발생하기 쉽다. 이러한 스트레스 및 전기장의 집중 현상은 MOS 트랜지스터에서 인가 전압에 대한 전류의 불규칙한 흐름인 험프(hump) 현상을 발생시킨다는 문제점이 있다.
본 발명의 기술적 과제는 종래의 STI 공정을 간소화시키고 모트의 구조에 의한 MOS 트랜지스터의 험프(hump) 현상의 발생을 방지하는 반도체 소자의 제조 방법을 제공하는 것이다.
본 발명에 따른 반도체 소자의 제조 방법은
반도체 기판 위에 패드 산화을 증착하는 단계, 상기 패드 산화막 위에 질화막을 1000Å 내지 10000Å의 두께로 증착하는 단계, 상기 질화막을 패터닝하여 상기 반도체 기판의 필드 영역 상부를 노출하는 단계, 상기 노출된 필드 영역 상부에 산소 이온을 1×1020 내지 1×1022[ions/cm3] 의 농도로 주입하여 상기 반도체 기판의 필드 영역의 1000Å 내지 5000Å 깊이로 산소 이온이 주입되도록 하는 단계, 및 열처리 공정을 진행하여 상기 반도체 기판의 필드 영역에 주입된 산소 이온을 산화막으로 형성하여 STI 막을 완성하는 단계를 포함하는 것이 바람직하다.
그러면, 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자가 용이하게 실시할 수 있도록 본 발명의 실시예에 대하여 첨부한 도면을 참고로 하여 상세히 설명한다. 그러나 본 발명은 여러 가지 상이한 형태로 구현될 수 있으며 여기에서 설명하는 실시예에 한정되지 않는다.
삭제
삭제
삭제
도면에서 여러 층 및 영역을 명확하게 표현하기 위하여 두께를 확대하여 나타내었다. 명세서 전체를 통하여 유사한 부분에 대해서는 동일한 도면 부호를 붙였다. 층, 막, 영역, 판 등의 부분이 다른 부분 "위에" 있다고 할 때, 이는 다른 부분 "바로 위에" 있는 경우뿐 아니라 그 중간에 또 다른 부분이 있는 경우도 포함한다. 반대로 어떤 부분이 다른 부분 "바로 위에" 있다고 할 때에는 중간에 다른 부분이 없는 것을 뜻한다.
이제 본 발명의 실시예에 따른 반도체 소자의 제조 방법에 대하여 도면을 참고로 하여 상세하게 설명한다.
도 1 내지 도 5는 반도체 소자의 제조 방법을 공정 단계별로 나타낸 단면도이다.
우선, 도 1에 도시된 바와 같이, 반도체 기판(110) 위에 패드 산화막(120)을 소정의 두께로 형성하고, 그 위에 질화막(135)을 소정의 두께로 증착한다.
이 때, 증착되는 질화막(135)은 이후 공정에서 반도체 기판(110)의 활성 영역에 산소 이온이 주입되는 것을 차단할 수 있도록 충분한 두께로 형성하는 것이 바람직하다. 따라서, 1000 내지 10000Å 의 두께로 질화막(135)을 형성하는 것이 바람직하다.
다음으로, 질화막(135)을 패터닝하여 반도체 기판(110) 중 STI 막이 형성되는 필드 영역 위의 질화막을 제거하고, MOS 트랜지스터가 형성되는 활성 영역의 질화막(135)은 남겨둔다.
다음으로, 도 2에 도시된 바와 같이, 질화막이 제거된 영역(131)을 통해 산소 이온을 주입한다. 이 때 주입하는 산소 이온의 농도는 고체 용해도(Solid Solubility) 한도까지 주입하는 것이 바람직하다. 즉, 1×1020 내지 1×1022[ions/cm3] 범위 내에서 노출된 반도체 기판(110)의 필드 영역(111)에 산소 이온을 주입한다.
또한, 산소 이온이 주입되는 깊이(L)는 1000Å 내지 5000Å인 것이 바람직하다. 이러한 산소 이온이 주입되는 깊이(L)는 STI 막의 깊이를 결정하므로 형성시키고자 하는 STI 막의 깊이에 따라 주입하는 산소 이온의 에너지가 결정된다.
그리고, 한번의 산소 이온 주입 공정으로 노출된 반도체 기판(110)의 필드 영역(111)을 산소 이온으로 도핑시킬 수도 있으며, 노출된 반도체 기판(110)의 표면에서부터 형성시킬 STI 막의 깊이까지 도핑된 산소 이온의 농도를 균일하게 유지하기 위해 산소 이온 주입 에너지를 바꿔가면서 여러 번에 나누어 이온 주입할 수도 있다.
다음으로, 도 3에 도시된 바와 같이, 열처리 공정을 진행하여 반도체 기판(110)의 필드 영역(111)에 주입된 산소 이온을 활성화시켜 실리콘 기판(110)의 원자들과 반응하도록 하여 산화막으로 형성하여 STI 막(112)을 완성한다. 여기서 열처리 공정은 RTP(Rapid Thermal Annealing) 장치나 가열로(Furnace)를 이용하여 진행하는 것이 바람직하다. 그리고, 남아 있는 질화막(135)을 제거한다.
다음으로, 도 4에 도시된 바와 같이, 다결정 실리콘 막(140)을 CVD 공정으로 패드 산화막(120) 위에 형성한다.
다음으로, 도 5에 도시된 바와 같이, 포토리쏘그라피(photolithography) 공정을 이용하여 다결정 실리콘 막(140)과 패드 산화막(120)을 패터닝(patterning)함으로써 게이트 절연막(120)과 게이트 전극(154)을 형성하고, 게이트 전극(154)과 게이트 절연막(120)의 노출된 측벽 부분에 질화막 등으로 이루어진 측벽 스페이서(157)를 형성한다.
그리고, 이온 주입 마스크를 이용하는 이온 주입 공정을 수행하여 저농도 또는 고농도의 불순물을 반도체 기판(110)의 소스 영역(153) 및 드레인 영역(155)에 주입함으로써, MOS 트랜지스터의 소스 영역(110) 및 드레인 영역(155)을 완성한다.
종래의 STI 공정에 의한 STI 막을 제조하는 경우, 반도체 기판에 STI 영역을 식각하여 트렌치를 형성하고, 그 트렌치에 질화막을 채워서 질화막을 CMP 공정을 통해 평탄화시키는 과정이 요구되나, 본 발명에 따른 STI 막(112)은 트렌치 형성, 질화막 형성 및 CMP 공정 등이 필요없기 때문에 공정이 단순하고 제조 단가를 줄일 수 있으며 공정 시간이 줄어든다.
또한, 종래의 STI 공정에 의한 경우, CMP 공정에서 스크래치(Scratch)나 과도하게 CMP 공정을 진행하는 경우가 발생할 수 있고, 질화막 잔류물(Residue) 등이 발생하기 쉽다. 따라서, 수율 손실(Yield Loss)이 많이 발생하나, 본 발명에 따른 STI 공정은 CMP 공정을 진행하지 않기 때문에 상기와 같은 문제가 발생하지 않아 수율(Yield)을 향상시킬 수 있다.
또한, 종래의 STI 공정에 의한 경우, 고집적화될수록 트렌치에 질화막을 채우는 공정이 어려워지고, 트렌치에 질화막이 모두 채워지지 못해 보이드(Void) 즉, 빈틈이 발생하기 쉽다. 그러나, 본 발명에 따른 STI 공정은 트렌치에 질화막을 채우는 공정을 진행하지 않기 때문에 보이드가 없는 STI 막(112)을 형성시킬 수 있다.
또한, 종래의 STI 공정에 의한 경우, 건식 식각 공정 특성 때문에 트렌치의 폭이 넓은 곳과 좁은 곳의 깊이 차이가 발생한다. 그러나, 본 발명에 따른 STI 공정은 트렌치를 형성하지 않고 산소 이온이 동일한 깊이로 이온 주입되기 때문에 항상 동일한 깊이의 STI 막(112)을 얻을 수 있다.
또한, 종래의 STI 공정에 의한 경우, CMP 공정을 진행하면 STI 측벽과 활성 영역의 경계면에 홈이 발생하고 후속 습식 식각 공정을 거치면서 STI 측벽의 산화막이 움푹 파이게 되어, 이후 게이트 전극 형성 시 STI 측벽과 활성 영역의 경계면에 형성된 홈에 기생 수직 트랜지스터가 형성되어 험프 현상이 발생하기 쉽다. 그러나, 본 발명에 따른 STI 공정은 CMP 공정을 진행하지 않기 때문에 활성 영역과 STI 측벽 사이에 홈이 발생하지 않으며, STI 막을 형성한 산화막이 열산화막에 가까워 후속 습식 식각 공정에서도 파이지 않으므로 기생 수직 트랜지스트가 형성되지 않으므로 험프 현상이 발생하지 않는다.
또한, 본 발명에 따른 STI 공정은 산소 이온 주입 공정과 열처리 공정을 통해 형성된 산화막은 일종의 열산화막이므로 소자 분리 특성을 향상시킬 수 있다.
이상에서 본 발명의 바람직한 실시예에 대하여 상세하게 설명하였지만, 당해 기술 분야에서 통상의 지식을 가진 자라면 이로부터 다양한 변형 및 균등한 타 실시예가 가능하다는 점을 이해할 수 있을 것이다. 따라서, 본 발명의 권리 범위는 이에 한정되는 것은 아니고 다음의 청구범위에서 정의하고 있는 본 발명의 기본 개념을 이용한 당업자의 여러 변형 및 개량 형태 또한 본 발명의 권리범위에 속하는 것이다.
본 발명에 따른 반도체 소자의 제조 방법은 산소 이온 주입 공정과 열처리 공정을 통해 STI 막을 형성시킴으로써 STI 공정을 간소화시키고, 종래의 STI 막 구조에서 발생되는 MOS 트랜지스터의 험프 현상을 개선하여 소자 분리 특성을 향상시킬 수 있다는 장점이 있다.

Claims (4)

  1. 반도체 기판 위에 패드 산화을 증착하는 단계,
    상기 패드 산화막 위에 질화막을 1000Å 내지 10000Å의 두께로 증착하는 단계,
    상기 질화막을 패터닝하여 상기 반도체 기판의 필드 영역 상부를 노출하는 단계,
    상기 노출된 필드 영역 상부에 산소 이온을 고체 용해도 한도인 1×1020 내지 1×1022[ions/cm3] 의 농도로 주입하여, 상기 반도체 기판의 필드 영역의 1000Å 내지 5000Å 깊이로 산소 이온이 주입되도록 하는 단계 및
    열처리 공정을 진행하여 상기 반도체 기판의 필드 영역에 주입된 산소 이온을 산화막으로 형성하여 STI 막을 완성하는 단계
    를 포함하는 반도체 소자의 제조 방법.
  2. 삭제
  3. 삭제
  4. 삭제
KR1020030097920A 2003-12-26 2003-12-26 반도체 소자의 제조 방법 KR100571412B1 (ko)

Priority Applications (2)

Application Number Priority Date Filing Date Title
KR1020030097920A KR100571412B1 (ko) 2003-12-26 2003-12-26 반도체 소자의 제조 방법
US11/023,109 US20050142798A1 (en) 2003-12-26 2004-12-27 Methods of fabricating semiconductor devices

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1020030097920A KR100571412B1 (ko) 2003-12-26 2003-12-26 반도체 소자의 제조 방법

Publications (2)

Publication Number Publication Date
KR20050066612A KR20050066612A (ko) 2005-06-30
KR100571412B1 true KR100571412B1 (ko) 2006-04-14

Family

ID=34698565

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020030097920A KR100571412B1 (ko) 2003-12-26 2003-12-26 반도체 소자의 제조 방법

Country Status (2)

Country Link
US (1) US20050142798A1 (ko)
KR (1) KR100571412B1 (ko)

Families Citing this family (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100763333B1 (ko) * 2006-05-16 2007-10-04 삼성전자주식회사 반도체 소자의 소자 분리막 형성 방법
CN113658917B (zh) * 2020-05-12 2023-10-13 长鑫存储技术有限公司 埋入式字线结构的制作方法及其半导体存储器
EP3958299B1 (en) 2020-05-12 2023-06-14 Changxin Memory Technologies, Inc. Manufacturing method for buried word line structure, and semiconductor memory comprising buried word line structure

Citations (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH05326691A (ja) * 1992-05-21 1993-12-10 Rohm Co Ltd 素子分離領域形成法
KR960012431B1 (ko) * 1993-07-28 1996-09-20 나수용 중간에 발포층이 형성된 합성수지 판넬의 제조방법
KR20000004535A (ko) * 1998-06-30 2000-01-25 김영환 반도체소자의 소자분리절연막 형성방법
KR20000004405A (ko) * 1998-06-30 2000-01-25 김영환 반도체 소자의 소자 분리막 형성방법
KR20020006090A (ko) * 2000-07-11 2002-01-19 윤종용 반도체 소자의 트렌치 소자분리막 형성방법
KR20020039021A (ko) * 2000-11-20 2002-05-25 황인길 반도체 소자의 분리 방법

Family Cites Families (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5895252A (en) * 1994-05-06 1999-04-20 United Microelectronics Corporation Field oxidation by implanted oxygen (FIMOX)
US6406955B1 (en) * 1994-05-17 2002-06-18 Samsung Electronics Co., Ltd Method for manufacturing CMOS devices having transistors with mutually different punch-through voltage characteristics
US5733813A (en) * 1996-05-09 1998-03-31 National Semiconductor Corporation Method for forming planarized field isolation regions
US5976952A (en) * 1997-03-05 1999-11-02 Advanced Micro Devices, Inc. Implanted isolation structure formation for high density CMOS integrated circuits
US6258693B1 (en) * 1997-12-23 2001-07-10 Integrated Device Technology, Inc. Ion implantation for scalability of isolation in an integrated circuit
US6066530A (en) * 1998-04-09 2000-05-23 Advanced Micro Devices, Inc. Oxygen implant self-aligned, floating gate and isolation structure
US6476445B1 (en) * 1999-04-30 2002-11-05 International Business Machines Corporation Method and structures for dual depth oxygen layers in silicon-on-insulator processes
TW469635B (en) * 2000-05-16 2001-12-21 Nanya Technology Corp Fabrication method of semiconductor memory cell transistor
US6344374B1 (en) * 2000-10-12 2002-02-05 Vanguard International Semiconductor Corporation Method of fabricating insulators for isolating electronic devices

Patent Citations (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH05326691A (ja) * 1992-05-21 1993-12-10 Rohm Co Ltd 素子分離領域形成法
KR960012431B1 (ko) * 1993-07-28 1996-09-20 나수용 중간에 발포층이 형성된 합성수지 판넬의 제조방법
KR20000004535A (ko) * 1998-06-30 2000-01-25 김영환 반도체소자의 소자분리절연막 형성방법
KR20000004405A (ko) * 1998-06-30 2000-01-25 김영환 반도체 소자의 소자 분리막 형성방법
KR20020006090A (ko) * 2000-07-11 2002-01-19 윤종용 반도체 소자의 트렌치 소자분리막 형성방법
KR20020039021A (ko) * 2000-11-20 2002-05-25 황인길 반도체 소자의 분리 방법

Also Published As

Publication number Publication date
KR20050066612A (ko) 2005-06-30
US20050142798A1 (en) 2005-06-30

Similar Documents

Publication Publication Date Title
JP4489968B2 (ja) Ｍｉｓトランジスタを半導体基板上に製造する方法
US20160225897A1 (en) Scheme to align ldmos drain extension to moat
JP2007173789A (ja) 突起型トランジスタ製造方法
US20060043485A1 (en) Method for fabricating semiconductor device and semiconductor device
US20080032483A1 (en) Trench isolation methods of semiconductor device
US6150237A (en) Method of fabricating STI
US6433400B1 (en) Semiconductor fabrication employing barrier atoms incorporated at the edges of a trench isolation structure
KR100421911B1 (ko) 반도체 소자의 격리 영역 형성 방법
KR100571412B1 (ko) 반도체 소자의 제조 방법
US6680239B1 (en) Effective isolation with high aspect ratio shallow trench isolation and oxygen or field implant
KR100381493B1 (ko) 반도체 장치 및 그 제조 방법
JPH06177377A (ja) 絶縁ゲート電界効果トランジスタ
KR100605908B1 (ko) 반도체 소자 및 그 제조 방법
KR100558032B1 (ko) 반도체 소자의 트렌치 소자분리 방법
KR100673100B1 (ko) 반도체소자의 소자분리방법
KR100519648B1 (ko) 반도체 소자의 제조 방법
KR100345521B1 (ko) 트랜지스터의 게이트 형성 방법
KR100973857B1 (ko) 반도체 소자의 제조 방법
KR100562744B1 (ko) 반도체 소자의 층간 절연막 제조방법
JP3910301B2 (ja) 半導体装置及びその製造方法
KR20030001941A (ko) 반도체소자의 제조방법
KR100526467B1 (ko) 트랜지스터 제조 방법
KR100668837B1 (ko) 반도체 소자의 소자분리막 형성방법
KR20030056609A (ko) 반도체 소자의 소자 분리막 형성 방법
KR100520512B1 (ko) 질소 이온 주입 공정을 포함한 반도체 제조 방법

Legal Events

Date Code Title Description
A201 Request for examination
E902 Notification of reason for refusal
E90F Notification of reason for final refusal
E701 Decision to grant or registration of patent right
GRNT Written decision to grant
FPAY Annual fee payment

Payment date: 20120319

Year of fee payment: 7

LAPS Lapse due to unpaid annual fee