KR100381493B1 - 반도체 장치 및 그 제조 방법 - Google Patents

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Abstract

고온 어닐링시에 CVD 산화막으로부터의 가스 발생에 의한 다른 웨이퍼의 산화막 두께의 증가를 방지한다.
실리콘 기판(1) 상에 2층의 절연막(2a, 2b)을 형성하는 공정과, 실리콘 기판의 트렌치(3) 형성 개소의 절연막(2a, 2b)을 제거하고 노출된 실리콘 기판에 에칭에 의해 소정의 깊이의 트렌치(3)를 형성하는 공정과, 트렌치의 내벽면에 산화막(4)을 형성한 후, 트렌치 내에 CVD에 의한 산화막(5)을 피착시키는 공정과, 실리콘 기판 상의 피착 산화막(5)을 CMP에 의해 제거하여 절연막(2b)을 노출시켜 표면을 평탄화하는 공정과, 상층의 절연막(2b)을 제거하는 공정과, 불활성 가스 중에서 900℃ 이하의 온도로 어닐링을 행하는 공정을 포함하는 제조 공정을 행한다.

Description

반도체 장치 및 그 제조 방법{SEMICONDUCTOR DEVICE AND MANUFACTURING METHOD THEREOF}
본 발명은 반도체 장치, 특히 CVD 산화막을 매립재로 하는 트렌치 분리의 반도체 장치 및 그 제조 방법, 특히 반도체 장치를 어닐링할 때에 웨이퍼 표면의 산화막 두께의 증가를 방지하는 제조 방법에 관한 것이다.
HDP나 TEOS 산화막 등의 CVD 산화막을 매립재로 하는 트렌치 분리의 반도체 장치의 종래의 제조 방법을 도 1 내지 도 6 및 도 11 내지 도 13에 기초하여 설명한다.
우선, 도 1에 도시한 바와 같이, 일도전형 예를 들면, P형의 Si 기판(1) 상에 복수의 종류의 절연막(2a, 2b)을 형성한다. 통상, 절연막(2a, 2b)으로서는 각각 SiO2막 및 Si3N4막이 이용된다. 이 Si 기판(1) 상에 복수개의 활성 영역과 각 활성 영역을 분리하는 홈(트렌치)을 형성하기 위해서, Si 기판(1)의 트렌치 형성 개소의 절연막(2a, 2b)을 제거하고, 노출된 Si 기판(1)에 드라이 에칭 등의 적당한에칭 기술을 이용하여 원하는 깊이의 트렌치(3)를 형성한다. 이 상태를 도 2에 도시한다.
이 후, 에칭 손상층의 제거나 트렌치 상부 코너를 라운딩하기 위해서 적당한 양의 산화를 행하여, 도 3에 도시한 바와 같이, 트렌치의 내벽면에 산화막(4)을 형성한다.
다음에, 도 4에 도시한 바와 같이, TEOS나 HDP 산화막 등의 CVD 산화막(5)을 피착하고, 트렌치(3) 내를 산화막(5)으로 매립한다. 피착한 산화막(5)을 CMP(Chemical Mechanical Polishing) 등의 방법에 의해 도 5에 도시한 바와 같이 제거하여 표면의 평탄화를 행한 후, 도 6에 도시한 바와 같이, Si 기판(1)의 활성 영역 상의 절연막(2b)을 제거하여 트렌치 분리의 반도체 장치를 형성한다.
이 후, Si 기판(1)의 활성 영역을 원하는 도전성으로 하기 위해서, 절연막(2a)을 Si 기판의 이온 주입 손상 방지막으로 하여서 주지의 이온 주입이 행해진다.
그러나, 이러한 방법에 의해서도 기판 손상을 완전하게 막는 것은 곤란하기 때문에, 손상 회복을 위해 이온 주입 후에 유속 약 17㎝/분으로 공급되는 불활성 가스(질소나 아르곤 등) 중에서 1000℃ 이상의 고온으로 어닐링이 행해진다.
종래의 반도체 장치의 제조 방법은, 상술된 바와 같이, 고온에서의 어닐링을 행하기 위해서, 어닐링 중에 트렌치(3) 내의 매립재인 CVD 산화막(5)으로부터 가스가 발생하고, 어닐링로 내에서 웨이퍼가 상하 여러 단으로 배치되어 있는 경우에는 발생한 가스에 의해서 하부의 웨이퍼 상에 산화막이 형성되어, 이들의 웨이퍼의 산화막의 막 두께가 증가한다고 하는 문제가 있었다.
또한, 형성된 산화막의 막 두께는 도 11에 도시한 바와 같이, 웨이퍼 면내에서 동일 원심 상의 분포를 갖고 있고, 웨이퍼의 중심부로부터 주변부를 향하여 점차로 두께가 증가하는 형태로 되어 있다. 따라서, 도 12에 화살표로 나타낸 바와 같이, 어닐링 후에 얇은 열 산화막(6)을 통해서 이온 주입을 행한 경우, Si 기판(1)으로의 이온 침입 라인은 도 12에 점선으로 나타낸 바와 같이, 막 두께가 얇은 부분에서는 깊게, 막 두께가 두꺼운 부분에서는 얕게 되어 주입 분포에 변동이 생긴다.
또, 열 산화막(6)은 통상, 게이트 산화막 형성 전에 제거되지만, 두꺼워진 산화막을 제거하려고 하면, 그 증가분만큼 에칭량을 많게 해야만 하기 때문에, 도 1에 도시한 바와 같이, 트렌치에 피착된 CVD 산화막(5)의 각부에 챔퍼링(7)이 발생하고, 트랜지스터의 스탠바이 전류가 증대한다고 하는 문제가 있었다.
본 발명은 이상과 같은 문제점을 해소하기 위해 이루어진 것으로, 고온 어닐링시에 있어서의 CVD 산화막으로부터의 가스 발생에 의한 다른 웨이퍼의 산화막의 막 두께의 증가를 방지할 수 있는 반도체 장치 및 그 제조 방법을 제공하는 것을 목적으로 한다.
본 발명에 따른 반도체 장치의 제조 방법은 실리콘 기판 상에 복수개의 활성 영역과 각 활성 영역을 분리하는 트렌치를 형성하는 방법에 있어서,
실리콘 기판 상에 제1 절연막을 형성하고 또한 그 위에 제2 절연막을 형성하는 공정과,
상기 실리콘 기판의 트렌치 형성 개소의 상기 제1 및 제2 절연막을 제거하고, 노출된 실리콘 기판에 에칭에 의해서 소정의 깊이의 트렌치를 형성하는 공정과,
상기 트렌치의 내벽면에 산화막을 형성한 후, 상기 트렌치 내에 CVD에 의한 산화막을 피착시키는 공정과,
상기 실리콘 기판 상의 피착 산화막을 CMP에 의해서 제거함으로써 표면을 평탄화하여 상기 제2 절연막을 노출시키는 공정과,
상기 제2 절연막을 제거하여 상기 제1 절연막을 노출시키는 공정과,
불활성 가스 중에서 900℃ 이하의 온도로 어닐링을 행하는 공정을 포함한다.
본 발명에 따른 반도체 장치의 제조 방법은, 실리콘 기판 상에 복수개의 활성 영역과 각 활성 영역을 분리하는 트렌치를 형성하는 방법에 있어서,
실리콘 기판 상에 제1 절연막을 형성하고 또한 그 위에 제2 절연막을 형성하는 공정과,
상기 실리콘 기판의 트렌치 형성 개소의 상기 제1 및 제2 절연막을 제거하고, 노출된 실리콘 기판에 에칭에 의해서 소정의 깊이의 트렌치를 형성하는 공정과,
상기 트렌치의 내벽면에 산화막을 형성한 후, 상기 트렌치 내에 CVD에 의한 산화막을 피착시키는 공정과,
상기 실리콘 기판 상의 피착 산화막을 CMP에 의해서 제거함으로써 표면을 평탄화하여 상기 제2 절연막을 노출시키는 공정과,
상기 제2 절연막을 제거하여 상기 제1 절연막을 노출시키는 공정과,
상기 각 공정을 거친 웨이퍼와, 표면에 실리콘 기판이 노출되어 있거나 혹은 가스가 발생하지 않은 막을 포함하는 더미 웨이퍼를 로 내에서 교대로 배열하여 어닐링을 행하는 공정을 포함한다.
본 발명에 따른 반도체 장치의 제조 방법은, 실리콘 기판 상에 복수개의 활성 영역과 각 활성 영역을 분리하는 트렌치를 형성하는 방법에 있어서,
실리콘 기판 상에 제1 절연막을 형성하고 또한 그 위에 제2 절연막을 형성하는 공정과,
상기 실리콘 기판의 트렌치 형성 개소의 상기 제1 및 제2 절연막을 제거하고, 노출된 실리콘 기판에 에칭에 의해 소정의 깊이의 트렌치를 형성하는 공정과,
상기 트렌치의 내벽면에 산화막을 형성한 후, 상기 트렌치 내에 CVD에 의한 산화막을 피착시키는 공정과,
상기 실리콘 기판 상의 피착 산화막을 CMP에 의해서 제거함으로써 표면을 평탄화하여 상기 제2 절연막을 노출시키는 공정과,
상기 제2 절연막을 제거하여 상기 제1 절연막을 노출시키는 공정과,
유속 35㎝/분 정도로 흐르는 불활성 가스 중에서 어닐링을 행하는 공정을 포함한다.
본 발명에 따른 반도체 장치의 제조 방법은, 실리콘 기판 상에 복수개의 활성 영역과 각 활성 영역을 분리하는 트렌치를 형성하는 방법에 있어서,
실리콘 기판 상에 제1 절연막을 형성하고 또한 그 위에 제2 절연막을 형성하는 공정과,
상기 실리콘 기판의 트렌치 형성 개소의 상기 제1 및 제2 절연막을 제거하고, 노출된 실리콘 기판에 에칭에 의해 소정의 깊이의 트렌치를 형성하는 공정과,
상기 트렌치의 내벽면에 산화막을 형성한 후, 상기 트렌치 내에 CVD에 의한 산화막을 피착시키는 공정과,
상기 실리콘 기판 상의 피착 산화막을 CMP에 의해 제거함으로써 표면을 평탄화하여 상기 제2 절연막을 노출시키는 공정과,
상기 제2 절연막을 제거하여 상기 제1 절연막을 노출시키는 공정과,
상기 노출시킨 제1 절연막의 열 산화를 행하는 공정과,
불활성 가스 중에서 어닐링을 행하는 공정을 포함한다.
본 발명에 따른 반도체 장치의 제조 방법은, 실리콘 기판 상에 복수개의 활성 영역과 각 활성 영역을 분리하는 트렌치를 형성하는 방법에 있어서,
실리콘 기판 상에 제1 절연막을 형성하고 또한 그 위에 제2 절연막을 형성하는 공정과,
상기 실리콘 기판의 트렌치 형성 개소의 상기 제1 및 제2 절연막을 제거하고, 노출된 실리콘 기판에 에칭에 의해 소정의 깊이의 트렌치를 형성하는 공정과,
상기 트렌치의 내벽면에 산화막을 형성한 후, 상기 트렌치 내에 CVD에 의한 산화막을 피착시키는 공정과,
상기 실리콘 기판 상의 피착 산화막을 CMP에 의해서 제거함으로써 표면을 평탄화하여 상기 제2 절연막을 노출시키는 공정과,
상기 제2 절연막을 제거하여 상기 제1 절연막을 노출시키는 공정과,
상기 노출시킨 제1 절연막의 표면에 SiN막 또는 SiON 막을 형성하는 공정과,
불활성 가스 중에서 어닐링을 행하는 공정을 포함한다.
본 발명에 따른 반도체 장치의 제조 방법은, 또한, 얇은 열 산화막 형성 후의 열 산화에 의한 피착량 또는 SiN막 혹은 SiON막의 피착량을 실리콘 기판 상에 형성하는 경우로 환산하여 거의 100Å의 두께로 하는 것이다.
본 발명에 따른 반도체 장치의 제조 방법은, 실리콘 기판 상에, 복수개의 활성 영역과 각 활성 영역을 분리하는 트렌치를 형성하는 방법에 있어서,
실리콘 기판 상에 제1 절연막을 형성하고 또한 그 위에 제2 절연막을 형성하는 공정과,
상기 실리콘 기판의 트렌치 형성 개소의 상기 제1 및 제2 절연막을 제거하고, 노출된 실리콘 기판에 에칭에 의해서 소정의 깊이의 트렌치를 형성하는 공정과,
상기 트렌치의 내벽면에 산화막을 형성한 후, 상기 트렌치 내에 CVD에 의한 산화막을 피착시키는 공정과,
상기 실리콘 기판 상의 피착 산화막을 CMP에 의해서 제거함으로써 표면을 평탄화하여 상기 제2 절연막을 노출시키는 공정과,
상기 제2 절연막을 제거하여 상기 제1 절연막을 노출시키는 공정과,
불활성 가스 중에서 매엽기(枚葉機)를 이용하여 어닐링을 행하는 공정을 포함한다.
본 발명에 따른 반도체 장치는, 상술한 방법 중 어느 하나에 의해 처리된 실리콘 기판의 활성 영역에 소스, 드레인 및 게이트를 형성하도록 한 것이다.
본 발명에 따른 반도체 장치는 또한 게이트를 부유 게이트로 한 것이다.
도 1은 본 발명의 실시예 1에 있어서의 2층의 절연막 형성 공정을 나타내는 개략 단면도.
도 2는 본 발명의 실시예 1에 있어서의 트렌치 형성 공정을 나타내는 개략 단면도.
도 3은 본 발명의 실시예 1에 있어서의 트렌치 내벽면으로의 산화막 형성 공정을 나타내는 개략 단면도.
도 4는 본 발명의 실시예 1에 있어서의 CVD 산화막 피착 공정을 나타내는 개략 단면도.
도 5는 본 발명의 실시예 1에 있어서의 표면 평탄화 공정을 나타내는 개략 단면도.
도 6은 본 발명의 실시예 1에 있어서의 상층의 절연막 제거 공정을 나타내는 개략 단면도.
도 7은 본 발명의 실시예 2에 있어서의 어닐링로 내에서의 웨이퍼의 지지 상황을 나타내는 모식도.
도 8은 본 발명의 실시예 4에 있어서의 어닐링 전의 SiN 또는 SiON막 형성공정을 나타내는 개략 단면도.
도 9는 본 발명의 실시예 7의 구성을 나타내는 개략 단면도.
도 10은 본 발명의 실시예 8의 구성을 나타내는 개략 단면도.
도 11은 종래의 제조 공정에서의 어닐링로 내에 있어서의 산화막 형성 상황을 나타내는 개략 단면도.
도 12는 종래의 제조 공정에서의 이온 주입 라인을 나타내는 개략 단면도.
도 13은 종래의 제조 공정에서의 트렌치에 피착된 CVD 산화막의 챔퍼링(chamfering)의 상황을 나타내는 개략 단면도
<도면의 주요 부분에 대한 부호의 설명>
1 : 실리콘 기판
2a : 제1 절연막
2b : 제2 절연막
3 : 트렌치
4, 5 : 산화막
6 : 산화막
7 : 챔퍼링
8 : 지지 선반
9A, 9B : 실리콘 웨이퍼
10A, 10B : 더미 웨이퍼
11 : SiN막 또는 SiON막
12 : 활성 영역
13 : 소스
14 : 드레인
15 : 게이트
16 : 부유 게이트
실시예 1
이하, 본 발명의 실시예 1에 관해서 설명한다. 이 실시예의 제조 공정에 있어서 기판 표면에 트렌치를 형성하여 절연막을 매립하고 이 기판 표면 전체에 제1 절연막을 남기기까지의 공정, 즉 어닐링을 행하기 전까지의 단계는 도 1 내지 도 6에 도시한 종래의 기술과 마찬가지이다.
이것을 구체적으로 설명하면, 우선, 도 1에 도시한 바와 같이, 일도전형, 예를 들면 P형의 Si 기판(1) 상에 복수의 종류의 절연막, 구체적으로는 제1 절연막(2a)을 형성하고, 그 위에 제2 절연막(2b)을 더 형성한다. 통상, 절연막(2a, 2b)으로서는 각각 SiO2막 및 Si3N4막이 이용된다.
이 Si 기판(1) 상에 복수개의 활성 영역과 각 활성 영역을 분리하는 트렌치를 형성하기 위해서, Si 기판(1)의 트렌치 형성 개소의 절연막(2a, 2b)을 제거하고, 노출된 Si 기판(1)에 드라이 에칭 등의 적당한 에칭 기술을 이용하여 원하는 깊이의 트렌치(3)를 형성한다. 이 상태를 도 2에 도시한다.
이 후, 에칭 손상층의 제거나 트렌치 상부 코너를 라운딩하기 위해서 적당한양의 산화를 행하여, 도 3에 도시한 바와 같이, 트렌치의 내벽면에 산화막(4)을 형성한다.
다음에, 도 4에 도시한 바와 같이, TEOS나 HDP 산화막 등의 CVD 산화막(5)을 실리콘 기판(1) 상에 피착하고 트렌치(3) 내를 산화막(5)으로 매립한다. 다음에, 실리콘 기판(1) 상에 피착한 산화막(5)을 CMP(Chemical Mechanical Polishing) 등의 방법에 의해 도 5에 도시한 바와 같이 제거하여 표면의 평탄화를 행하고, 절연막(2a, 2b)을 남긴다. 그 후, 도 6에 도시한 바와 같이, Si 기판(1)의 활성 영역 상의 절연막(2b)을 제거하고 절연막(2a)은 남겨서, 트렌치 분리의 반도체 장치를 형성한다.
이 후, Si 기판(1)의 활성 영역을 원하는 도전성으로 하기 위해서, 절연막(2a)을 Si 기판의 이온 주입 손상 방지막으로 하여서 주지의 이온 주입이 행해진다.
그러나, 이러한 방법에 의해서도, 기판 손상을 완전하게 막는 것은 곤란하기 때문에, 손상 회복을 위해 이온 주입 후에 유속 약 17㎝/분으로 공급되는 불활성 가스(질소나 아르곤 등) 중에서 어닐링이 행해지지만, 이 실시예에서는 어닐링을 900℃ 이하의 저온으로 행하는 것을 특징으로 한다.
900℃ 이하의 온도에서는 CVD 산화막(5)으로부터의 가스가 발생하지 않기 때문에, 어닐링로 내에서 다른 웨이퍼의 산화막의 막 두께를 증가시키지 않게 된다.
실시예 2
다음에, 본 발명의 실시예 2에 관해서 설명한다. 이 실시예에 있어서의 제조 공정은, 어닐링을 행하기 전까지의 단계는 상술한 실시예 1과 마찬가지이지만, 어닐링의 단계에서 어닐링로 내에 있어서의 웨이퍼의 배치에 특징이 있다.
도 7은 이 실시예를 설명하기 위한 어닐링로 내에 있어서의 웨이퍼의 지지 상황을 나타내는 모식도이다. 도 7에 있어서, 참조 부호 8은 웨이퍼의 지지 선반으로, 웨이퍼를 상하 방향으로 다단 지지하는 구조로 되어 있다. 참조 부호 9A, 9B는 어닐링할 필요가 있는 실리콘 웨이퍼로서, 지지 선반(8)의 1단째와 3단째에 지지되어 있다.
참조 부호 10A, 10B는 더미의 웨이퍼로서, Si 기판이 노출되어 있는 것 등, 가스가 발생하는 막을 표면에 갖고 있지 않으면, 어떠한 웨이퍼를 사용하여도 좋다.
이러한 더미 웨이퍼가 지지 선반(8)의 2단째와 4단째에 지지되어 있다. 즉, 어닐링을 필요로 하는 웨이퍼(9A, 9B)와, 더미의 웨이퍼(10A, 10B)를 상하 방향으로 교대로 배치하여 종래와 마찬가지로, 1000℃ 이상의 고온에서 불활성 가스 중에서 어닐링을 행하는 것이다.
어닐링시에, 예를 들면 웨이퍼(9A)의 CVD 산화막(5)으로부터 발생되는 가스는 1단 아래의 더미 웨이퍼(10A)에는 도달하지만, 2단 아래의 웨이퍼까지는 거의 도달하지 않기 때문에, 상기한 바와 같은 배치로 하여 놓음으로써 웨이퍼(9A)의 CVD 산화막에서 가스가 발생하여도, 아래쪽에 배치된 웨이퍼(9B)의 산화막의 막 두께가 증가하지는 않는다.
도 7에서는 웨이퍼와 더미 웨이퍼가 4단에 지지되어 있는 예를 나타냈지만,5단 이상의 경우에 있어서도 마찬가지이다.
실시예 3
다음에, 본 발명의 실시예 3에 관해서 설명한다. 이 실시예에 있어서의 제조 공정은 어닐링을 행하기 전까지의 단계는 실시예 1과 마찬가지이지만, 그 후에 행해지는 어닐링의 공정에 특징이 있다. 즉, 어닐링 공정에 있어서의 불활성 가스의 유속을 종래보다도 빠른 약 35㎝/분으로 하는 것이다.
불활성 가스의 종류 및 어닐링 온도에 대해서는 종래와 마찬가지이다.
상기한 유속으로 함으로써, CVD 산화막으로부터 발생된 가스가 불활성 가스와 함께 흐르기 때문에, 어닐링로 내에서 아래쪽에 배치되어 있는 웨이퍼의 산화막의 증가가 거의 없게 되는 것이다.
실시예 4
다음에, 본 발명의 실시예 4에 관해서 설명한다. 이 실시예에 있어서의 제조 공정은 이온 주입을 행하는 단계까지는 실시예 1과 마찬가지이고, 그 후에 행해지는 어닐링 공정은 상술한 종래의 기술과 마찬가지이지만, 이온 주입 후, 어닐링 공정 전에 다음에 진술하는 공정을 가하는 특징을 갖는다. 즉, 어닐링 공정 전에 Si 기판 상에서 막 두께가 거의 100Å 상당의 열 산화를 행하는 것이다. 어닐링 공정은 그 후, 종래와 마찬가지로 불활성 가스 중에서 1000℃ 이상의 고온에서 행해진다.
이 실시예에 의하면, CVD 산화막(5)의 표면은 캡층으로서 기능하기 때문에, 어닐링 공정 중에서 다른 웨이퍼의 산화막의 막 두께 증가를 효과적으로 방지한다.
실시예 5
다음에, 본 발명의 실시예 5에 관해서 설명한다. 이 실시예에 있어서의 제조 공정은 실시예 4와 마찬가지로 이온 주입을 행하는 단계까지는 실시예 1과 마찬가지이고, 그 후에 행해지는 어닐링 공정은 상술한 종래의 기술과 마찬가지이지만, 이온 주입 후, 어닐링 공정 전에 다음에 기술하는 공정을 가하는 특징을 갖는다. 즉, 어닐링 공정 전에 CVD에 의해서, 도 8에 도시한 바와 같이, 제1 절연막(2a) 상에, 막 두께가 거의 100Å의 SiN막 또는 SiON막(11)을 피착시켜 형성하는 것이다.
어닐링 공정은 그 후, 종래와 마찬가지로 불활성 가스 중에서 1000℃ 이상의 고온으로 행해진다.
이 실시예에 의한 SiN막 또는 SiON막(11)은 CVD 산화막(5)도 피복하여 캡층으로서 기능하기 때문에, 어닐링 공정 중에 있어서 다른 웨이퍼의 산화막의 막 두께 증가를 효과적으로 방지한다.
실시예 6
다음에, 본 발명의 실시예 6에 관해서 설명한다. 이 실시예에 있어서의 제조 공정은 도 6에 도시한 공정, 즉, 어닐링을 행하기 전까지 단계는 상술한 실시예 1과 마찬가지이지만, 그 후에 행해지는 어닐링의 공정에 특징이 있다. 즉, 어닐링 공정을 로와 같은 다른 웨이퍼와 함께 처리하는 장치가 아니고, 매엽기를 이용하여 행하는 것이다.
이와 같이 함으로써, 산화막의 막 두께 증가에 대한 걱정이 없어지는 것이다.
실시예 7
다음에, 본 발명의 실시예 7에 관해서 설명한다. 이 실시예는 상술한 실시예 1 내지 실시예 6 중 어느 하나에 의해서 처리된 트렌치 분리의 실리콘 기판을 이용하여 반도체 장치를 형성하는 것이다.
도 9는 이 실시예에 의한 트랜지스터를 나타내는 것으로, 트렌치(3) 내에 CVD 산화막(5)을 피착시켜 트렌치 분리된 활성 영역(12)에 소스(13), 드레인(14), 및 게이트(15)를 형성함으로써 트랜지스터를 형성한 것이다.
이와 같이 하여 형성된 트랜지스터는 웨이퍼면내에서의 이온 주입의 변동이 적고, 챔퍼링이 없는 양호한 분리 구조를 갖는다.
따라서, 임계치 전압의 변동이 적고, 스탠바이 전류가 작은 트랜지스터가 얻어지는 것이다.
실시예 8
다음에, 본 발명의 실시예 8에 관해서 설명한다. 이 실시예는 실시예 7과 마찬가지로, 실시예 1 내지 실시예 6 중 어느 하나에 의해서 처리된 트렌치 분리의 실리콘 기판의 활성 영역(12)에, 소스, 드레인, 및 게이트를 형성하는 것이지만, 도 10에 참조 부호 16으로 나타낸 바와 같이, 게이트를 부유 게이트로서 형성하는 것이다.
이 경우에도, 임계치 전압의 변동이 적고, 스탠바이 전류가 작은 트랜지스터가 얻어지는 것이다.
본 발명에 따른 반도체 장치의 제조 방법은 불활성 가스 중에서 900℃ 이하의 온도로 어닐링을 행하기 때문에, CVD 산화막으로부터의 가스가 발생하지 않고, 이에 따라 어닐링로 내에서 다른 웨이퍼의 산화막의 막 두께를 증가시키지 않게 된다.
본 발명에 따른 반도체 장치의 제조 방법은, 또한, 웨이퍼와, 표면에 실리콘 기판이 노출되어 있거나 혹은 가스가 발생하지 않은 막을 갖는 더미 웨이퍼를 로 내에서 교대로 배열하여 어닐링을 행하도록 하였기 때문에, CVD 산화막으로부터 가스가 발생하여도, 웨이퍼의 산화막의 막 두께가 증가하지는 않는다.
본 발명에 따른 반도체 장치의 제조 방법은, 또한, 유속 35㎝/분 정도로 흐르는 불활성 가스 중에서 어닐링을 행하도록 하였기 때문에, 어닐링로 내에서의 웨이퍼의 산화막의 막 두께 증가가 거의 없게 되는 것이다.
본 발명에 따른 반도체 장치의 제조 방법은, 또한, 활성 영역에 형성된 제1 절연막의 표면에 이 제1 절연막의 열 산화에 의한 피착량 또는 SiN막 혹은 SiON막의 피착량을 거의 100Å의 두께로 형성하도록 하였기 때문에, 이들의 막이 캡층으로서 기능하고, 어닐링 공정 중에서의 다른 웨이퍼의 산화막의 막 두께 증가를 방지할 수 있다.
본 발명에 따른 반도체 장치의 제조 방법은, 또한, 불활성 가스 속에서 매엽기를 이용하여 어닐링을 행하도록 하였기 때문에, 산화막의 막 두께 증가의 걱정이 없어지는 것이다.
본 발명에 따른 반도체 장치는, 상술한 각 방법 중 어느 하나에 의해 처리된실리콘 기판의 활성 영역에 소스, 드레인 및 게이트 혹은 부유 게이트를 형성하도록 하였기 때문에, 임계치 전압의 변동이 적고, 스탠바이 전류가 작은 반도체 장치가 얻어지는 것이다.

Claims (3)

  1. 실리콘 기판 상에 복수개의 활성 영역과 각 활성 영역을 분리하는 트렌치를 형성하는 방법에 있어서,
    실리콘 기판에 제1 절연막을 형성하고 그 위에 제2 절연막을 더 형성하는 공정;
    상기 실리콘 기판의 트렌치 형성 개소의 상기 제1 및 제2 절연막을 제거하고, 노출된 실리콘 기판에 소정의 깊이의 트렌치를 에칭에 의해 형성하는 공정;
    상기 트렌치의 내벽면에 산화막을 형성한 후, 상기 트렌치 내에 CVD에 의한 산화막을 피착시키는 공정;
    상기 실리콘 기판 상의 피착 산화막을 CMP에 의해서 제거함으로써 표면을 평탄화하여 상기 제2 절연막을 노출시키는 공정;
    상기 제2 절연막을 제거하여 상기 제1 절연막을 노출시키는 공정; 및
    불활성 가스 중에서 900℃ 이하의 온도로 어닐링을 행하는 공정
    을 포함하는 것을 특징으로 하는 반도체 장치의 제조 방법.
  2. 실리콘 기판 상에, 복수개의 활성 영역과 각 활성 영역을 분리하는 트렌치를 형성하는 방법에 있어서,
    실리콘 기판 상에 제1 절연막을 형성하고 그 위에 제2 절연막을 더 형성하는 공정;
    상기 실리콘 기판의 트렌치 형성 개소의 상기 제1 및 제2 절연막을 제거하고 노출된 실리콘 기판에 에칭에 의해 소정의 깊이의 트렌치를 형성하는 공정;
    상기 트렌치의 내벽면에 산화막을 형성한 후, 상기 트렌치 내에 CVD에 의한 산화막을 피착시키는 공정;
    상기 실리콘 기판 상의 피착 산화막을 CMP에 의해서 제거함으로써 표면을 평탄화하여 상기 제2 절연막을 노출시키는 공정;
    상기 제2 절연막을 제거하여 상기 제1 절연막을 노출시키는 공정; 및
    상기 각 공정을 거친 웨이퍼와, 표면에 실리콘 기판이 노출되어 있거나 혹은 가스가 발생하지 않은 막을 포함하는 더미 웨이퍼를 로 내에서 교대로 배열하여 어닐링을 행하는 공정
    을 포함하는 것을 특징으로 하는 반도체 장치의 제조 방법.
  3. 실리콘 기판 상에 복수개의 활성 영역과 각 활성 영역을 분리하는 트렌치를 형성하는 방법에 있어서,
    실리콘 기판 상에 제1 절연막을 형성하고 그 위에 제2 절연막을 더 형성하는 공정;
    상기 실리콘 기판의 트렌치 형성 개소의 상기 제1 및 제2 절연막을 제거하고, 노출된 실리콘 기판에 에칭에 의해 소정의 깊이의 트렌치를 형성하는 공정;
    상기 트렌치의 내벽면에 산화막을 형성한 후, 상기 트렌치 내에 CVD에 의한 산화막을 피착시키는 공정;
    상기 실리콘 기판 상의 피착 산화막을 CMP에 의해서 제거함으로써 표면을 평탄화하여 상기 제2 절연막을 노출시키는 공정;
    상기 제2 절연막을 제거하여 상기 제1 절연막을 노출시키는 공정; 및
    유속 35㎝/분 정도로 흐르는 불활성 가스 중에서 어닐링을 행하는 공정
    을 포함하는 것을 특징으로 하는 반도체 장치의 제조 방법.
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